JPH0462850A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0462850A JPH0462850A JP16623490A JP16623490A JPH0462850A JP H0462850 A JPH0462850 A JP H0462850A JP 16623490 A JP16623490 A JP 16623490A JP 16623490 A JP16623490 A JP 16623490A JP H0462850 A JPH0462850 A JP H0462850A
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- oxide film
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ３型半導体装置の製造方法に関す〔発明の
概要〕 半導体基板上に酸化膜、および将来デー１〜電極となる
ポリシリコンを介して、酸化マスクとなる窒化膜を形成
し、素子分離用酸化膜を形成した後窒化膜およびポリシ
リコンを選択的にエツチング除去する工程を含んだ半導
体装置は、ゲート電極となるポリシリコンと選択的に形
成された素子分離用酸化膜とがセルファライメン１〜に
形成されるため、従来の半導体装置の製造方法に比べ、
製造バラツキによる特性の変動を抑制することを可能と
したものである。
概要〕 半導体基板上に酸化膜、および将来デー１〜電極となる
ポリシリコンを介して、酸化マスクとなる窒化膜を形成
し、素子分離用酸化膜を形成した後窒化膜およびポリシ
リコンを選択的にエツチング除去する工程を含んだ半導
体装置は、ゲート電極となるポリシリコンと選択的に形
成された素子分離用酸化膜とがセルファライメン１〜に
形成されるため、従来の半導体装置の製造方法に比べ、
製造バラツキによる特性の変動を抑制することを可能と
したものである。
従来のＭＯ３型半導体装置の製造方法を第２図に示す。
半導体基板１表面にパッド酸化膜１００を介して窒化膜
４を形成し、窒化膜４に選択的に開口部５を形成し、開
口部５から半導体基板１と逆導電型のドーパントをイオ
ン注入し、基板１と逆導電型の不純物領域１０１を形成
し、窒化膜４を酸化マスクとして素子分離用酸化膜６を
形成する工程（ａ）と、窒化膜４とパッド酸化膜１００
を除去し、ゲート酸化膜２を形成し、ゲート酸化膜２を
介してポリシリコン３を堆積し、選択的にエツチング除
去する工程（ｂｌと、素子分離用酸化膜６をマスクに半
導体基板１と逆導電型のドーパントをイオン注入し、ソ
ース７、ドレイン８を形成する工程（Ｃ１によって、Ｍ
Ｏ３型半導体装置が形成されていた。
４を形成し、窒化膜４に選択的に開口部５を形成し、開
口部５から半導体基板１と逆導電型のドーパントをイオ
ン注入し、基板１と逆導電型の不純物領域１０１を形成
し、窒化膜４を酸化マスクとして素子分離用酸化膜６を
形成する工程（ａ）と、窒化膜４とパッド酸化膜１００
を除去し、ゲート酸化膜２を形成し、ゲート酸化膜２を
介してポリシリコン３を堆積し、選択的にエツチング除
去する工程（ｂｌと、素子分離用酸化膜６をマスクに半
導体基板１と逆導電型のドーパントをイオン注入し、ソ
ース７、ドレイン８を形成する工程（Ｃ１によって、Ｍ
Ｏ３型半導体装置が形成されていた。
しかし、従来の技術では素子分離用酸化膜形成後、ゲー
ト電極となるポリシリコンを形成していたため、ゲート
電極と素子分離用酸化膜とのアライメントずれによる製
造バラツキが生しるという問題点を有していた。
ト電極となるポリシリコンを形成していたため、ゲート
電極と素子分離用酸化膜とのアライメントずれによる製
造バラツキが生しるという問題点を有していた。
以」二に述べた問題点を解決するために、本発明では、
ゲート電極となるポリシリコンを、素子分離用酸化膜形
成時の酸化マスクとなる窒化膜の下側に形成した。
ゲート電極となるポリシリコンを、素子分離用酸化膜形
成時の酸化マスクとなる窒化膜の下側に形成した。
上記のごとく形成すると、素子分離用酸化膜に囲まれた
領域にゲート電極となるポリシリコンがセルファライメ
ンＩ・に形成できる。
領域にゲート電極となるポリシリコンがセルファライメ
ンＩ・に形成できる。
従って、高耐圧トランジスタの製造バラツキを抑制でき
る。
る。
本発明の一実施例を図面に基づいて説明する。
第１図（ａｌに示した工程で、例えばＰ型半導体基板１
表面付近にゲート酸化膜２を４００ 人〜１０００程度
度の膜厚で形成し、ゲート酸化膜２上に多結晶シリコン
３を堆積し、多結晶シリコン３上に酸化マスクとして窒
化膜４を堆積し、選択的に開口部５を形成し、開口部５
から半導体基板１表面付近に、Ｐｏ、八ｓ” 、 Ｐ
ｂ”等のｎ型ドーパントを２×１０′２／ｃＩ１１から
１×１０１３／ｃＩ？１程度のドーズ量でイオン注入し
、ｎ型不純物領域１０１を形成する。ここで、開口部５
は同一のエツチングマスクを用いて窒化膜４と多結晶シ
リコン３を選択的に形成する。次に、第１図（ｂｌに示
した工程で、窒化膜４を酸化マスクとして素子分離用酸
化膜６を形成し、窒化膜４および選択的に多結晶シリコ
ン３を除去する。ここで、多結晶シリコン３は、素子分
離用酸化膜６とセルフアライメントに形成できるため、
アライメントずれによる製造バラツキが抑制される。次
に、第１図（Ｃ）に示した工程で素子分離用酸化膜６お
よび多結晶シリコン３をマスクとしてＰへｓ＋、 Ｐ
ｂ”等のｎ型ト′−パントを１×１０′５〜５Ｘ１０”
／ｃＪ程度のドーズ量でイオン注入し、活性化すること
によりソース７、ドレイン８を形成する。このあとは図
示しないが５■系トランジスタ領域等に多結晶シリコン
等を堆積し、パターニングした後、全面に中間絶縁膜を
形成し、選択的にコンタクトホールを形成し、配線層を
形成し、保護膜を形成して完成する。
表面付近にゲート酸化膜２を４００ 人〜１０００程度
度の膜厚で形成し、ゲート酸化膜２上に多結晶シリコン
３を堆積し、多結晶シリコン３上に酸化マスクとして窒
化膜４を堆積し、選択的に開口部５を形成し、開口部５
から半導体基板１表面付近に、Ｐｏ、八ｓ” 、 Ｐ
ｂ”等のｎ型ドーパントを２×１０′２／ｃＩ１１から
１×１０１３／ｃＩ？１程度のドーズ量でイオン注入し
、ｎ型不純物領域１０１を形成する。ここで、開口部５
は同一のエツチングマスクを用いて窒化膜４と多結晶シ
リコン３を選択的に形成する。次に、第１図（ｂｌに示
した工程で、窒化膜４を酸化マスクとして素子分離用酸
化膜６を形成し、窒化膜４および選択的に多結晶シリコ
ン３を除去する。ここで、多結晶シリコン３は、素子分
離用酸化膜６とセルフアライメントに形成できるため、
アライメントずれによる製造バラツキが抑制される。次
に、第１図（Ｃ）に示した工程で素子分離用酸化膜６お
よび多結晶シリコン３をマスクとしてＰへｓ＋、 Ｐ
ｂ”等のｎ型ト′−パントを１×１０′５〜５Ｘ１０”
／ｃＪ程度のドーズ量でイオン注入し、活性化すること
によりソース７、ドレイン８を形成する。このあとは図
示しないが５■系トランジスタ領域等に多結晶シリコン
等を堆積し、パターニングした後、全面に中間絶縁膜を
形成し、選択的にコンタクトホールを形成し、配線層を
形成し、保護膜を形成して完成する。
以上述べた半導体装置の製造方法を用いると、高耐圧Ｍ
Ｏ３型半導体装置のゲート電極を、オフセソ）ｆｉｌ域
として用いられる素子分離用酸化膜に対し、セルフアラ
イメントに形成できるため、安定した特性が得られる。
Ｏ３型半導体装置のゲート電極を、オフセソ）ｆｉｌ域
として用いられる素子分離用酸化膜に対し、セルフアラ
イメントに形成できるため、安定した特性が得られる。
第１図（ａ）〜（Ｃ１は本発明のＭＯ３型高耐圧半導体
装置の製造方法を製造工程順にチャネル長方向の断面図
で示したものであり、第２図（ａｌ〜（Ｃ１は従来のＭ
Ｏ３型高耐圧半導体装置の製造方法を製造工程順にチャ
ネル長方向の断面図で示したものである。 Ｐ型半導体基板 ゲート酸化膜 多結晶シリコン 窒化膜 開口部 素子分離用酸化膜 ソース ドレイン ｎ型不純物領域 以上 出願人 セイコー電子工業株式会社
装置の製造方法を製造工程順にチャネル長方向の断面図
で示したものであり、第２図（ａｌ〜（Ｃ１は従来のＭ
Ｏ３型高耐圧半導体装置の製造方法を製造工程順にチャ
ネル長方向の断面図で示したものである。 Ｐ型半導体基板 ゲート酸化膜 多結晶シリコン 窒化膜 開口部 素子分離用酸化膜 ソース ドレイン ｎ型不純物領域 以上 出願人 セイコー電子工業株式会社
Claims (1)
- 第１導電型半導体基板表面付近に酸化膜を形成し、前
記酸化膜上にポリシリコンを堆積し、前記ポリシリコン
上に窒化膜を堆積し、選択的に開口部を形成する工程と
、前記開口部に第２導電型ドーパントをイオン注入する
工程と、前記窒化膜を酸化マスクとして素子分離用酸化
膜を形成し、前記窒化膜をリムーブし、選択的に前記ポ
リシリコンをエッチング除去する工程と、前記素子分離
用酸化膜および前記ポリシリコンをマスクとして第２導
電型ドーパントをイオン注入する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16623490A JPH0462850A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16623490A JPH0462850A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462850A true JPH0462850A (ja) | 1992-02-27 |
Family
ID=15827601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16623490A Pending JPH0462850A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462850A (ja) |
-
1990
- 1990-06-25 JP JP16623490A patent/JPH0462850A/ja active Pending
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