JPH04306843A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04306843A JPH04306843A JP10043091A JP10043091A JPH04306843A JP H04306843 A JPH04306843 A JP H04306843A JP 10043091 A JP10043091 A JP 10043091A JP 10043091 A JP10043091 A JP 10043091A JP H04306843 A JPH04306843 A JP H04306843A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造を有するＴＦＴ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ） およびこのような
構造を有するＴＦＴに適した製造方法を提供しようとす
るものである。
の製造方法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造を有するＴＦＴ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ） およびこのような
構造を有するＴＦＴに適した製造方法を提供しようとす
るものである。
【０００２】
【従来の技術】図４は従来のこの種の半導体装置を示す
断面側面図である。図において、１は絶縁酸化膜、２は
ゲート電極、３はｎ型ポリシリコン（ソース）、４はＰ
型ポリシリコン（チャネル）、５はｎ型ポリシリコン（
ドレイン）である。
断面側面図である。図において、１は絶縁酸化膜、２は
ゲート電極、３はｎ型ポリシリコン（ソース）、４はＰ
型ポリシリコン（チャネル）、５はｎ型ポリシリコン（
ドレイン）である。
【０００３】この従来装置は次のようにして得ることが
できる。即ち、絶縁酸化膜上にポリシリコンを堆積し、
これをパターニングしてゲート電極２を形成し、次にこ
れを覆うように絶縁酸化膜をデポジットする。次にこの
絶縁酸化膜１の表面にポリシリコンをデポジットし、マ
スク合わせを行なってソース，ドレインとなる領域には
ｎ型不純物を注入，拡散し、その後チャネルとなる領域
にはＰ型不純物を注入，拡散してｎ型ポリシリコン３，
５およびＰ型ポリシリコン４を形成する。
できる。即ち、絶縁酸化膜上にポリシリコンを堆積し、
これをパターニングしてゲート電極２を形成し、次にこ
れを覆うように絶縁酸化膜をデポジットする。次にこの
絶縁酸化膜１の表面にポリシリコンをデポジットし、マ
スク合わせを行なってソース，ドレインとなる領域には
ｎ型不純物を注入，拡散し、その後チャネルとなる領域
にはＰ型不純物を注入，拡散してｎ型ポリシリコン３，
５およびＰ型ポリシリコン４を形成する。
【０００４】次にその動作について説明する。図４の場
合、ＴＦＴのソース，ドレイン領域がｎ型不純物層であ
るので、ＮＭＯＳと同様の動作をする。つまり、ゲート
電極２に正の電圧を印加するとＰ型不純物層４に反転層
が形成され、ｎ型不純物領域３，５間が導通し、ＴＦＴ
がＯＮの状態になる。一方、ゲート電極２の電圧が例え
ば０Ｖの、ＴＦＴのＶｔｈ（ｔｈｒｅｓｈｏｌｄ ｖｏ
ｌｔａｇｅ；しきい値電圧） 以下になれば、Ｐ型不純
物層４に反転層が形成されず、ｎ型不純物領域３，５間
は絶縁されたままであり、ＴＦＴはＯＦＦの状態である
。
合、ＴＦＴのソース，ドレイン領域がｎ型不純物層であ
るので、ＮＭＯＳと同様の動作をする。つまり、ゲート
電極２に正の電圧を印加するとＰ型不純物層４に反転層
が形成され、ｎ型不純物領域３，５間が導通し、ＴＦＴ
がＯＮの状態になる。一方、ゲート電極２の電圧が例え
ば０Ｖの、ＴＦＴのＶｔｈ（ｔｈｒｅｓｈｏｌｄ ｖｏ
ｌｔａｇｅ；しきい値電圧） 以下になれば、Ｐ型不純
物層４に反転層が形成されず、ｎ型不純物領域３，５間
は絶縁されたままであり、ＴＦＴはＯＦＦの状態である
。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、ＰＮ接合部分の電界集
中によりＴＦＴが劣化するという問題があった。
上のように構成されているので、ＰＮ接合部分の電界集
中によりＴＦＴが劣化するという問題があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ＰＮ接合部分の電界集中により
劣化しない高い信頼性を持ったＴＦＴトランジスタを得
ることを目的としており、さらにこの装置に適した製造
方法を提供することを目的とする。
ためになされたもので、ＰＮ接合部分の電界集中により
劣化しない高い信頼性を持ったＴＦＴトランジスタを得
ることを目的としており、さらにこの装置に適した製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、ＴＦＴを形成するチャネル領域とその両側のソー
ス，ドレイン領域の間に低濃度不純物領域を介在させる
ことにより、ＴＦＴのＬＤＤ構造を形成したものである
。
置は、ＴＦＴを形成するチャネル領域とその両側のソー
ス，ドレイン領域の間に低濃度不純物領域を介在させる
ことにより、ＴＦＴのＬＤＤ構造を形成したものである
。
【０００８】また、この発明に係る半導体装置の製造方
法は、ポリシリコンのグレインサイズをコントロールす
ることにより、同一濃度の不純物を注入することにより
ソース，ドレイン領域とこれより低不純物濃度の低不純
物領域を形成し、かつこのグレインサイズコントロール
用の窒化膜をサイドエッチすることにより、セルフアラ
イン方式にてＬＤＤを形成するようにしたものである。
法は、ポリシリコンのグレインサイズをコントロールす
ることにより、同一濃度の不純物を注入することにより
ソース，ドレイン領域とこれより低不純物濃度の低不純
物領域を形成し、かつこのグレインサイズコントロール
用の窒化膜をサイドエッチすることにより、セルフアラ
イン方式にてＬＤＤを形成するようにしたものである。
【０００９】
【作用】この発明における半導体装置はＰＮ接合部分に
不純物濃度の薄い領域を形成することによりＴＦＴにＬ
ＤＤを形成したので、ＰＮ接合領域での電界集中が緩和
され、信頼性の高いＴＦＴが得られる。
不純物濃度の薄い領域を形成することによりＴＦＴにＬ
ＤＤを形成したので、ＰＮ接合領域での電界集中が緩和
され、信頼性の高いＴＦＴが得られる。
【００１０】また、この発明における製造方法は、グレ
インサイズをコントロールして不純物を注入するので同
一濃度の不純物を注入するだけで、ソース，ドレイン領
域とこれより低濃度の領域を同時に形成できる。また、
グレインサイズをコントロールするために窒化膜マスク
を用い、この窒化膜をサイドエッチした後、不純物を注
入するセルフアライン方式を採用したので、マスク合わ
せのずれによる不具合は発生しない。
インサイズをコントロールして不純物を注入するので同
一濃度の不純物を注入するだけで、ソース，ドレイン領
域とこれより低濃度の領域を同時に形成できる。また、
グレインサイズをコントロールするために窒化膜マスク
を用い、この窒化膜をサイドエッチした後、不純物を注
入するセルフアライン方式を採用したので、マスク合わ
せのずれによる不具合は発生しない。
【００１１】
【実施例】以下、この発明の実施例を図について説明す
る。図１（ｉ） はこの発明の一実施例による半導体装
置の構造を示し、図において、図４と同一符号は同一の
ものを示す。６はｎ− 型ポリシリコン（ソース）、７
はｎ− 型ポリシリコン（ドレイン）である。ｎ− 型
ポリシリコン領域とは、ｎ型ポリシリコン領域よりもｎ
型不純濃度が低い領域を言う。
る。図１（ｉ） はこの発明の一実施例による半導体装
置の構造を示し、図において、図４と同一符号は同一の
ものを示す。６はｎ− 型ポリシリコン（ソース）、７
はｎ− 型ポリシリコン（ドレイン）である。ｎ− 型
ポリシリコン領域とは、ｎ型ポリシリコン領域よりもｎ
型不純濃度が低い領域を言う。
【００１２】この図１（ｉ） に示すように、本実施例
はＰ型ポリシリコン４とｎ型ポリシリコン３，５間にｎ
− 型ポリシリコン６及び７を形成し、ＴＦＴのＬＤＤ
構造を形成したので、ＰＮ接合部での電界集中が緩和さ
れ、高い信頼性を持つＴＦＴが得られる。
はＰ型ポリシリコン４とｎ型ポリシリコン３，５間にｎ
− 型ポリシリコン６及び７を形成し、ＴＦＴのＬＤＤ
構造を形成したので、ＰＮ接合部での電界集中が緩和さ
れ、高い信頼性を持つＴＦＴが得られる。
【００１３】次に図１の構造を得る製造方法について説
明する。製造フローのスタートはＴＦＴ用のＰ型ポリシ
リコン薄膜４を絶縁酸化膜１上にデポした後の図１（ａ
） から始まる。
明する。製造フローのスタートはＴＦＴ用のＰ型ポリシ
リコン薄膜４を絶縁酸化膜１上にデポした後の図１（ａ
） から始まる。
【００１４】まず、図１（ａ） のＰ型ポリシリコン薄
膜４の上に酸化膜１３をデポジットし、その上に窒化膜
１４をデポジットする。次にその上に酸化膜１５をデポ
ジットし、レジスト１６を形成したのちこれをパターニ
ングして図１（ｂ） の状態を得る。
膜４の上に酸化膜１３をデポジットし、その上に窒化膜
１４をデポジットする。次にその上に酸化膜１５をデポ
ジットし、レジスト１６を形成したのちこれをパターニ
ングして図１（ｂ） の状態を得る。
【００１５】次に酸化膜１５，窒化膜１４，酸化膜１３
をこの順にエッチングして図１（ｃ）の状態を得る。
をこの順にエッチングして図１（ｃ）の状態を得る。
【００１６】次にレジスト１６を除去し、ポリシリコン
４の熱酸化を行なって図１（ｄ） の状態を得る。この
図１（ｄ） において、１７は熱酸化膜である。
４の熱酸化を行なって図１（ｄ） の状態を得る。この
図１（ｄ） において、１７は熱酸化膜である。
【００１７】一般に、ポリシリコンを熱酸化すると、ポ
リシリコン内部に酸素が供給され、またポリシリコン膜
表面が酸化膨張することにより、圧力が加わり、グレイ
ンが成長するが、図２（ａ） のように、一部に窒化膜
をパターニングして、酸素の供給をなくしてやると、窒
化膜の直下ではポリシリコンの酸化膨張による圧力の発
生もなく、グレインの成長を抑制できる。図１（ｄ）
ではゲート２に相当する領域に窒化膜１４をパターニン
グしてグレインの成長を抑制したものである。
リシリコン内部に酸素が供給され、またポリシリコン膜
表面が酸化膨張することにより、圧力が加わり、グレイ
ンが成長するが、図２（ａ） のように、一部に窒化膜
をパターニングして、酸素の供給をなくしてやると、窒
化膜の直下ではポリシリコンの酸化膨張による圧力の発
生もなく、グレインの成長を抑制できる。図１（ｄ）
ではゲート２に相当する領域に窒化膜１４をパターニン
グしてグレインの成長を抑制したものである。
【００１８】次に、窒化膜１４をサイドエッチして図１
（ｅ） の状態を得、さらに酸化膜１５をエッチング除
去して図１（ｆ） の状態を得る。その後、図１（ｇ）
のように、ｎ型不純物注入を行なって、図１（ｈ）
の状態を得る。
（ｅ） の状態を得、さらに酸化膜１５をエッチング除
去して図１（ｆ） の状態を得る。その後、図１（ｇ）
のように、ｎ型不純物注入を行なって、図１（ｈ）
の状態を得る。
【００１９】ここで、図２（ｂ） のように、グレイン
サイズの異なるポリシリコンに同一量の不純物を注入し
た場合、これをアニールすると、ドープされた不純物は
グレインバウンダリー（境界）に集中し、この領域で飽
和状態になった後、グレイン内部に浸透する。従って、
グレインサイズと不純物注入量をコントロールして図２
（ｃ） のように、グレインの大きな領域ではバウンダ
リー領域を飽和状態にしてやると、グレイン内部の不純
物レベルがグレインの小さい領域と比較して異なってく
る。従って、グレインサイズの小さい領域がｎ− 領域
，グレインサイズの大きい領域がｎ領域となる（図１（
ｈ））。
サイズの異なるポリシリコンに同一量の不純物を注入し
た場合、これをアニールすると、ドープされた不純物は
グレインバウンダリー（境界）に集中し、この領域で飽
和状態になった後、グレイン内部に浸透する。従って、
グレインサイズと不純物注入量をコントロールして図２
（ｃ） のように、グレインの大きな領域ではバウンダ
リー領域を飽和状態にしてやると、グレイン内部の不純
物レベルがグレインの小さい領域と比較して異なってく
る。従って、グレインサイズの小さい領域がｎ− 領域
，グレインサイズの大きい領域がｎ領域となる（図１（
ｈ））。
【００２０】次に窒化膜１４をエッチング除去し、さら
に酸化膜２３をエッチング除去することにより、図１（
ｉ） の状態を得ることができる。
に酸化膜２３をエッチング除去することにより、図１（
ｉ） の状態を得ることができる。
【００２１】なお、上記実施例ではＮＭＯＳの場合につ
いてのみ説明したが、図３のようにＰＭＯＳの場合でも
ＴＦＴのＬＤＤが形成できることは言うまでもない。
いてのみ説明したが、図３のようにＰＭＯＳの場合でも
ＴＦＴのＬＤＤが形成できることは言うまでもない。
【００２２】図３において、８はＰ型ポリシリコン（ソ
ース）、９はＰ−型ポリシリコン（ソース）、１０はｎ
型ポリシリコン、１１はＰ− 型ポリシリコン（ドレイ
ン）、１２はＰ型ポリシリコン（ドレイン）である。
ース）、９はＰ−型ポリシリコン（ソース）、１０はｎ
型ポリシリコン、１１はＰ− 型ポリシリコン（ドレイ
ン）、１２はＰ型ポリシリコン（ドレイン）である。
【００２３】
【発明の効果】以上のように、この発明に係る半導体装
置およびその製造方法によれば、ＴＦＴにＬＤＤ構造を
形成するようにしたので、ＰＮ接合部分の電界集中が緩
和され信頼性が向上し、安定した製品が得られる。
置およびその製造方法によれば、ＴＦＴにＬＤＤ構造を
形成するようにしたので、ＰＮ接合部分の電界集中が緩
和され信頼性が向上し、安定した製品が得られる。
【００２４】また、グレインサイズをコントロールする
ことによりソース，ドレイン領域とＬＤＤ部分を同時に
形成でき、かつグレインサイズをコントロールするため
に窒化膜マスクを用い、この窒化膜をサイドエッチした
後、不純物を注入するセルフアライン方式を採用したの
で、マスク合わせのずれによる不具合が発生するおそれ
もない。
ことによりソース，ドレイン領域とＬＤＤ部分を同時に
形成でき、かつグレインサイズをコントロールするため
に窒化膜マスクを用い、この窒化膜をサイドエッチした
後、不純物を注入するセルフアライン方式を採用したの
で、マスク合わせのずれによる不具合が発生するおそれ
もない。
【図１】この発明の一実施例によるＴＦＴの製造工程を
示す断面図である。
示す断面図である。
【図２】図１の製造工程におけるグレインコントロール
の原理を示す図である。
の原理を示す図である。
【図３】この発明の他の実施例によるＴＦＴを示す断面
図である。
図である。
【図４】従来のＴＦＴを示す断面図である。
１ 絶縁酸化膜
２ ゲート電極
３ ｎ型ポリシリコン（ソース）４ Ｐ型
ポリシリコン（チャネル）５ ｎ型ポリシリコン
（ドレイン）６ ｎ− 型ポリシリコン（ソース
）７ ｎ− 型ポリシリコン（ドレイン）８
Ｐ型ポリシリコン（ソース）９ Ｐ− 型ポ
リシリコン（ソース）１０ ｎ型ポリシリコン（チャ
ネル）１１ Ｐ− 型ポリシリコン（ドレイン）１２
Ｐ型ポリシリコン（ドレイン）１３ 酸化膜 １４ 窒化膜 １５ 酸化膜 １６ レジスト １７ 熱酸化膜 １８ グレインの小さい領域 １９ グレインの大きい領域
ポリシリコン（チャネル）５ ｎ型ポリシリコン
（ドレイン）６ ｎ− 型ポリシリコン（ソース
）７ ｎ− 型ポリシリコン（ドレイン）８
Ｐ型ポリシリコン（ソース）９ Ｐ− 型ポ
リシリコン（ソース）１０ ｎ型ポリシリコン（チャ
ネル）１１ Ｐ− 型ポリシリコン（ドレイン）１２
Ｐ型ポリシリコン（ドレイン）１３ 酸化膜 １４ 窒化膜 １５ 酸化膜 １６ レジスト １７ 熱酸化膜 １８ グレインの小さい領域 １９ グレインの大きい領域
Claims (2)
- 【請求項１】 ゲートが絶縁酸化膜中に形成され、該
絶縁酸化膜上にチャネル領域を挟んでソースおよびドレ
イン領域が形成された薄膜トランジスタにおいて、上記
ソース，ドレイン領域とチャネル領域の間にソース，ド
レイン領域に比し不純物濃度の低い領域を有するＬＤＤ
構造を形成してなることを特徴とする半導体装置。 - 【請求項２】酸化絶縁膜中にゲートを形成する工程と、
上記酸化絶縁膜上にグレイン構造を有する材質で薄膜を
形成する工程と、上記薄膜上に窒化膜，酸化膜およびレ
ジストをこの順に形成する工程と、上記レジストをパタ
ーニングし、パターニング後のレジストをマスクとして
上記酸化膜および窒化膜をエッチングする工程と、上記
酸化膜をマスクとして上記窒化膜をサイドエッチした後
、上記窒化膜下方がその外側に比しグレインサイズが抑
制されるように上記薄膜の表面を酸化する工程と、上記
酸化膜を除去した後上記窒化膜をマスクとして不純物注
入を行なう工程と、上記窒化膜を除去してＬＤＤ構造を
有する半導体装置を得る工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043091A JPH04306843A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043091A JPH04306843A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306843A true JPH04306843A (ja) | 1992-10-29 |
Family
ID=14273741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043091A Pending JPH04306843A (ja) | 1991-04-03 | 1991-04-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442215A (en) * | 1993-03-31 | 1995-08-15 | Goldstar Co., Ltd. | Thin film transistor having an asymmetrical lightly doped drain structure |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
-
1991
- 1991-04-03 JP JP10043091A patent/JPH04306843A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442215A (en) * | 1993-03-31 | 1995-08-15 | Goldstar Co., Ltd. | Thin film transistor having an asymmetrical lightly doped drain structure |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| US5904513A (en) * | 1994-10-24 | 1999-05-18 | Micron Technology, Inc. | Method of forming thin film transistors |
| US5936262A (en) * | 1994-10-24 | 1999-08-10 | Micron Technology, Inc. | Thin film transistors |
| US6017782A (en) * | 1994-10-24 | 2000-01-25 | Micron Technology, Inc. | Thin film transistor and method of forming thin film transistors |
| US6214652B1 (en) | 1994-10-24 | 2001-04-10 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US6420219B2 (en) | 1994-10-24 | 2002-07-16 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
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