JPH0496275A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0496275A JPH0496275A JP20512390A JP20512390A JPH0496275A JP H0496275 A JPH0496275 A JP H0496275A JP 20512390 A JP20512390 A JP 20512390A JP 20512390 A JP20512390 A JP 20512390A JP H0496275 A JPH0496275 A JP H0496275A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置、特にゲート電極の幅がサ
ブミクロン以下の場合に好適なＭＯ５型半導体装置に関
する。
ブミクロン以下の場合に好適なＭＯ５型半導体装置に関
する。
ＭＯＳ型半導体装置をサブミクロン程度まで微細化する
とドレイン端部への電界集中が著しくなって、ついには
アバランシェブレイクダウンを引き起こすようになる。
とドレイン端部への電界集中が著しくなって、ついには
アバランシェブレイクダウンを引き起こすようになる。
このアバランシェブレイクダウンを防止するため、ＬＤ
Ｄ構造あるいはＤＤＤ構造などによって、ソースおよび
ドレインのドーパン） ｆ７Ｍ度分布を制御してチャネ
ル方向の電界集中を防止することが一般に行われている
。例えば特開平１−１８９１７０号公報記載の発明では
、ＬＤＤ製造法に斜めイオンインプラチージョンを適用
してドレインの端部の不純物濃度を低くし、そこでの電
界集中を減少させるようにしている。
Ｄ構造あるいはＤＤＤ構造などによって、ソースおよび
ドレインのドーパン） ｆ７Ｍ度分布を制御してチャネ
ル方向の電界集中を防止することが一般に行われている
。例えば特開平１−１８９１７０号公報記載の発明では
、ＬＤＤ製造法に斜めイオンインプラチージョンを適用
してドレインの端部の不純物濃度を低くし、そこでの電
界集中を減少させるようにしている。
３、発明の詳細な説明
〔発明が解決しようとする課題〕
しかしながら、従来のＬＤＤ構造あるいはＤＤＤ構造に
よってはデバイスが更に微細化してゆくとアバランシェ
ブレイクダウンなどによるブレイクダウンを防ぐことが
困難になる。
よってはデバイスが更に微細化してゆくとアバランシェ
ブレイクダウンなどによるブレイクダウンを防ぐことが
困難になる。
すなわち、上記のようなＬＤＤ構造あるいはＤＤＤ構造
はソース−ドレイン間の横方向の電界集中を防止しよう
とするものであるが、電界集中によるブレイクダウンを
考えると、ゲート電極による縦方向の電界集中はブレイ
クダウンを招くホットエレクトロンの発生の原因となり
、微細化によってこの縦方向の電界の絶対値がソース−
ドレイン間の電界に比して大きくなることからゲート電
極による縦方向の電界集中を防止することが極めて重要
になってくる。
はソース−ドレイン間の横方向の電界集中を防止しよう
とするものであるが、電界集中によるブレイクダウンを
考えると、ゲート電極による縦方向の電界集中はブレイ
クダウンを招くホットエレクトロンの発生の原因となり
、微細化によってこの縦方向の電界の絶対値がソース−
ドレイン間の電界に比して大きくなることからゲート電
極による縦方向の電界集中を防止することが極めて重要
になってくる。
本発明は、上記のようなゲート電極によって生成される
電界を制御して電界集中を防止し、これによってホット
エレクトロンの発生によるブレイクダウンを抑えること
のできる半導体装置を提供することを目的とする。
電界を制御して電界集中を防止し、これによってホット
エレクトロンの発生によるブレイクダウンを抑えること
のできる半導体装置を提供することを目的とする。
ゲート電極内の不純物にゲート電極面に平行な方向に濃
度分布を形成することによって電極抵抗に不均一な分布
を形成させ、これによって酸化膜を介してこのゲート電
極と対向する基板での電界分布を制御するようにした。
度分布を形成することによって電極抵抗に不均一な分布
を形成させ、これによって酸化膜を介してこのゲート電
極と対向する基板での電界分布を制御するようにした。
この電極抵抗の不均一な分布の例としては、ゲート電極
のドレイン側およびソース側の電極抵抗をこれらの中間
領域の電極抵抗より高抵抗とし、あるいはゲート電極の
ドレイン側の電極抵抗をソース側の電極抵抗より高抵抗
とすることができる。
のドレイン側およびソース側の電極抵抗をこれらの中間
領域の電極抵抗より高抵抗とし、あるいはゲート電極の
ドレイン側の電極抵抗をソース側の電極抵抗より高抵抗
とすることができる。
なお、不純物が注入されるゲート電極としてはポリシリ
コンを用いることができ、また、このゲート電極に注入
される不純物としては第２図に示すような不純物濃度に
対する抵抗率の変化を示す慣用の不純物、例えばＮ型不
純物としてはＰ、Ａｓ、Ｐ型不純物としてはＢを用いる
ことができる。
コンを用いることができ、また、このゲート電極に注入
される不純物としては第２図に示すような不純物濃度に
対する抵抗率の変化を示す慣用の不純物、例えばＮ型不
純物としてはＰ、Ａｓ、Ｐ型不純物としてはＢを用いる
ことができる。
ゲート電極によって生成される電界プロファイルを制御
するために、ゲート電極にその面と平行な方向の濃度分
布の大小を形成することによりこの方向に電極抵抗の分
布の大小を形成する。具体的な方法としては、例えば、
通常ポリシリコンが用いられるゲート電極にイオンイン
プラチージョンなどによって所要の分布を持たせてドー
パントを打ち込むことにより達成できる。
するために、ゲート電極にその面と平行な方向の濃度分
布の大小を形成することによりこの方向に電極抵抗の分
布の大小を形成する。具体的な方法としては、例えば、
通常ポリシリコンが用いられるゲート電極にイオンイン
プラチージョンなどによって所要の分布を持たせてドー
パントを打ち込むことにより達成できる。
本発明の原理を示す第１図において、同図（ａ）はＭＯ
Ｓ素子の断面図であって、ゲート電極りは酸化膜０を介
してその両端部がそれぞれソースＳおよびドレインＤに
対向しており、また、同図（ｂ）には（８１図の素子断
面の位置に対応して上記ゲート電極Ｇ中の不純物濃度の
一例をグラフとして示しである。
Ｓ素子の断面図であって、ゲート電極りは酸化膜０を介
してその両端部がそれぞれソースＳおよびドレインＤに
対向しており、また、同図（ｂ）には（８１図の素子断
面の位置に対応して上記ゲート電極Ｇ中の不純物濃度の
一例をグラフとして示しである。
この第１図に示すように、本発明では、ゲート電極Ｇ中
の不純物濃度が、そのソースＳに対向する部分から中間
部に向かって増加し、また、この中間部からドレインＤ
に対向する部分に向かって減少するようにする。
の不純物濃度が、そのソースＳに対向する部分から中間
部に向かって増加し、また、この中間部からドレインＤ
に対向する部分に向かって減少するようにする。
したがって、不純物が低濃度であるゲート電極Ｇのソー
スＳおよびドレインＤにそれぞれ対向する基板の領域に
このゲート電極から酸化膜Ｏを介して印加される電圧は
、不純物が高濃度である中間領域に対向する基板の領域
に印加される電圧よりも小さくなるのでこの領域の電界
集中は防止され、また、ゲート電極Ｇの中間領域におけ
る電界強度よりも小さくなる。これによって、ホットエ
レクトロンの発生を防止し、このホットエレクトロンの
発生に基づくブレイクダウンを抑えることができる。
スＳおよびドレインＤにそれぞれ対向する基板の領域に
このゲート電極から酸化膜Ｏを介して印加される電圧は
、不純物が高濃度である中間領域に対向する基板の領域
に印加される電圧よりも小さくなるのでこの領域の電界
集中は防止され、また、ゲート電極Ｇの中間領域におけ
る電界強度よりも小さくなる。これによって、ホットエ
レクトロンの発生を防止し、このホットエレクトロンの
発生に基づくブレイクダウンを抑えることができる。
なお、この発明の原理を適用すれば、ゲート電極に含ま
れる不純物の濃度分布を制御することによって、このゲ
ート電極に対向する基板内の電界分布が所望のパターン
になるように制御することができる。
れる不純物の濃度分布を制御することによって、このゲ
ート電極に対向する基板内の電界分布が所望のパターン
になるように制御することができる。
特に０．５〜０．８μｍのデバイスでは、ドレインのチ
ャネル近傍あるいはソースとドレインの双方のチャネル
近傍の領域で電界集中によるブレイクダウンが起こるの
で、これを防止するためには、この電界集中によってブ
レイクダウンが起こる部分の電界集中を緩和すればよく
、このためにはゲート電極のブレイクダウンが起こる領
域へのドーピングを少なくして電気伝導度を低く、すな
わち電気抵抗を高くすればよい。
ャネル近傍あるいはソースとドレインの双方のチャネル
近傍の領域で電界集中によるブレイクダウンが起こるの
で、これを防止するためには、この電界集中によってブ
レイクダウンが起こる部分の電界集中を緩和すればよく
、このためにはゲート電極のブレイクダウンが起こる領
域へのドーピングを少なくして電気伝導度を低く、すな
わち電気抵抗を高くすればよい。
さらに０．５μｍ以下の微細化プロセスによる場合には
精密なゲート電極下の電界コントロールが必要となるが
、ドーピングを制御してゲート電極の不純物濃度プロフ
ァイルが適切に得られるようにすればよい。
精密なゲート電極下の電界コントロールが必要となるが
、ドーピングを制御してゲート電極の不純物濃度プロフ
ァイルが適切に得られるようにすればよい。
第３図は、本発明を適用して得られたＭＯＳ半導体装置
の断面を概念的に示した図であって、第１図の原理図に
示したと同様に、酸化膜Ｏを介して基板のソース領域Ｓ
およびドレイン領域りにそれぞれ対向するゲート電極Ｇ
の端部領域Ｇ、、、Ｇ、ｄの不純物濃度をその中間領域
Ｇｈの不純物濃度より低くしてあり、したがって、この
端部領域ＧＬＳＧＬｄの電気伝導度はその中間領域ｃｈ
の電気伝導度より小さく、これらの領域ｃｔｓ、 Ｇ
’ｔｄにおけるブレイクダウンの発生を防止している。
の断面を概念的に示した図であって、第１図の原理図に
示したと同様に、酸化膜Ｏを介して基板のソース領域Ｓ
およびドレイン領域りにそれぞれ対向するゲート電極Ｇ
の端部領域Ｇ、、、Ｇ、ｄの不純物濃度をその中間領域
Ｇｈの不純物濃度より低くしてあり、したがって、この
端部領域ＧＬＳＧＬｄの電気伝導度はその中間領域ｃｈ
の電気伝導度より小さく、これらの領域ｃｔｓ、 Ｇ
’ｔｄにおけるブレイクダウンの発生を防止している。
なお、この例ではゲート電極Ｇのチャネル方向の長さは
０．５μｍとしてあり、また、Ｎは窒化シリコン（Ｓｉ
Ｊ−）膜、Ｌはロコス酸化膜（ＬＯＧＯＳ）である。
０．５μｍとしてあり、また、Ｎは窒化シリコン（Ｓｉ
Ｊ−）膜、Ｌはロコス酸化膜（ＬＯＧＯＳ）である。
次に、上記のようなＭＯＳ型半導体装置の製造工程を説
明する。
明する。
最初にシリコン基板を初期酸化して５０００人厚のソイ
ールド酸化膜を形成し、その後ＭＯＳ型トランジスタが
形成される領域をエツチングしてこのフィールド酸化膜
を除去する。
ールド酸化膜を形成し、その後ＭＯＳ型トランジスタが
形成される領域をエツチングしてこのフィールド酸化膜
を除去する。
次に、フィールド酸化膜が除去された部分に硼素をイオ
ンインプラチージョンしてから１０５０℃で３０時間熱
拡散する。
ンインプラチージョンしてから１０５０℃で３０時間熱
拡散する。
次に、酸化によりロコス部分とアクティブ部分を形成し
、アクティブ部分の酸化膜を除去した後に熱酸化により
厚さ１５０人のゲート酸化膜を形成する。そして、闇値
調整のためのイオン注入、チャネル不純物の注入を行っ
た後、ＣＶＤ法によりゲート電極となるポリシリコン層
を４００人堆積する。
、アクティブ部分の酸化膜を除去した後に熱酸化により
厚さ１５０人のゲート酸化膜を形成する。そして、闇値
調整のためのイオン注入、チャネル不純物の注入を行っ
た後、ＣＶＤ法によりゲート電極となるポリシリコン層
を４００人堆積する。
次に、ＲＩＥによりゲート電極部分Ｇを切出し、てその
９７０℃で４０分間酸化性雰囲気内で表面を酸化するこ
とにより、約４００人のイオンダメージ防止のための熱
酸化膜Ｏｘを形成し、ゲート電極Ｇの中心部を残して厚
さ約０．５μｍのレジストＲで覆って第４図に示すよう
な状態とする。なお、Ｓはソース、Ｄはドレイン、Ｌは
ロコス酸化膜である。
９７０℃で４０分間酸化性雰囲気内で表面を酸化するこ
とにより、約４００人のイオンダメージ防止のための熱
酸化膜Ｏｘを形成し、ゲート電極Ｇの中心部を残して厚
さ約０．５μｍのレジストＲで覆って第４図に示すよう
な状態とする。なお、Ｓはソース、Ｄはドレイン、Ｌは
ロコス酸化膜である。
次いで本発明により不純物をゲート中に注入するため、
ゲート電極Ｇの中心部のみにＰを４×ＩＱ ２１ ｃｒ
ｔ＋−３の濃度までイオンインプラチージョンして高濃
度領域を形成する。なお、同様のイオンインプラチージ
ョンをドレイン領域およびソース領域のチャネル側端部
に行えばＬＤＤ構造を形成することができる。
ゲート電極Ｇの中心部のみにＰを４×ＩＱ ２１ ｃｒ
ｔ＋−３の濃度までイオンインプラチージョンして高濃
度領域を形成する。なお、同様のイオンインプラチージ
ョンをドレイン領域およびソース領域のチャネル側端部
に行えばＬＤＤ構造を形成することができる。
次に、５ｉＪ４膜をポリシリコンゲート上に形成してか
らＰＳＧ膜をＣＶＤ法により形成してこれをリフローし
、その後、更にＲＩＨによりコンタクトホールを開けて
ＡＩを全面に蒸着してからエツチングにより配線層を形
成する。
らＰＳＧ膜をＣＶＤ法により形成してこれをリフローし
、その後、更にＲＩＨによりコンタクトホールを開けて
ＡＩを全面に蒸着してからエツチングにより配線層を形
成する。
以上の工程によりゲート電極内に形成される不純物濃度
の分布は、第１図（ｂｌの原理図に例示したように、不
純物濃度がこのゲート電極の端部から中間部に向かって
順次濃度が増加してゆく低濃度領域を形成し、その中間
領域では一定濃度、図示の例ではｌ Ｑ ２１ｃｆｆｌ
−：ｌである均一分布の高濃度領域が形成される。
の分布は、第１図（ｂｌの原理図に例示したように、不
純物濃度がこのゲート電極の端部から中間部に向かって
順次濃度が増加してゆく低濃度領域を形成し、その中間
領域では一定濃度、図示の例ではｌ Ｑ ２１ｃｆｆｌ
−：ｌである均一分布の高濃度領域が形成される。
このようにして得られた本発明の半導体装置におけるブ
レイクダウン電圧は７．５Ｖであり、はぼ同一の構造を
有するがゲート電極が本発明による不純物濃度分布を有
しない従来構成の半導体装置のブレイクダウン電圧が約
５．ＯＶであったのに比べてブレイクダウン電圧が５０
％程度上昇するという格別の性能が得られた。
レイクダウン電圧は７．５Ｖであり、はぼ同一の構造を
有するがゲート電極が本発明による不純物濃度分布を有
しない従来構成の半導体装置のブレイクダウン電圧が約
５．ＯＶであったのに比べてブレイクダウン電圧が５０
％程度上昇するという格別の性能が得られた。
第５図は、本発明によってゲート電極に第１図に示した
ような分布で不純物を拡散させた半導体装置と従来のＬ
ＤＤ構造の半導体装置におけるゲート電極近傍の電界強
度のプロファイルを示すもので、点線で示す不純物を有
しない従来の半導体装置におけるドレイン端部での電界
強度が３．４×１０ ’ Ｖ／ｃ−であるのに対し、本
発明による半導体装置においては、実線で示すようにほ
ぼ従来の２の約−１，７Ｘ １０５Ｖ／ｃｍとなってお
り、アバランシェブレイクダウン発生の目安となる電界
強度である２、ＯＸ １０’ Ｖ／ｃｍ以下に抑えられ
ている。
ような分布で不純物を拡散させた半導体装置と従来のＬ
ＤＤ構造の半導体装置におけるゲート電極近傍の電界強
度のプロファイルを示すもので、点線で示す不純物を有
しない従来の半導体装置におけるドレイン端部での電界
強度が３．４×１０ ’ Ｖ／ｃ−であるのに対し、本
発明による半導体装置においては、実線で示すようにほ
ぼ従来の２の約−１，７Ｘ １０５Ｖ／ｃｍとなってお
り、アバランシェブレイクダウン発生の目安となる電界
強度である２、ＯＸ １０’ Ｖ／ｃｍ以下に抑えられ
ている。
また、ソースの端部での電界強度も、ゲート電極内に不
純物を有しない従来の場合に比べてほぼ２に減少してい
る。
純物を有しない従来の場合に比べてほぼ２に減少してい
る。
第１図は本発明の詳細な説明する図、
第２図は不純物濃度と抵抗値の関係を示す図、第３図は
本発明を適用して作成されたＭＯＳ型半導体装置の断面
図、 第４図はゲート電極に不純物をイオン注入する状態での
断面図、 第５図はゲート電極近傍の電界強度の分布を示す図であ
る。 〔発明の効果〕 以上に説明したように、本発明によればゲート電極内に
含まれる不純物濃度の分布を制御することによってゲー
ト電極と酸化膜を介して対向する基板の領域の電界分布
を制御することができるので、サブミクロン化された半
導体装置においてもドレインおよびソースの端部での電
界集中を減少させることができ、アバランシェブレイク
ダウンなどのブレイクダウンの発生を有効に防止するこ
とができるという格別の効果が達成される。
本発明を適用して作成されたＭＯＳ型半導体装置の断面
図、 第４図はゲート電極に不純物をイオン注入する状態での
断面図、 第５図はゲート電極近傍の電界強度の分布を示す図であ
る。 〔発明の効果〕 以上に説明したように、本発明によればゲート電極内に
含まれる不純物濃度の分布を制御することによってゲー
ト電極と酸化膜を介して対向する基板の領域の電界分布
を制御することができるので、サブミクロン化された半
導体装置においてもドレインおよびソースの端部での電
界集中を減少させることができ、アバランシェブレイク
ダウンなどのブレイクダウンの発生を有効に防止するこ
とができるという格別の効果が達成される。
Claims (3)
- （１）ゲート電極内の不純物にゲート電極面に平行な方
向に濃度分布を形成することによって電極抵抗に不均一
な分布を形成させ、これによって酸化膜を介してこのゲ
ート電極と対向する基板での電界分布を制御するように
したことを特徴とするＭＯＳ型半導体装置。 - （２）ゲート電極のドレイン側およびソース側の電極抵
抗をこれらの中間領域の電極抵抗より高抵抗としたこと
を特徴とする請求項１記載のＭＯＳ型半導体装置。 - （３）ゲート電極のドレイン側の電極抵抗をソース側の
電極抵抗より高抵抗としたことを特徴とする請求項１記
載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20512390A JPH0496275A (ja) | 1990-08-03 | 1990-08-03 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20512390A JPH0496275A (ja) | 1990-08-03 | 1990-08-03 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496275A true JPH0496275A (ja) | 1992-03-27 |
Family
ID=16501809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20512390A Pending JPH0496275A (ja) | 1990-08-03 | 1990-08-03 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496275A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995012216A1 (fr) * | 1993-10-29 | 1995-05-04 | Nkk Corporation | FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR MIS à EFFET DE CHAMP |
| US7170137B2 (en) | 2004-06-17 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2009290211A (ja) * | 2008-05-28 | 2009-12-10 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| CN101840932A (zh) * | 2009-03-12 | 2010-09-22 | 夏普株式会社 | 半导体装置及其制造方法 |
| JP2011187491A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
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-
1990
- 1990-08-03 JP JP20512390A patent/JPH0496275A/ja active Pending
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