JP2009290211A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分に生じる寄生トランジスタによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答で好ましくないハンプ現象の発生を回避することができる半導体素子半導体素子及びその製造方法を提供する。
【解決手段】基板に絶縁領域である素子分離領域により規定され、前記素子分離領域との界面に隣接したエッジ部分と、該エッジ部分により取り囲まれるセンター部分とを含む活性領域と、前記活性領域及び前記素子分離領域上に形成され、前記活性領域のセンター部分と重畳するセンターゲート部分と、前記活性領域のエッジ部分と重畳するエッジゲート部分と、前記センターゲート部分のみに形成される第１導電型の第１不純物ドーピング領域とを含むゲート電極と、前記活性領域と前記ゲート電極との間に介在配置されるゲート絶縁膜とを有する。
【選択図】 図１

Description

本発明は、トランジスタを備えた半導体素子及びその製造方法に関し、特に素子分離領域及び活性領域にわたって延びるゲート電極を含むトランジスタを備えた半導体素子及びその製造方法に関する。
液晶ディスプレイ装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、プラズマディスプレイ装置（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）などの平板表示装置が広く普及するにつれて、ＬＣＤ又はＰＤＰを駆動するためのディスプレイ駆動集積回路（Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ：ＤＤＩ）が活発に開発されている。ＤＤＩは、約８〜２００Ｖの高い電圧で動作する高電圧トランジスタと、約５Ｖ以下の低い電圧で動作する一般トランジスタとを備える。
高電圧トランジスタは、高電圧での接合降伏電圧（ｊｕｎｃｔｉｏｎ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）を高めるために活性領域に形成されるウェル領域の不純物ドーピング濃度を、一般トランジスタに比べて低める。したがって、活性領域と素子分離膜との界面に隣接した活性領域のエッジ部分では、ウェル領域から素子分離領域へのドーパントの拡散によりウェル領域内での不純物濃度がさらに低くなる。
このように不純物濃度が低くなった活性領域のエッジ部分では、活性領域のセンター部分からさらに低い電圧で弱い反転が起きて寄生トランジスタが形成され、これによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答で好ましくないハンプ現象が表れるという問題がある。
素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分で発生するハンプ現象により漏れ電流が増加し、トランジスタのカットオフ特性が低下する。
そこで、本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分に生じる寄生トランジスタによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答で好ましくないハンプ現象の発生を回避することができる半導体素子を提供することにある。
本発明の他の目的は、素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分で生じる寄生トランジスタによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答での好ましくないハンプ現象の発生を回避することができる半導体素子の製造方法を提供することにある。
上記目的を達成するためになされた本発明による半導体素子は、基板に絶縁領域である素子分離領域により規定され、前記素子分離領域との界面に隣接したエッジ部分と、該エッジ部分により取り囲まれるセンター部分とを含む活性領域と、前記活性領域及び前記素子分離領域上に形成され、前記活性領域のセンター部分と重畳するセンターゲート部分と、前記活性領域のエッジ部分と重畳するエッジゲート部分と、前記センターゲート部分のみに形成される第１導電型の第１不純物ドーピング領域とを含むゲート電極と、前記活性領域と前記ゲート電極との間に介在配置されるゲート絶縁膜とを有することを特徴とする。
前記エッジゲート部分には、不純物はドーピングされていないことが好ましい。
前記エッジゲート部分は、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことが好ましい。
前記ゲート電極の両側の前記活性領域にそれぞれ形成されるソース領域及びドレイン領域をさらに有し、前記ソース領域及びドレイン領域は、前記第１導電型の不純物がドーピングされていることが好ましい。
前記ゲート電極は、前記第１不純物ドーピング領域を中心として、その両側に前記素子分離領域と重なるまでそれぞれ延びている第１端部及び第２端部を含むことが好ましい。
前記エッジゲート部分は、前記第１端部に形成される第１エッジゲート部分と、前記第２端部に形成される第２エッジゲート部分とを含むことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ不純物がドーピングされていないことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分は、相異なる不純物ドーピング濃度を持つことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分のうちのいずれか一つは不純物がドーピングされておらず、前記第１エッジゲート部分及び第２エッジゲート部分のうちの他の一つは、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことが好ましい。
前記ゲート電極は、第１方向において前記第１不純物ドーピング領域を中心として、その両側が前記素子分離領域上に位置する第１の側壁対であり、前記第１方向と直交する第２方向において前記第１不純物ドーピング領域を中心として、その両側が前記活性領域上に位置する第２の側壁対であることが好ましい。
前記第１不純物ドーピング領域は、前記第１の側壁対及び前記第２の側壁対からそれぞれ離隔した位置に形成されることが好ましい。
前記ゲート電極のエッジゲート部分は、前記第１の側壁対の各々から前記センターゲート部分までそれぞれ延びている第１エッジゲート部分及び第２エッジゲート部分を含むことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ不純物がドーピングされていないことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分は、相異なる不純物ドーピング濃度を持つことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分のうちのいずれか一つは、不純物がドーピングされておらず、前記第１エッジゲート部分及び第２エッジゲート部分のうちの他の一つは、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことが好ましい。
前記ゲート電極は、ポリシリコンを含んで形成されることが好ましい。
上記目的を達成するためになされた本発明による半導体素子の製造方法は、基板に絶縁領域である素子分離領域を形成して、前記素子分離領域との界面に隣接したエッジ部分と、該エッジ部分により取り囲まれるセンター部分とを含む活性領域を規定する工程と、前記活性領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記活性領域のセンター部分及びエッジ部分と重畳しその両先端が前記素子分離膜上に位置する第１の端部を含むゲートパターンを形成する工程と、前記ゲートパターンのうち、前記第１の端部の領域を含まない中心部分の領域に第１導電型の不純物を注入して、前記活性領域のセンター部分上の前記ゲートパターン内に第１導電型の第１不純物ドーピング領域を形成する工程とを有することを特徴とする。
前記ゲートパターンは、その両先端が前記活性領域上に位置する第２の端部をさらに含み、前記第１不純物ドーピング領域は、前記第２の端部から離隔した位置に形成されることが好ましい。
前記ゲート絶縁膜を形成する前に、前記活性領域に低濃度の第１導電型不純物領域を形成する工程と、前記第１不純物ドーピング領域を形成するのと同時に、前記低濃度の第１導電型不純物領域内に高濃度の第１導電型不純物領域を形成する工程とをさらに有することが好ましい。
前記ゲートパターンの第１の端部に、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を形成する工程をさらに有することが好ましい。
前記第２不純物ドーピング領域は、前記第１不純物ドーピング領域の形成工程前に形成することが好ましい。
前記第２不純物ドーピング領域は、前記第１不純物ドーピング領域の形成工程後に形成することが好ましい。
前記ゲートパターンの第１の端部は、前記第１不純物ドーピング領域を中心としてその両側にそれぞれ位置する第１エッジゲート部分及び第２エッジゲート部分を含むことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分のうちの少なくとも１つの部分に、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を形成する工程をさらに有することが好ましい。
前記第２不純物ドーピング領域は、前記第１エッジゲート部分及び第２エッジゲート部分それぞれ形成され、前記第１エッジゲート部分に形成される第２不純物ドーピング領域と前記第２エッジゲート部分に形成される第２不純物ドーピング領域とは相異なるドーピング濃度を持つことが好ましい。
前記第２不純物ドーピング領域は、前記第１エッジゲート部分及び第２エッジゲート部分それぞれ形成され、前記第１エッジゲート部分に形成される第２不純物ドーピング領域と前記第２エッジゲート部分に形成される第２不純物ドーピング領域とは、相等しいドーピング濃度を持つことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分のうちの少なくとも１つの部分に、前記第１不純物ドーピング領域よりは低いドーピング濃度を持つ前記第１導電型の第２不純物ドーピング領域を形成する工程をさらに有することが好ましい。
前記ゲートパターンは、ポリシリコンを含んで形成されることが好ましい。
本発明に係る半導体素子及びその製造方法によれば、ゲート電極のエッジゲート部分には不純物がドーピングされていないか、あるいは、ゲート電極のセンターゲート部分より低い濃度の不純物、またはセンターゲート部分と逆導電型の不純物がドーピングされている。
したがって、素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分上にあるエッジゲート部分で等価酸化膜の厚さが増大する結果が得られ、ゲート電極と基板との仕事関数電位差（Φｍｓ）が低減して、ゲート電極のエッジゲート部分下にある活性領域のエッジ部分でスレッショルド電圧Ｖｔｈが大きくなる。したがって、素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分で生じる寄生トランジスタによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答で好ましくないハンプ現象の発生を回避できるという効果がある。
本発明の実施形態による半導体素子の要部構成を示したレイアウト図である。 図１のＩｂ−Ｉｂ’線に沿った断面図である。 図１のＩｃ−Ｉｃ’線に沿った断面図である。 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明の第１の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明の第２の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明の第２の実施形態による半導体素子の製造方法を説明するための工程断面図である。 本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとのトランスコンダクタンス（Ｇｍ）特性とＶｄ−Ｖｇ特性とを比較したグラフである。 本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとのＩｄ−Ｖｄ特性を比較したグラフである。 本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとのＶｇ＝０Ｖである時のＩｏｆｆ（ｏｆｆ−ｃｕｒｒｅｎｔ）特性を評価するためのＩｄ−Ｖｄ特性を比較したグラフである。 本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとのＩｄ−Ｖｇ特性を比較したグラフである。
次に、本発明に係る半導体素子及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態による半導体素子の要部構成を示したレイアウト図である。 図２は、図１のＩｂ−Ｉｂ’線に沿った断面図であり、図３は、図１のＩｃ−Ｉｃ’線に沿った断面図である。
図１、図２、及び図３を参照すると、本発明による半導体素子１００は、基板１１０に形成された素子分離領域１１２により活性領域１１４が規定されている。
活性領域１１４は、素子分離領域１１２との界面に隣接したエッジ部分１１４Ｅと、エッジ部分１１４Ｅにより取り囲まれるセンター部分１１４Ｃとを備える。
基板１１０の活性領域１１４及び素子分離領域１１２上にはゲート電極１２０が形成されている。活性領域１１４とゲート電極１２０との間にはゲート絶縁膜１１８が介在している。
ゲート電極１２０の両側の活性領域１１４に、それぞれ高濃度の不純物でドーピングされたソース領域１３２及びドレイン領域１４２が形成されている。また、活性領域１１４には、ソース領域１３２及びドレイン領域１４２をそれぞれ包み込むようにソースドリフト領域１３０及びドレインドリフト領域１４０が形成されている。
ソースドリフト領域１３０及びドレインドリフト領域１４０は、ソース領域１３２及びドレイン領域１４２に比べて低濃度の不純物でドーピングされている。ソースドリフト領域１３０及びドレインドリフト領域１４０は、それぞれソース領域１３２及びドレイン領域１４２に高い電圧が印加される時、緩衝領域として作用して接合降伏電圧を高める役割を行う。
また、ドレイン領域１４２と基板１１０との間の降伏電圧を、ドレイン領域１４２に印加される高電圧より大きくするために、ゲート電極１２０とドレイン領域１４２間の離隔距離Ｄ１を、ゲート電極１２０とソース領域１３２間の離隔距離Ｄ２より大きくする。
ゲート電極１２０の側壁には絶縁スペーサ１２４が形成されている。ゲート電極１２０を覆う層間絶縁膜１６０を貫通して形成されたコンタクトプラグ１７０は、ソース領域１３２及びドレイン領域１４２にそれぞれ電気的に接続されている。
ゲート電極１２０はポリシリコンで形成される。
ゲート電極１２０は、所定の長さＧＬ及び幅ＧＷを持つように形成される。
ゲート電極１２０は、その長さＧＬ方向に直交する方向、すなわち、ゲート電極１２０の幅ＧＷ方向に沿って活性領域１１４から素子分離領域１１２まで延びている。
ゲート電極１２０は、その幅ＧＷ方向の両端部に第１の側壁対であるそれぞれ第１側壁１２２ａ及び第２側壁１２２ｂがある。第１側壁１２２ａ及び第２側壁１２２ｂは、それぞれ素子分離領域１１２上に位置する。
また、ゲート電極１２０は、その長さＧＬ方向で両端部に第２の側壁対であるそれぞれ第３側壁１２２ｃ及び第４側壁１２２ｄがある。第３側壁１２２ｃ及び第４側壁１２２ｄはそれぞれ活性領域１１４上に位置する。
ゲート電極１２０は、活性領域１１４のセンター部分１１４Ｃと重畳するセンターゲート部分１２０Ｃと、センターゲート部分１２０Ｃを取り囲むエッジゲート部分１２０Ｅとを備える。
エッジゲート部分１２０Ｅは、第１側壁１２２ａ及び第２側壁１２２ｂにそれぞれ隣接した両端部で、活性領域１１４のエッジ部分１１４Ｅと重畳する第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２を備える。
図１及び図２には、それぞれエッジゲート部分１２０Ｅが第１側壁１２２ａ及び第２側壁１２２ｂと、第３側壁１２２ｃ及び第４側壁１２２ｄとにわたってリング状に延びて、センターゲート部分１２０Ｃを取り囲むように形成された例が示されている。しかし、本発明はこれに限定されるものではない。例えば、エッジゲート部分１２０Ｅは、第１側壁１２２ａ及び第２側壁１２２ｂにそれぞれ隣接した両端部に形成された第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のみを備えてもよい。
一例として、ゲート電極は、ポリシリコンのような物質で形成される。
他の例として、ゲート電極１２０のセンターゲート部分１２０Ｃは不純物でドーピングされ、エッジゲート部分１２０Ｅは不純物でドーピングなれないこともある。この時、ゲート電極１２０のセンターゲート部分１２０Ｃは、ソース領域１３２及びドレイン領域１４２の導電型と同じ第１導電型、例えば、Ｎ＋型の不純物がドーピングされうる。
また、他の例として、ゲート電極１２０のセンターゲート部分１２０Ｃは、ソース領域１３２及びドレイン領域１４２の導電型と同じ第１導電型の不純物でドーピングされ、エッジゲート部分１２０Ｅは、第１導電型と逆である第２導電型の不純物でドーピングされうる。しかし、本発明の範囲内でその反対も可能である。また、エッジゲート部分１２０Ｅで、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２でのドーピング濃度が同一であってもよく、異なってもよい。
さらに他の例として、ゲート電極１２０のセンターゲート部分１２０Ｃ及びエッジゲート部分１２０Ｅがそれぞれ同じ導電型の不純物でドーピングされうる。ここで、センターゲート部分１２０Ｃのドーピング濃度とエッジゲート部分１２０Ｅのドーピング濃度とは異なる。例えば、センターゲート部分１２０Ｃは、ソース領域１３２及びドレイン領域１４２の導電型と同じ第１導電型の不純物が比較的高濃度でドーピングされ、エッジゲート部分１２０Ｅは、第１導電型の不純物が比較的低濃度でドーピングされうる。
さらに他の例として、ゲート電極１２０のセンターゲート部分１２０Ｃは、ソース領域１３２及びドレイン領域１４２の導電型と同じ第１導電型の不純物でドーピングされ、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のうちのいずれか一つは不純物をドーピングせず、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のうちの他の一つのみ、第１導電型と逆である第２導電型の不純物をドーピングするのもありうる。
図１、図２、及び図３には、Ｎ＋型不純物がドーピングされたソース領域１３２及びドレイン領域１４２を持つＮチャンネルトランジスタが例示されている。しかし、本発明はこれに限定されるものではなく、Ｐチャンネルトランジスタに対しても同様の方式で適用できる。
上述した本発明による半導体素子１００では、ゲート電極１２０の第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２には不純物がドーピングされていないか、あるいは、ゲート電極１２０のセンターゲート部分１２０Ｃより低い濃度の不純物、またはセンターゲート部分１２０Ｃと反対導電型の不純物がドーピングされている。
したがって、ゲート電極１２０の第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２がセンターゲート部分１２０Ｃと同じ条件で不純物ドーピングされた場合と比較する時、素子分離領域１１２と活性領域１１４との界面に隣接した活性領域１１４のエッジ部分１１４Ｅ上にある第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２で空乏（ｄｅｐｌｅｔｉｏｎ）効果が発生して、等価酸化膜の厚さが増大する結果が得られ、ゲート電極１２０と基板１１０との仕事関数電位差（Φｍｓ）が低減する。
その結果、ゲート電極１２０の第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２下の活性領域１１４のエッジ部分１１４Ｅでスレッショルド電圧Ｖｔｈが大きくなるので、活性領域１１４のエッジ部分１１４Ｅで好ましくない寄生トランジスタによるハンプ現象が発生しない。
図４〜図９は、本発明の第１の実施形態による半導体素子の製造方法を説明するための工程断面図である。
図４、図６及び図８は、図１のＩｂ−Ｉｂ’線に沿った断面に対応する部分の断面図であり、図５、図７及び図９は、図１のＩｃ−Ｉｃ’線に沿った断面に対応する部分の断面図である。
図４〜図９において、図１、図２及び図３と同じ参照符号は同じ構成要素を意味し、ここでは重複を避けるためにこれらについての詳細な説明は省略する。
図４及び図５を参照すると、所定の導電型のウェルが形成された基板１１０、例えば、シリコン基板に素子分離領域１１２を形成して活性領域１１４を規定する。例えば、活性領域１１４にＮチャンネルトランジスタを形成する場合にはウェルはＰウェルで形成され、Ｐチャンネルトランジスタを形成する場合にはウェルはＮウェルで形成される。本例では、Ｎチャンネルトランジスタを形成する場合を挙げて説明する。
次に、活性領域１１４の一部領域に低濃度不純物を注入してＮ−型のソースドリフト領域１３０及びドレインドリフト領域１４０を形成する。例えば、ソースドリフト領域１３０及びドレインドリフト領域１４０を形成するために、約５×１０１１〜５×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量でＰドーピングを行う。
次に、基板１１０の活性領域１１４上にゲート絶縁膜１１８及びドーピングされていないポリシリコン層で形成されるゲートパターン１２０Ｐを形成し、ゲートパターン１２０Ｐの側壁に絶縁スペーサ１２４を形成する。
ゲートパターン１２０Ｐの幅ＧＷ方向の両端部にある第１側壁１２２ａ及び第２側壁１２２ｂは、素子分離領域１１２上に位置するように幅ＧＷ方向の活性領域１１４及び素子分離領域１１２にわたって延びている。したがって、ゲートパターン１２０Ｐの幅ＧＷ方向の両端部は、素子分離領域１１２と活性領域１１４との界面上を重畳する。ゲートパターン１２０Ｐの長手ＧＬ方向の両端部にある第３側壁１２２ｃ及び第４側壁１２２ｄは活性領域１１４上に位置する。
図６及び図７を参照すると、ゲートパターン１２０Ｐのうちの活性領域１１４のセンター部分１１４Ｃと重畳している中央部を露出させる第１開口１５０ａと、ソースドリフト領域１３０及びドレインドリフト領域１４０の一部領域を露出させる複数の第２開口１５０ｂとを備えるマスクパターン１５０を、ゲートパターン１２０Ｐ及び基板１１０上に形成する。例えば、マスクパターン１５０はフォトレジストパターンで形成される。
図８及び図９を参照すると、マスクパターン１５０に形成された第１開口１５０ａと複数の第２開口１５０ｂとを通じて、ゲートパターン１２０Ｐ及び活性領域１１４に第１導電型の高濃度不純物、例えば、Ｎ＋型の不純物を注入してＮ＋型のソース領域１３２及びドレイン領域１４２を形成すると同時に、ゲートパターン１２０Ｐの中央部に第１導電型の不純物がドーピングされたセンターゲート部分１２０Ｃを形成する。
その結果、不純物がドーピングされたセンターゲート部分１２０Ｃと不純物がドーピングされていないエッジゲート部分１２０Ｅとを備えるゲート電極１２０が形成される。例えば、Ｎ＋型のソース領域１３２及びドレイン領域１４２とセンターゲート部分１２０Ｃとを形成するために、約１×１０１５〜２×１０１６ａｔｏｍｓ／ｃｍ２のドーズ量でＰドーピングを行う。
次に、マスクパターン１５０を除去し、図２及び図３に示したように、ゲート電極１２０及び基板１１０上に層間絶縁膜１６０を形成した後、層間絶縁膜１６０の一部を除去してソース領域１３２及びドレイン領域１４２を露出させる複数のコンタクトホールを形成し、コンタクトホール内にソース領域１３２及びドレイン領域１４２にそれぞれ電気的に接続されるコンタクトプラグ１７０を形成する。
次に、図示していないが、層間絶縁膜１６０上にコンタクトプラグ１７０に電気的に接続される配線用導電層を形成する。
図１０及び図１１は、本発明の第２の実施形態による半導体素子の製造方法を説明するための断面図である。図１０は、図１のＩｂ−Ｉｂ’線に沿う断面に対応する部分の断面図であり、図１１は、図１のＩｃ−Ｉｃ’線に沿う断面に対応する部分の断面図である。 図１０及び図１１において、図１、図２、及び図３、そして図４及び図５、乃至図８及び図９と同じ参照符号は同じ構成要素を意味し、ここでは重複を避けるためにこれらについての詳細な説明は省略する。
図１０及び図１１を参照すると、図４〜図９を参照して説明した本発明の第１の実施形態による半導体素子の製造方法によって、基板１１０上に不純物がドーピングされたセンターゲート部分１２０Ｃと不純物でドーピングされていないエッジゲート部分１２０Ｅとを備えるゲート電極１２０を形成した後、ゲート電極１２０のうち第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のみを露出させる開口２５０ａ、２５０ｂが形成されたマスクパターン２５０を、ゲート電極１２０及び基板１１０上に形成する。例えば、マスクパターン２５０はフォトレジストパターンで形成される。
次に、マスクパターン２５０に形成された開口２５０ａ、２５０ｂを通じてゲート電極１２０の第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２に、第１導電型とは逆である第２導電型の不純物、例えば、Ｐ型またはＰ＋型の不純物をドーピングして、第２導電型の不純物がドーピングされた第１エッジゲート部分２２０Ｅ＿１及び第２エッジゲート部分２２０Ｅ＿２を形成する。その結果、第１導電型の不純物がドーピングされたセンターゲート部分１２０Ｃと、第２導電型の不純物がドーピングされた第１エッジゲート部分２２０Ｅ＿１及び第２エッジゲート部分２２０Ｅ＿２とを備えるゲート電極２２０が形成される。
前記不純物がドーピングされた第１エッジゲート部分２２０Ｅ＿１及び第２エッジゲート部分２２０Ｅ＿２を形成するためのイオン注入工程は、基板１１０の他の領域、例えば、ＰＭＯＳトランジスタ領域（図示せず）にＰチャンネルトランジスタのソース領域及びドレイン領域を形成するためのイオン注入工程時に使われるマスクパターンと同じマスクパターンを使用して、それと同時に行われうる。
必要に応じて、図１０及び図１１を参照して説明した第２導電型の不純物がドーピングされた第１エッジゲート部分２２０Ｅ＿１及び第２エッジゲート部分２２０Ｅ＿２の形成工程を、図８及び図９を参照して説明した第１導電型の不純物がドーピングされたセンターゲート部分１２０Ｃの形成工程前に行ってもよい。
第２導電型の不純物がドーピングされた第１エッジゲート部分２２０Ｅ＿１及び第２エッジゲート部分２２０Ｅ＿２は、それぞれ同じドーピング濃度を持ってもよく、相異なるドーピング濃度を持ってもよい。
第２導電型の不純物がドーピングされた第１エッジゲート部分２２０Ｅ＿１及び第２エッジゲート部分２２０Ｅ＿２が相異なるドーピング濃度を持つ構造に形成するために、図１０及び図１１でのイオン注入工程時、マスクパターン２５０の代わりに、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のうちのいずれか一つの部分のみを露出させるマスクパターンを利用した１次イオン注入工程を行った後、再び第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のうちの他の一つの部分のみを露出させるマスクパターンを利用した２次イオン注入工程を行う。このとき、１次イオン注入工程及び２次イオン注入工程時のドーズ量を異ならせて設定できる。
また、図示していないが、図１０及び図１１でマスクパターン２５０の代わりに、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のうちのいずれか一つの部分のみを露出させる開口が形成されたマスクパターン（図示せず）を形成して、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のうちのいずれか一つの部分のみに第２導電型、例えば、Ｐ型またはＰ＋型の不純物をドーピングし、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２のうちの他の一つの部分には不純物をドーピングしない工程を行ってもよい。
または、図示していないが、マスクパターン２５０の開口２５０ａ、２５０ｂを通じてセンターゲート部分１２０Ｃの不純物濃度よりさらに低い濃度の第１導電型の不純物を注入して、第１エッジゲート部分１２０Ｅ＿１及び第２エッジゲート部分１２０Ｅ＿２にそれぞれ低い濃度の不純物、例えば、Ｎ−型の不純物を注入してもよい。
次に、図８及び図９を参照して説明したものと同様の方法で、ゲート電極１２０及び基板１１０上に層間絶縁膜１６０及びコンタクトプラグ１７０を形成する。
図１２〜図１５は、本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとの電気的特性を比較したグラフである。
図１２〜図１５の評価のために、本発明による半導体素子として、ゲート電極のエッジゲート部分には不純物をドーピングせず、ゲート電極のセンターゲート部分のみにＮ＋型不純物でドーピングして高電圧トランジスタ用Ｎチャンネルトランジスタを製造した。比較例として、ゲート電極のエッジゲート部分がセンターゲート部分と同じ条件でＮ＋型不純物でドーピングされたことを除いては、本発明の場合と同じ条件で高電圧トランジスタ用Ｎチャンネルトランジスタを製造した。
図１２は、本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとのトランスコンダクタンス（Ｇｍ）特性とＶｄ−Ｖｇ特性とを比較したグラフである（Ｖｄ＝０．１Ｖ）。
図１２で、本発明による半導体素子でゲート電極のうち、活性領域のセンター部分上にあるセンターゲート部分のみにトランジスタチャンネルの導電タイプと同じ導電型のドーパントを含む場合にも、比較例の場合とほぼ一致するトランスコンダクタンス（Ｇｍ）特性及びＶｄ−Ｖｇ特性が得られることが確認できる。
図１２に示したＧｍ−Ｖｇプロットを利用してＶｔｈを定義する時、本発明のようにゲート電極のうち活性領域の中心領域に対応する部分のみにトランジスタチャンネルの導電タイプと同じ導電型のドーパントを含んでも、トランジスタのＶｔｈ特性に悪影響を及ぼさないことが分かる。
図１３は、本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとのＩｄ−Ｖｄ特性を比較したグラフである（Ｖｇ＝３０Ｖ）。
本発明による半導体素子でゲート電極のうち、活性領域のセンター部分上にあるセンターゲート部分のみにトランジスタチャンネルの導電タイプと同じ導電型のドーパントを含む場合にも、比較例の場合と同じ飽和電流特性が得られることが分かる。
図１４は、本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとの、Ｖｇ＝０Ｖである時のＩｏｆｆ（ｏｆｆ−ｃｕｒｒｅｎｔ）特性を評価するためにＩｄ−Ｖｄ特性を比較したグラフである。
図１５は、本発明による半導体素子のトランジスタと比較例による半導体素子のトランジスタとの、Ｖｄ＝０．１Ｖの条件下でＶｂ（ｂａｃｋ ｂｉａｓ ｖｏｌｔａｇｅ）をそれぞれ０Ｖ、−２Ｖ及び−４Ｖとする時のＩｄ−Ｖｇ特性を比較したグラフである。
図１４及び図１５から、本発明による半導体素子のトランジスタは、比較例の場合に比べてＩｏｆｆが低減し、ハンプ現象が改善されたことが分かる。
本発明は、液晶ディスプレイ装置等のディスプレイ駆動集積回路の高電圧トランジスタに利用することができる。
１００ 半導体素子
１１０ 基板
１１２ 素子分離領域
１１４ 活性領域
１１４Ｃ センター部分
１１４Ｅ エッジ部分
１２０、２２０ ゲート電極
１２０Ｃ センターゲート部分
１２０Ｅ エッジゲート部分
１２０Ｅ＿１、２２０Ｅ＿１ 第１エッジゲート部分
１２０Ｅ＿２、２２０Ｅ＿２ 第２エッジゲート部分
１２０Ｐ ゲートパターン
１２２ａ 第１側壁
１２２ｂ 第２側壁
１２２ｃ 第３側壁
１２２ｄ 第４側壁
１２４ 絶縁スペーサ
１３０ ソースドリフト領域
１３２ ソース領域
１４０ ドレインドリフト領域
１４２ ドレイン領域
１５０、２５０ マスクパターン
１６０ 層間絶縁膜
１７０ コンタクトプラグ

Claims (30)

  1. 基板に絶縁領域である素子分離領域により規定され、前記素子分離領域との界面に隣接したエッジ部分と、該エッジ部分により取り囲まれるセンター部分とを含む活性領域と、
    前記活性領域及び前記素子分離領域上に形成され、前記活性領域のセンター部分と重畳するセンターゲート部分と、前記活性領域のエッジ部分と重畳するエッジゲート部分と、前記センターゲート部分のみに形成される第１導電型の第１不純物ドーピング領域とを含むゲート電極と、
    前記活性領域と前記ゲート電極との間に介在配置されるゲート絶縁膜とを有することを特徴とする半導体素子。
  2. 前記エッジゲート部分には、不純物はドーピングされていないことを特徴とする請求項１に記載の半導体素子。
  3. 前記エッジゲート部分は、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことを特徴とする請求項１に記載の半導体素子。
  4. 前記ゲート電極の両側の前記活性領域にそれぞれ形成されるソース領域及びドレイン領域をさらに有し、
    前記ソース領域及びドレイン領域は、前記第１導電型の不純物がドーピングされていることを特徴とする請求項１に記載の半導体素子。
  5. 前記ゲート電極は、前記第１不純物ドーピング領域を中心として、その両側に前記素子分離領域と重なるまでそれぞれ延びている第１端部及び第２端部を含むことを特徴とする請求項４に記載の半導体素子。
  6. 前記エッジゲート部分は、前記第１端部に形成される第１エッジゲート部分と、前記第２端部に形成される第２エッジゲート部分とを含むことを特徴とする請求項５に記載の半導体素子。
  7. 前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ不純物がドーピングされていないことを特徴とする請求項６に記載の半導体素子。
  8. 前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことを特徴とする請求項６に記載の半導体素子。
  9. 前記第１エッジゲート部分及び第２エッジゲート部分は、相異なる不純物ドーピング濃度を持つことを特徴とする請求項８に記載の半導体素子。
  10. 前記第１エッジゲート部分及び第２エッジゲート部分のうちのいずれか一つは不純物がドーピングされておらず、前記第１エッジゲート部分及び第２エッジゲート部分のうちの他の一つは、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことを特徴とする請求項６に記載の半導体素子。
  11. 前記ゲート電極は、第１方向において前記第１不純物ドーピング領域を中心として、その両側が前記素子分離領域上に位置する第１の側壁対であり、
    前記第１方向と直交する第２方向において前記第１不純物ドーピング領域を中心として、その両側が前記活性領域上に位置する第２の側壁対であることを特徴とする請求項１に記載の半導体素子。
  12. 前記第１不純物ドーピング領域は、前記第１の側壁対及び前記第２の側壁対からそれぞれ離隔した位置に形成されることを特徴とする請求項１１に記載の半導体素子。
  13. 前記ゲート電極のエッジゲート部分は、前記第１の側壁対の各々から前記センターゲート部分までそれぞれ延びている第１エッジゲート部分及び第２エッジゲート部分を含むことを特徴とする請求項１２に記載の半導体素子。
  14. 前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ不純物がドーピングされていないことを特徴とする請求項１３に記載の半導体素子。
  15. 前記第１エッジゲート部分及び第２エッジゲート部分は、それぞれ前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことを特徴とする請求項１３に記載の半導体素子。
  16. 前記第１エッジゲート部分及び第２エッジゲート部分は、相異なる不純物ドーピング濃度を持つことを特徴とする請求項１５に記載の半導体素子。
  17. 前記第１エッジゲート部分及び第２エッジゲート部分のうちのいずれか一つは、不純物がドーピングされておらず、前記第１エッジゲート部分及び第２エッジゲート部分のうちの他の一つは、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を含むことを特徴とする請求項１３に記載の半導体素子。
  18. 前記ゲート電極は、ポリシリコンを含んで形成されることを特徴とする請求項１に記載の半導体素子。
  19. 基板に絶縁領域である素子分離領域を形成して、前記素子分離領域との界面に隣接したエッジ部分と、該エッジ部分により取り囲まれるセンター部分とを含む活性領域を規定する工程と、
    前記活性領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、前記活性領域のセンター部分及びエッジ部分と重畳しその両先端が前記素子分離膜上に位置する第１の端部を含むゲートパターンを形成する工程と、
    前記ゲートパターンのうち、前記第１の端部の領域を含まない中心部分の領域に第１導電型の不純物を注入して、前記活性領域のセンター部分上の前記ゲートパターン内に第１導電型の第１不純物ドーピング領域を形成する工程とを有することを特徴とする半導体素子の製造方法。
  20. 前記ゲートパターンは、その両先端が前記活性領域上に位置する第２の端部をさらに含み、
    前記第１不純物ドーピング領域は、前記第２の端部から離隔した位置に形成されることを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記ゲート絶縁膜を形成する前に、前記活性領域に低濃度の第１導電型不純物領域を形成する工程と、
    前記第１不純物ドーピング領域を形成するのと同時に、前記低濃度の第１導電型不純物領域内に高濃度の第１導電型不純物領域を形成する工程とをさらに有することを特徴とする請求項１９に記載の半導体素子の製造方法。
  22. 前記ゲートパターンの第１の端部に、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を形成する工程をさらに有することを特徴とする請求項１９に記載の半導体素子の製造方法。
  23. 前記第２不純物ドーピング領域は、前記第１不純物ドーピング領域の形成工程前に形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
  24. 前記第２不純物ドーピング領域は、前記第１不純物ドーピング領域の形成工程後に形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
  25. 前記ゲートパターンの第１の端部は、前記第１不純物ドーピング領域を中心としてその両側にそれぞれ位置する第１エッジゲート部分及び第２エッジゲート部分を含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
  26. 前記第１エッジゲート部分及び第２エッジゲート部分のうちの少なくとも１つの部分に、前記第１導電型と逆である第２導電型の第２不純物ドーピング領域を形成する工程をさらに有することを特徴とする請求項２５に記載の半導体素子の製造方法。
  27. 前記第２不純物ドーピング領域は、前記第１エッジゲート部分及び第２エッジゲート部分それぞれ形成され、
    前記第１エッジゲート部分に形成される第２不純物ドーピング領域と前記第２エッジゲート部分に形成される第２不純物ドーピング領域とは相異なるドーピング濃度を持つことを特徴とする請求項２６に記載の半導体素子の製造方法。
  28. 前記第２不純物ドーピング領域は、前記第１エッジゲート部分及び第２エッジゲート部分それぞれ形成され、
    前記第１エッジゲート部分に形成される第２不純物ドーピング領域と前記第２エッジゲート部分に形成される第２不純物ドーピング領域とは、相等しいドーピング濃度を持つことを特徴とする請求項２６に記載の半導体素子の製造方法。
  29. 前記第１エッジゲート部分及び第２エッジゲート部分のうちの少なくとも１つの部分に、前記第１不純物ドーピング領域よりは低いドーピング濃度を持つ前記第１導電型の第２不純物ドーピング領域を形成する工程をさらに有することを特徴とする請求項２５に記載の半導体素子の製造方法。
  30. 前記ゲートパターンは、ポリシリコンを含んで形成されることを特徴とする請求項１９に記載の半導体素子の製造方法。
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