JP2009290211A5 - 半導体素子の製造方法 - Google Patents

Description

本発明は、トランジスタを備えた半導体素子の製造方法に関し、特に素子分離領域及び活性領域にわたって延びるゲート電極を含むトランジスタを備えた半導体素子の製造方法に関する。

そこで、本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分で生じる寄生トランジスタによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答での好ましくないハンプ現象の発生を回避することができる半導体素子の製造方法を提供することにある。

上記目的を達成するためになされた本発明による半導体素子の製造方法は、 基板に素子分離領域を形成して、前記素子分離領域との界面に隣接したエッジ部分と、前記エッジ部分により取り囲まれるセンター部分と、を含む活性領域を定義する段階と、前記活性領域上にゲート絶縁膜を形成する段階と、前記活性領域のセンター部分及びエッジ部分の上に延び、前記素子分離膜上に位置するゲートパターンを前記ゲート絶縁膜上に形成する段階と、ソース領域、ドレイン領域、及び第１不純物領域を同時に形成する段階と、を含み、
前記ソース領域、ドレイン領域、及び第１不純物領域は、各々第１導電型の不純物でドーピングされ、前記ソース領域及びドレイン領域は、前記活性領域のセンター部分に形成され、前記第１不純物領域は、前記活性領域のエッジ部分に重畳される前記ゲートパターンのエッジゲート部分と、前記活性領域のセンター部分に重畳される前記ゲートパターンのセンターゲート部分のうち、前記センターゲート部分内にのみ選択的に形成されることを特徴とする。

前記エッジゲート部分は、前記センターゲート部分を挟んで、その両側に各々形成された第１エッジゲート部分及び第２エッジゲート部分を含むことが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分のうち、少なくとも１つに、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことが好ましい。
前記第２不純物領域は、前記第１エッジゲート部分及び第２エッジゲート部分に各々形成され、前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度とは異なることが好ましい。
前記第２不純物領域は、前記第１エッジゲート部分及び第２エッジゲート部分に各々形成され、前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度と同じであることが好ましい。
前記第１エッジゲート部分及び第２エッジゲート部分のうち、少なくとも１つに、前記第１導電型の第２不純物領域を形成する段階をさらに含み、前記第２不純物領域内での不純物濃度は、前記第１不純物領域内での不純物濃度よりさらに低いことが好ましい。
前記ゲートパターンは、ポリシリコンからなることが好ましい。

前記ゲート絶縁膜の形成前に、前記活性領域に第１導電型の低濃度不純物領域を形成する段階をさらに含み、前記ソース領域及びドレイン領域は、前記第１不純物領域を形成する間に、前記低濃度不純物領域に形成されることが好ましい。
前記ゲートパターンの前記エッジゲート部分内に、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことが好ましい。
前記第２不純物領域は、前記第１不純物領域の形成前に形成されることが好ましい。
前記第２不純物領域は、前記第１不純物領域の形成後に形成されることが好ましい。

上記目的を達成するためになされた本発明による半導体素子の製造方法は、 基板に素子分離領域を形成して、前記素子分離領域との界面に隣接したエッジ部分と、前記エッジ部分により取り囲まれるセンター部分と、を含む活性領域を定義する段階と、前記活性領域上にゲート絶縁膜を形成する段階と、前記活性領域のセンター部分に重畳されるセンターゲート部分と、前記活性領域のエッジ部分に部分的に重畳されるリング状のエッジゲート部分と、を含むゲートパターンを前記ゲート絶縁膜上に形成する段階と、前記ゲートパターンの前記リング状のエッジゲート部分及び前記センターゲート部分のうち、前記センターゲート部分内にのみ選択的に第１導電型の第１不純物領域を形成する段階と、を含み、
前記ゲートパターンの前記リング状のエッジゲート部分は、前記ゲートパターンの第１側壁、第２側壁、第３側壁及び第４側壁に沿って延び、前記第１側壁及び前記第２側壁は、第１方向で前記センターゲート部分の両側に位置し、前記素子分離領域に重畳され、前記第３側壁及び第４側壁は、前記第１方向と垂直な第２方向で、前記センターゲート部分の両側に位置して、前記活性領域に重畳されることを特徴とする。

前記リング状のエッジゲート部分は、前記第１側壁を含む第１エッジゲート部分と、前記第２側壁を含む第２エッジゲート部分と、を含み、前記第１エッジゲート部分及び前記第２エッジゲート部分は、前記センターゲート部分を挟んで、その両側に各々形成され、前記第１エッジゲート部分及び前記第２エッジゲート部分は、前記活性領域の前記エッジ部分に部分的に重畳されることが好ましい。
前記第１エッジゲート部分及び前記第２エッジゲート部分のうち、少なくとも１つに、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことが好ましい。
前記第２不純物領域は、前記第１エッジゲート部分及び第２エッジゲート部分に各々形成され、前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度とは異なることが好ましい。
前記第２不純物領域は、前記第１エッジゲート部分及び前記第２エッジゲート部分に各々形成され、前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度と同じであることが好ましい。
前記ゲート絶縁膜の形成前に、前記活性領域に第１導電型の低濃度不純物領域を形成する段階と、前記第１不純物領域を形成する間に、前記第１導電型の前記低濃度不純物領域に、前記第１導電型の高濃度不純物領域を形成する段階をさらに含むことが好ましい。
前記リング状のエッジゲート部分に、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことが好ましい。

本発明に係る半導体素子の製造方法による半導体素子においては、ゲート電極のエッジゲート部分には不純物がドーピングされていないか、あるいは、ゲート電極のセンターゲート部分より低い濃度の不純物、またはセンターゲート部分と逆導電型の不純物がドーピングされている。

Claims (18)

1. 基板に素子分離領域を形成して、前記素子分離領域との界面に隣接したエッジ部分と、前記エッジ部分により取り囲まれるセンター部分と、を含む活性領域を定義する段階と、
   前記活性領域上にゲート絶縁膜を形成する段階と、
   前記活性領域のセンター部分及びエッジ部分の上に延び、前記素子分離膜上に位置するゲートパターンを前記ゲート絶縁膜上に形成する段階と、
   ソース領域、ドレイン領域、及び第１不純物領域を同時に形成する段階と、を含み、
   前記ソース領域、ドレイン領域、及び第１不純物領域は、各々第１導電型の不純物でドーピングされ、前記ソース領域及びドレイン領域は、前記活性領域のセンター部分に形成され、前記第１不純物領域は、前記活性領域のエッジ部分に重畳される前記ゲートパターンのエッジゲート部分と、前記活性領域のセンター部分に重畳される前記ゲートパターンのセンターゲート部分のうち、前記センターゲート部分内にのみ選択的に形成されることを特徴とする半導体素子の製造方法。
2. 前記エッジゲート部分は、前記センターゲート部分を挟んで、その両側に各々形成された第１エッジゲート部分及び第２エッジゲート部分を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記第１エッジゲート部分及び第２エッジゲート部分のうち、少なくとも１つに、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことを特徴とする請求項２に記載の半導体素子の製造方法。
4. 前記第２不純物領域は、前記第１エッジゲート部分及び第２エッジゲート部分に各々形成され、
   前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度とは異なることを特徴とする請求項３に記載の半導体素子の製造方法。
5. 前記第２不純物領域は、前記第１エッジゲート部分及び第２エッジゲート部分に各々形成され、
   前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度と同じであることを特徴とする請求項３に記載の半導体素子の製造方法。
6. 前記第１エッジゲート部分及び第２エッジゲート部分のうち、少なくとも１つに、前記第１導電型の第２不純物領域を形成する段階をさらに含み、
   前記第２不純物領域内での不純物濃度は、前記第１不純物領域内での不純物濃度よりさらに低いことを特徴とする請求項２に記載の半導体素子の製造方法。
7. 前記ゲートパターンは、ポリシリコンからなることを特徴とする請求項６に記載の半導体素子の製造方法。
8. 前記ゲート絶縁膜の形成前に、前記活性領域に第１導電型の低濃度不純物領域を形成する段階をさらに含み、
   前記ソース領域及びドレイン領域は、前記第１不純物領域を形成する間に、前記低濃度不純物領域に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
9. 前記ゲートパターンの前記エッジゲート部分内に、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
10. 前記第２不純物領域は、前記第１不純物領域の形成前に形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
11. 前記第２不純物領域は、前記第１不純物領域の形成後に形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
12. 基板に素子分離領域を形成して、前記素子分離領域との界面に隣接したエッジ部分と、前記エッジ部分により取り囲まれるセンター部分と、を含む活性領域を定義する段階と、
    前記活性領域上にゲート絶縁膜を形成する段階と、
    前記活性領域のセンター部分に重畳されるセンターゲート部分と、前記活性領域のエッジ部分に部分的に重畳されるリング状のエッジゲート部分と、を含むゲートパターンを前記ゲート絶縁膜上に形成する段階と、
    前記ゲートパターンの前記リング状のエッジゲート部分及び前記センターゲート部分のうち、前記センターゲート部分内にのみ選択的に第１導電型の第１不純物領域を形成する段階と、を含み、
    前記ゲートパターンの前記リング状のエッジゲート部分は、前記ゲートパターンの第１側壁、第２側壁、第３側壁及び第４側壁に沿って延び、前記第１側壁及び前記第２側壁は、第１方向で前記センターゲート部分の両側に位置し、前記素子分離領域に重畳され、前記第３側壁及び第４側壁は、前記第１方向と垂直な第２方向で、前記センターゲート部分の両側に位置して、前記活性領域に重畳されることを特徴とする半導体素子の製造方法。
13. 前記リング状のエッジゲート部分は、前記第１側壁を含む第１エッジゲート部分と、前記第２側壁を含む第２エッジゲート部分と、を含み、
    前記第１エッジゲート部分及び前記第２エッジゲート部分は、前記センターゲート部分を挟んで、その両側に各々形成され、
    前記第１エッジゲート部分及び前記第２エッジゲート部分は、前記活性領域の前記エッジ部分に部分的に重畳されることを特徴とする請求項１２に記載の半導体素子の製造方法。
14. 前記第１エッジゲート部分及び前記第２エッジゲート部分のうち、少なくとも１つに、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
15. 前記第２不純物領域は、前記第１エッジゲート部分及び第２エッジゲート部分に各々形成され、
    前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度とは異なることを特徴とする請求項１４に記載の半導体素子の製造方法。
16. 前記第２不純物領域は、前記第１エッジゲート部分及び前記第２エッジゲート部分に各々形成され、
    前記第１エッジゲート部分での不純物濃度は、前記第２エッジゲート部分での不純物濃度と同じであることを特徴とする請求項１４に記載の半導体素子の製造方法。
17. 前記ゲート絶縁膜の形成前に、前記活性領域に第１導電型の低濃度不純物領域を形成する段階と、
    前記第１不純物領域を形成する間に、前記第１導電型の前記低濃度不純物領域に、前記第１導電型の高濃度不純物領域を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
18. 前記リング状のエッジゲート部分に、前記第１導電型と逆である第２導電型の第２不純物領域を形成する段階をさらに含むことを特徴とする請求項１７に記載の半導体素子の製造方法。