JP2007201426A5

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Publication number: JP2007201426A5
Application number: JP2006332801A
Authority: JP
Filing date: 2006-12-11
Publication date: 2010-02-04
Anticipated expiration: 2026-12-11

Claims

基板と、
前記基板上に設けられたソース領域、ドレイン領域、および前記ソース領域とドレイン領域の間に設けられたチャネル形成領域を有する半導体膜と、
前記半導体膜上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介して、前記チャネル形成領域と重なるように設けられたフローティングゲート電極と、
前記フローティングゲート電極を覆うように設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して、前記フローティングゲート電極の上面および側面を覆い、かつ、前記半導体膜のソース領域およびドレイン領域方向に設けられたコントロールゲート電極と、
前記フローティングゲート電極によって生じた前記コントロールゲート電極の段差部分に設けられたサイドウォールと、
を有することを特徴とする半導体装置。
請求項１において、
前記半導体膜は、チャネル形成領域、ソース領域及びドレイン領域が設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して、前記ソース領域及びドレイン領域と重なっており、
前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置。
請求項１において、
前記半導体膜は、チャネル形成領域、ソース領域及びドレイン領域が設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して、前記ソース領域及びドレイン領域と重なっており、
前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置
。
請求項１において、
前記半導体膜は、チャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域が設けられ、
前記一対の第２の不純物領域は、それぞれ、前記一対の第１の不純物領域とチャネル形成領域との間に設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して、前記一対の第２の不純物領域と重なっており、
前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置。
請求項１において、
前記半導体膜は、チャネル形成領域、一対の第１の不純物領域及び一対の第２の不純物領域が設けられ、
前記第２の不純物領域は、前記第１の不純物領域とチャネル形成領域との間に設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して、前記一対の第２の不純物領域と重なっており、
前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域の面積とは、同じ又は、概略同じであることを特徴とする半導体装置。
基板と、
前記基板上に設けられたソース領域、ドレイン領域、および前記ソース領域とドレイン領域の間に設けられたチャネル形成領域を有する半導体膜と、
前記半導体膜上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介して、前記チャネル形成領域と重なるように設けられ、第１のフローティングゲート電極及び前記第１のフローティングゲート電極上の第２のフローティングゲート電極からなり、前記第１のフローティングゲート電極のゲート長が前記第２のフローティングゲート電極のゲート長よりも長い、フローティングゲート電極と、
前記フローティングゲート電極を覆うように設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して、前記フローティングゲート電極の上面および側面を覆い、かつ、前記半導体膜のソース領域およびドレイン領域方向に設けられたコントロールゲート電極と、
前記フローティングゲート電極によって生じた前記コントロールゲート電極の段差部分に設けられたサイドウォールと、
を有することを特徴とする半導体装置。
請求項６において、
前記半導体膜は、チャネル形成領域、一対のＬＤＤ領域、ソース領域及びドレイン領域が設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、
前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置。
請求項６において、
前記半導体膜は、チャネル形成領域、一対のＬＤＤ領域、ソース領域及びドレイン領域が設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、
前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置。
請求項６において、
前記半導体膜は、チャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域、及び一対の第３の不純物領域が設けられ、
前記一対の第２の不純物領域は、それぞれ、前記一対の第３の不純物領域とチャネル形成領域との間に設けられ、
前記一対の第３の不純物領域は、それぞれ、前記一対の第１の不純物領域と前記一対の第２の不純物領域との間に設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して前記一対の第３の不純物領域と重なっており、
前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置。
請求項６において、
前記半導体膜は、チャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域、及び一対の第３の不純物領域が設けられ、
前記第２の不純物領域は、前記第３の不純物領域とチャネル形成領域との間に設けられ、
前記第３の不純物領域は、前記第１の不純物領域と前記第２の不純物領域との間に設けられ、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して前記一対の第３の不純物領域と重なっており、
前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置。
ソース領域、ドレイン領域、およびチャネル形成領域からなる半導体膜を形成し、
前記半導体膜上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に前記チャネル形成領域と重なるようにフローティングゲート電極を形成し、
前記フローティングゲート電極を覆うように第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に導電膜を形成し、
前記導電膜上に膜を形成し、
前記膜を異方性エッチングすることにより、前記フローティングゲート電極によって前記導電膜に生じている段差部分にサイドウォールを形成し、
前記導電膜上であって、前記フローティングゲート電極によって前記導電膜に生じている段差の上段部分にマスクを形成し、
前記マスク及びサイドウォールを用いて前記導電膜をエッチングしてコントロールゲート電極を形成することを特徴とする半導体装置の作製方法。
請求項１１において、
前記マスクは、前記導電膜におけるフローティングゲートと重なる上面および前記サイドウォールを覆って形成されることを特徴とする半導体装置の作製方法。
請求項１１又は１２において、
前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加して前記半導体膜にチャネル形成領域、ソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
請求項１３において、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して、前記ソース領域及びドレイン領域と重なっており、
前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項１３において、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して、前記ソース領域及びドレイン領域と重なっており、
前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記ソース領域及び前記ドレイン領域の他方との重なった領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項１１又は１２において、
前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加し、
前記コントロールゲート電極をマスクとして、前記ｎ型又はｐ型の不純物と同じ導電型の不純物を前記半導体膜に添加して前記半導体膜にチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域を形成し、
前記一対の第２の不純物領域は、前記第１のゲート絶縁膜を介して前記コントロールゲート電極と重なった領域に形成されることを特徴とする半導体装置の作製方法。
請求項１６において、
前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項１６において、
前記コントロールゲート電極と一対の第２の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第２の不純物領域の他方との重なった領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
ソース領域、ドレイン領域、およびチャネル形成領域からなる半導体膜を形成し、
前記半導体膜上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に前記チャネル形成領域と重なるように第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜上にマスクを形成し、
前記マスクを用いて第１のエッチングを行い、第１の導電膜を第１のフローティングゲート電極にするとともに、前記第２の導電膜を第３の導電膜にし、
第２のエッチングを行い、第３の導電膜の側部をエッチングして、第１のフローティングゲート電極よりもゲート長が短い第２のフローティングゲート電極を形成することで、第１のフローティングゲート電極及び第２のフローティングゲート電極からなるフローティングゲート電極を形成し、
前記フローティングゲート電極を覆って第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に導電膜を形成し、
前記導電膜上に膜を形成し、
前記膜を異方性エッチングすることにより、前記フローティングゲート電極によって前記導電膜に生じている段差部分にサイドウォールを形成し、
前記導電膜上であって、前記フローティングゲート電極によって前記導電膜に生じている段差の上段部分にマスクを形成し、
前記マスク及びサイドウォールを用いて前記導電膜をエッチングしてコントロールゲート電極を形成することを特徴とする半導体装置の作製方法。
請求項１９において、
前記マスクは、前記導電膜上のフローティングゲート電極と重なる部分の上部及び前記サイドウォールを覆って形成されることを特徴とする半導体装置の作製方法。
請求項１９又は２０において、
前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加して、前記半導体膜にチャネル形成領域、一対のＬＤＤ領域、ソース領域、及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
請求項２１において、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、
前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項２１において、
前記コントロールゲート電極は、前記第１のゲート絶縁膜を介して前記ＬＤＤ領域と重なっており、
前記コントロールゲート電極と前記一対のＬＤＤ領域の一方との重なった領域の面積と、前記コントロールゲート電極と前記一対のＬＤＤ領域の他方との重なった領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項１９又は２０において、
前記フローティングゲート電極をマスクとしてｎ型又はｐ型の不純物を前記半導体膜に添加し、
前記コントロールゲート電極をマスクとして、前記ｎ型又はｐ型の不純物と同じ導電型の不純物を前記半導体膜に添加して前記半導体膜にチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域、一対の第３の不純物領域を形成し、
前記第２の不純物領域は、前記第３の不純物領域とチャネル形成領域との間に形成され、
前記第３の不純物領域は、前記第１の不純物領域と前記第２の不純物領域との間に形成され、
前記一対の第３の不純物領域は、前記第１のゲート絶縁膜を介して前記コントロールゲート電極と重なった領域に形成されることを特徴とする半導体装置の作製方法。
請求項２４において、
前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域のゲート長方向の長さと、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域のゲート長方向の長さとは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。
請求項２４において、
前記コントロールゲート電極と一対の第３の不純物領域の一方との重なった領域の面積と、前記コントロールゲート電極と一対の第３の不純物領域の他方との重なった領域の面積とは、同じ又は概略同じであることを特徴とする半導体装置の作製方法。