JP2006013481A5 - - Google Patents

Claims (16)

1. 第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
   第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタとを有し、
   前記第１のトランジスタと前記第２のトランジスタは、同一絶縁表面上に形成され、
   前記フローティングゲート電極は、点在する複数の粒子であり、
   前記第２の絶縁膜と前記第３の絶縁膜とは同一の膜であることを特徴とする半導体装置。
2. 第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
   第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタと、
   第３の半導体領域と、前記第３の半導体領域上に形成される第４の絶縁膜と、前記４の絶縁膜上に形成される第３のゲート電極とを有する第３のトランジスタと、を有し、
   前記第２の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域を有し、
   前記第３の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域と、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加された領域とを有し、
   前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタは、同一絶縁表面上に形成され、
   前記フローティングゲート電極は、点在する複数の粒子であり、
   前記第２の絶縁膜、前記第３の絶縁膜、及び前記第４の絶縁膜は同一の膜であることを特徴とする半導体装置。
3. 第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
   第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタとを有する薄膜集積回路と、
   アンテナとを有し、
   前記第１のトランジスタと前記第２のトランジスタは、同一絶縁表面上に形成され、
   前記フローティングゲート電極は、点在する複数の粒子であり、
   前記第２の絶縁膜と前記第３の絶縁膜とは同一の膜であることを特徴とする半導体装置。
4. 第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
   第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタと、
   第３の半導体領域と、前記第３の半導体領域上に形成される第４の絶縁膜と、前記４の絶縁膜上に形成される第３のゲート電極とを有する第３のトランジスタとを有する薄膜集積回路と、
   アンテナとを有し、
   前記第２の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域を有し、
   前記第３の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域と、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加された領域とを有し、
   前記第１のトランジスタ乃至前記第３のトランジスタは、同一絶縁表面上に形成され、
   前記フローティングゲート電極は、点在する複数の粒子であり、
   前記第２の絶縁膜、前記第３の絶縁膜、及び前記第４の絶縁膜は同一の膜であることを特徴とする半導体装置。
5. 請求項２または４において、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加される領域は、前記第３の半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成されることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、前記第１のゲート電極の幅よりも前記フローティングゲート電極の幅が小さいことを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、前記フローティングゲート電極は半導体材料で形成されていることを特徴とする半導体装置。
8. 請求項１乃至請求項６のいずれか一項において、前記フローティングゲート電極は導電材料で形成されていることを特徴とする半導体装置。
9. 請求項１乃至請求項８のいずれか一項において、前記フローティングゲート電極の粒子の直径は１〜５ｎｍであることを特徴とする半導体装置。
10. 請求項２または４において、前記第１のゲート電極乃至前記第３のゲート電極の一つ又は複数の側面に、サイドウォール構造の絶縁膜を有することを特徴とする半導体装置。
11. 絶縁表面を有する基板上に非晶質半導体膜を成膜し、
    前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
    前記結晶性半導体膜の一部をエッチングして第１の半導体領域及び第２の半導体領域を形成し、
    前記第１の半導体領域及び前記第２の半導体領域上に第１の絶縁膜を成膜し、
    前記第１の絶縁膜上に複数の粒子を形成し、
    前記第２の半導体領域上に形成される前記複数の粒子の一部を選択的に除去して前記第１の半導体領域の上方にフローティングゲート電極を形成した後、フローティングゲート電極及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、
    前記第２の絶縁膜上に第１の導電膜を成膜し、
    前記第１の導電膜の一部を選択的に除去して、前記第１の半導体領域の上方に第１のゲート電極を形成し、前記第２の半導体領域の上方に第２のゲート電極を形成し、
    前記第１の半導体領域及び前記第２の半導体領域に不純物元素を添加し、
    前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
12. 絶縁表面を有する基板上に非晶質半導体膜を成膜し、
    前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
    前記結晶性半導体膜の一部をエッチングして第１の半導体領域及び第２の半導体領域を形成し、
    前記第１の半導体領域及び前記第２の半導体領域上に第１の絶縁膜を成膜し、
    前記第１の絶縁膜上に複数の粒子を形成し、
    前記第１の絶縁膜上に形成される前記複数の粒子を選択的にエッチングした後、残存した複数の粒子及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、
    前記第２の絶縁膜上に第１の導電膜を成膜し、
    前記第１の導電膜及び残存した複数の粒子の一部を選択的に除去して、前記第１の半導体領域の上方に第１のゲート電極及びフローティングゲート電極を形成し、前記第２の半導体領域の上方に第２のゲート電極を形成し、
    前記第１の半導体領域及び前記第２の半導体領域に不純物元素を添加し、
    前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
13. 絶縁表面を有する基板上に非晶質半導体膜を成膜し、
    前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、
    前記結晶性半導体膜の一部をエッチングして第１の半導体領域、第２の半導体領域、及び第３の半導体領域を形成し、
    前記第１の半導体領域、前記第２の半導体領域、及び前記第３の半導体領域上に第１の絶縁膜を成膜し、
    前記第１の絶縁膜上に複数の粒子を形成し、
    前記第２の半導体領域及び前記第３の半導体領域上に形成される前記複数の粒子の一部を選択的に除去して前記第１の半導体領域の上方にフローティングゲート電極を形成した後、前記フローティングゲート電極及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、
    前記第２の絶縁膜上に第１の導電膜を成膜し、
    前記第１の導電膜の一部をエッチングして、前記第１の半導体領域の上方に第１のゲート電極を形成し、前記第２の半導体領域の上方に第２のゲート電極を形成し、前記第３の半導体領域の上方に第３のゲート電極を形成し、
    前記第１の半導体領域及び前記第２の半導体領域をマスクで覆った後、前記第３のゲート電極に対して一方向からであり、且つ前記第３の半導体領域表面に対して０度〜６０度の角度で前記第３の半導体領域にｎ型又はｐ型の一方を付与する不純物を添加し、
    前記マスクを除去した後、前記第１の半導体領域乃至前記第３の半導体領域表面に対して垂直な角度でｎ型又はｐ型の他方を付与する不純物元素を添加し、加熱してソース領域及びドレイン領域を形成し、
    前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
14. 請求項１３において、前記第１の半導体領域乃至前記第３の半導体領域のチャネル領域の方向は一致していることを特徴とする半導体装置の作製方法。
15. 請求項１１乃至請求項１４のいずれか一項において、前記絶縁表面を有する基板を固定し、前記第３の半導体領域表面に対して０度〜６０度の角度で前記第３の半導体領域にｎ型又はｐ型の一方を付与する不純物を添加することを特徴とする半導体装置の作製方法。
16. 請求項１１乃至請求項１５のいずれか一項において、前記第１のゲート電極の幅よりも前記フローティングゲート電極の幅が小さいことを特徴とする半導体装置の作製方法。