KR101715355B1 - 그래핀 전자 소자 - Google Patents
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Abstract
그래핀 전자소자가 개시된다. 개시된 그래핀 전자소자는 게이트 전극, 상기 게이트 전극 상에 배치된 게이트 옥사이드, 상기 게이트 옥사이드 상의 그래핀 채널층, 상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극을 구비한다. 상기 그래핀 채널층에는 복수의 나노홀이 상기 그래핀 채널층의 폭 방향으로 하나의 줄을 형성할 수 있다.
Description
나노홀이 형성된 그래핀 채널층을 구비한 그래핀 전자소자에 관한 것이다.
2차원 6각형 탄소 구조(2-dimensional hexagonal carbon structure)를 가지는 그래핀(graphene)은 반도체를 대체할 수 있는 새로운 물질이다. 그래핀은 제로 갭 반도체(zero gap semiconductor)이다. 또한, 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높아 고속동작 소자, 예를 들어 RF 소자(radio frequency device)에 적용될 수 있다.
그래핀은 채널폭(channel width)을 10nm 이하로 작게 하여 그래핀 나노리본(graphene nano-ribbon)(GNR)을 형성하는 경우, 사이즈 효과(size effect)에 의하여 밴드갭(band gap)이 형성된다. 이와 같은 GNR을 이용하여 상온에서 작동이 가능한 전계 효과 트랜지스터(field effect transistor)를 제작할 수 있다.
그래핀 전자소자는 그래핀을 이용한 전자소자로서 전계효과 트랜지스터, RF(radio frequency) 트랜지스터 등을 말한다.
그래핀 시트를 패터닝하여 그래핀 나노리본을 제조하는 과정에서 그래핀 나노리본의 가장자리가 불균해질 수 있으며, 이에 따라 그래핀 나노리본을 채널층으로 사용한 트랜지스터의 캐리어 이동도가 낮아져서 트랜지스터의 성능이 저하될 수 있다.
나노홀이 형성된 그래핀 채널층을 사용한 그래핀 전자소자를 제공한다.
본 발명의 일 실시예에 따른 그래핀 전자소자는:
게이트 전극;
상기 게이트 전극 상에 배치된 게이트 옥사이드;
상기 게이트 옥사이드 상의 그래핀 채널층; 및
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극; 을 구비하며, 상기 그래핀 채널층에는 복수의 나노홀이 형성된다.
상기 게이트 전극은 실리콘 기판일 수 있다.
상기 복수의 나노홀은 상기 그래핀 채널층의 폭 방향으로 하나의 줄을 형성할 수 있다.
본 발명의 일 측면에 따르면, 상기 복수의 나노홀은 상기 그래핀 채널층의 길이방향에 실질적으로 직교하게 배치될 수 있다.
본 발명의 다른 측면에 따르면, 상기 복수의 나노홀은 상기 그래핀 채널층의 길이방향에 경사지게 배치된다.
본 발명의 또 다른 측면에 따르면, 상기 복수의 나노홀은 상기 그래핀 채널층의 폭방향으로 지그재그로 배치된다.
상기 복수의 나노홀의 각 나노홀은 대략 1nm ~ 20nm 직경을 가질 수 있다.
상기 복수의 나노홀은 대략 1nm ~ 20 nm 의 갭을 가지고 배열될 수 있다.
상기 그래핀 채널층의 폭은 대략 100nm ~ 5㎛ 이다.
상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 그래핀 전자소자는:
기판;
상기 기판 상의 그래핀 채널층;
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;
상기 그래핀 채널층을 덮는 게이트 옥사이드층; 및
상기 게이트 옥사이드층 상의 게이트 전극;을 구비하며, 상기 그래핀 채널층에는 복수의 나노홀이 형성된다.
본 발명의 실시예에 따른 그래핀 전자소자는 그래핀 채널층에 좁은 간격의 나노홀을 형성함으로써 그래핀 나노리본과 같이 사이즈 효과에 의한 반도체 성질을 가지면서도, 그래핀 채널층의 폭이 상대적으로 넓으므로 그래핀 채널층의 패터닝 과정에서의 채널층의 기능저하를 감소시킬 수 있다. 따라서, 그래핀 채널층의 이동도를 향상시킬 수 있다.
도 1은 일 실시예에 따른 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도이다.
도 2는 도 1의 평면도이다.
도 3 및 도 4는 다른 변형예에 따른 그래핀 채널층을 보여주는 평면도이다.
도 5는 본 발명의 실시예에 따라 제작된 전계효과 트랜지스터의 성능 곡선이다.
도 6은 다른 실시예에 따른 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도이다.
도 7은 도 6의 평면도이다.
도 2는 도 1의 평면도이다.
도 3 및 도 4는 다른 변형예에 따른 그래핀 채널층을 보여주는 평면도이다.
도 5는 본 발명의 실시예에 따라 제작된 전계효과 트랜지스터의 성능 곡선이다.
도 6은 다른 실시예에 따른 그래핀 전자소자의 구조를 개략적으로 보여주는 단면도이다.
도 7은 도 6의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 그래핀 전자소자(100)의 구조를 개략적으로 보여주는 단면도이며, 도 2는 도 1의 평면도이며, 편의상 패시베이션층을 제외하였다. 도 1은 도 2의 I-I'선단면도이다.
도 1을 참조하면, 실리콘 기판(110) 상에 게이트 옥사이드(120)가 형성되어 있다. 게이트 옥사이드(120)는 실리콘 옥사이드로 대략 100nm~300nm 두께로 형성될 수 있다. 실리콘 기판(110)은 도전성 기판으로 게이트 전극으로도 칭한다. 실리콘 기판(110) 대신에 다른 도전성 기판이 사용될 수도 있다.
게이트 옥사이드(120) 상에는 그래핀 채널층(130)이 배치된다. 그래핀 채널층(130)은 1층 또는 2층의 그래핀으로 이루어질 수 있다.
도 1 및 도 2를 함께 참조하면, 그래핀 채널층(130)에는 그래핀 채널층(130)의 폭 방향으로 복수의 나노홀(nanohole)(132)이 배열되어 있다. 복수의 나노홀(132)은 하나의 줄을 형성한다. 복수의 나노홀(132)은 그래핀 채널층(130)의 길이 방향에 대해서 실질적으로 직교하도록 배치되어 있다.
나노홀들(132)은 그래핀의 패터닝시 전자빔 리소그래피, Focused ion beam 을 이용하여 제조될 수 있다.
각 나노홀(132)은 대략 1nm ~ 20nm 직경을 가진다. 나노홀들(132) 사이의 갭은 대략 1nm ~ 20nm 일 수 있다. 나노홀들(132)의 갭은 1nm 이하로 하는 경우, 인접한 나노홀들이 겹쳐질 수 있다. 나노홀들(132)의 갭을 20 nm 이상으로 하는 경우, 사이즈 효과에 의한 밴드갭 형성이 어렵게 된다. 나노홀들(132) 사이의 간격이 좁으므로, 그래핀 채널층(130)은 그래핀 나노리본과 같이 사이즈 효과에 의한 밴드갭이 형성되며, 따라서 반도체 성질을 가진다.
그래핀 채널층(130)의 폭(W)은 대략 100nm ~ 5㎛일 수 있다. 그래핀 채널층(130)의 폭(W)은 그래핀 나노리본의 폭보다 상대적으로 크므로, 그래핀 채널층(130)의 패터닝시 에지의 손상이 그래핀 채널층(130)에 미치는 영향이 감소된다.
그래핀 채널층(130)의 양단 위에는 각각 소스 전극(142) 및 드레인 전극(140)이 형성된다. 그래핀 채널층(130) 상에서 소스 전극(142) 및 드레인 전극(144) 사이에는 그래핀 채널층(130)을 덮는 패시베이션층(150)이 더 형성될 수 있다. 패시베이션층(150)은 실리콘 옥사이드로 형성될 수 있다. 패시베이션층(150)은 대략 5nm ~ 30nm 두께로 형성될 수 있다.
도 1의 그래핀 전자소자는 백게이트 타입 전계효과 트랜지스터이다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
도 3 및 도 4는 다른 변형예에 따른 그래핀 채널층을 보여주는 평면도이다. 도 1 및 도 2의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 3을 참조하면, 복수의 나노홀들(132)은 도 2에서와는 달리 그래핀 채널층(130)의 길이(L) 방향에 대해서 경사지게 배열될 수도 있다. 또한, 복수의 나노홀들(132)은 그래핀 채널층(130)의 폭(W) 방향으로 지그재그 형상으로 배열될 수도 있다 (도 4 참조).
도 5는 상기 실시예에 따라 제작된 전계효과 트랜지스터의 성능 곡선이다.
도 5를 참조하면, ON/OFF 비가 대략 100 이상으로 높으며, 특히 이동도가 1000 cm2/Vs 로 매우 양호하였다.
상기 실시예에 따른 그라핀 전계효과 트랜지스터는 그래핀 채널층에 좁은 간격의 나노홀을 형성함으로써 그래핀 나노리본과 같이 사이즈 효과에 의한 반도체 성질을 가지면서도, 그래핀 채널층의 폭이 상대적으로 넓으므로 그래핀 채널층의 패터닝 과정에서의 채널층의 기능저하를 감소시킬 수 있다. 따라서, 그래핀 채널층의 이동도를 향상시킬 수 있다.
도 6은 다른 실시예에 따른 그래핀 전자소자(200)의 구조를 개략적으로 보여주는 단면도이며, 도 7은 도 6의 평면도이며, 편의상 그래핀 채널층 상의 게이트 전극 및 게이트 옥사이드를 제외하였다. 도 6은 도 7의 VI-VI'선단면도이다.
도 6을 참조하면, 실리콘 기판(210) 상에 절연층(220)이 형성되어 있다. 절연층(220)은 실리콘 옥사이드로 대략 100nm~300nm 두께로 형성될 수 있다. 절연층(220) 상에는 그래핀 채널층(230)이 배치된다. 그래핀 채널층(230)은 1층 또는 2층의 그래핀으로 이루어질 수 있다.
도 6 및 도 7을 함께 참조하면, 그래핀 채널층(230)에는 그래핀 채널층(230)의 폭 방향으로 복수의 나노홀(232)이 배열되어 있다. 복수의 나노홀(232)은 하나의 줄을 형성한다. 복수의 나노홀(232)은 그래핀 채널층(230)의 길이 방향에 대해서 실질적으로 직교하도록 배치되어 있다.
복수의 나노홀들(232)은 도 7에서와는 달리 그래핀 채널층(230)의 길이방향에 대해서 경사지게 배열될 수도 있다. 또한, 복수의 나노홀들(232)은 지그재그 형상으로 배열될 수도 있다.
각 나노홀(232)은 대략 1nm ~ 20nm 직경을 가진다. 나노홀들(232) 사이의 갭은 대략 1nm ~ 20nm 일 수 있다. 나노홀들(232) 사이의 간격이 좁으므로, 그래핀 채널층(230)은 사이즈 효과에 의한 밴드갭이 형성되며, 따라서 반도체 성질을 가진다.
그래핀 채널층(230)의 폭(W)은 대략 100nm ~ 5㎛일 수 있다. 그래핀 채널층(230)의 폭(W)은 그래핀 나노리본의 폭보다 상대적으로 크므로, 그래핀 채널층(230)의 패터닝시 에지의 손상이 그래핀 채널층(230)에 미치는 영향이 감소된다.
그래핀 채널층(230)의 양단 위에는 각각 소스 전극(242) 및 드레인 전극(240)이 형성된다. 그래핀 채널층(230) 상에서 소스 전극(242) 및 드레인 전극(244) 사이에는 그래핀 채널층(230)을 게이트 옥사이드층(250)이 더 형성될 수 있다. 게이트 옥사이드층(250)은 실리콘 옥사이드로 형성될 수 있다.
게이트 옥사이드층(250) 상에는 게이트 전극(260)이 배치된다. 게이트 전극은 통상의 금속, 예컨대 알루미늄 등으로 형성될 수 있다.
도 6 및 도 7의 그래핀 전자소자는 탑 게이트 타입 전계효과 트랜지스터이다. 그래핀을 채널로 사용하는 전계효과 트랜지스터는 상온에서 작동이 가능하다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
Claims (19)
- 게이트 전극;
상기 게이트 전극 상에 배치된 게이트 옥사이드;
상기 게이트 옥사이드 상의 그래핀 채널층; 및
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극; 을 구비하며, 상기 그래핀 채널층에는 복수의 나노홀이 형성되며,
상기 복수의 나노홀은 상기 그래핀 채널층의 폭 방향으로 하나의 줄을 형성하는 그래핀 전자소자. - 제 1 항에 있어서,
상기 게이트 전극은 실리콘 기판인 그래핀 전자소자. - 삭제
- 제 1 항에 있어서,
상기 복수의 나노홀은 상기 그래핀 채널층의 길이방향에 실질적으로 직교하게 배치된 그래핀 전자소자. - 제 1 항에 있어서,
상기 복수의 나노홀은 상기 그래핀 채널층의 길이방향에 경사지게 배치된 그래핀 전자소자. - 제 1 항에 있어서,
상기 복수의 나노홀은 상기 그래핀 채널층의 폭방향으로 지그재그로 배치된 그래핀 전자소자. - 제 1 항에 있어서,
상기 복수의 나노홀의 각 나노홀은 1nm ~ 20nm 직경을 가지는 그래핀 전자소자. - 제 7 항에 있어서,
상기 복수의 나노홀은 1nm ~ 20 nm의 갭을 가지고 배열된 그래핀 전자소자. - 제 1 항에 있어서,
상기 그래핀 채널층의 폭은 100nm ~ 5㎛ 인 그래핀 전자소자. - 제 1 항에 있어서,
상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어진 그래핀 전자소자. - 기판;
상기 기판 상의 그래핀 채널층;
상기 그래핀 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;
상기 그래핀 채널층을 덮는 게이트 옥사이드층; 및
상기 게이트 옥사이드층 상의 게이트 전극;을 구비하며, 상기 그래핀 채널층에는 복수의 나노홀이 형성되며,
상기 복수의 나노홀은 상기 그래핀 채널층의 폭 방향으로 하나의 줄을 형성하는 그래핀 전자소자. - 삭제
- 제 11 항에 있어서,
상기 복수의 나노홀은 상기 그래핀 채널층의 길이방향에 실질적으로 직교하게 배치된 그래핀 전자소자. - 제 13 항에 있어서,
상기 복수의 나노홀은 상기 그래핀 채널층의 길이방향에 경사지게 배치된 그래핀 전자소자. - 제 13 항에 있어서,
상기 복수의 나노홀은 상기 그래핀 채널층의 폭방향으로 지그재그로 배치된 그래핀 전자소자. - 제 11 항에 있어서,
상기 복수의 나노홀의 각 나노홀은 1nm ~ 20nm 직경을 가지는 그래핀 전자소자. - 제 16 항에 있어서,
상기 복수의 나노홀은 1nm ~ 20 nm 의 갭을 두고 배열된 그래핀 전자소자. - 제 11 항에 있어서,
상기 그래핀 채널층의 폭은 100nm ~ 5㎛ 인 그래핀 전자소자. - 제 11 항에 있어서,
상기 그래핀 채널층은 단층 또는 이층(bi-layer)의 그래핀으로 이루어진 그래핀 전자소자.
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