JP2005294814A5

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Publication number: JP2005294814A5
Application number: JP2005061959A
Authority: JP
Filing date: 2005-03-07
Publication date: 2008-03-27
Anticipated expiration: 2025-03-07

Claims

第１の半導体領域上及び第２の半導体領域上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチングすることによって、前記第１の半導体領域と重なる位置に第１のゲート電極を形成するとともに、前記第２の半導体領域と重なる位置の前記第１のゲート絶縁膜を露出させ、
前記第１のゲート電極上及び露出した前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の導電膜を形成し、
前記第２の導電膜をエッチングすることによって、前記第１の半導体領域と重なる位置に第２のゲート電極を形成するとともに、前記第２の半導体領域と重なる位置に第３のゲート電極を形成することを特徴とする半導体装置の作製方法。
第１の半導体領域上及び第２の半導体領域上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチングすることによって、前記第１の半導体領域と重なる位置に前記第１の半導体領域よりも一回り大きい形状の第１のゲート電極を形成するとともに、前記第２の半導体領域と重なる位置の前記第１のゲート絶縁膜を露出させ、
前記第１のゲート電極上及び露出した前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２の導電膜を形成し、
前記第２の導電膜をドライエッチングすることによって、前記第１の半導体領域と重なる位置に第２のゲート電極を形成するとともに、前記第２の半導体領域と重なる位置に第３のゲート電極を形成することを特徴とする半導体装置の作製方法。
請求項１又は請求項２において、
前記第１及び第２の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置の作製方法。
請求項１又は請求項２において、
前記第１及び第２の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置の作製方法。
請求項１又は請求項２において、
前記第１及び第２の半導体領域は、ＳＯＩ基板に形成された半導体層であることを特徴とする半導体装置の作製方法。
第１乃至第３の半導体領域上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチングすることによって、前記第１の半導体領域と重なる位置に第１のゲート電極を形成し、前記第２の半導体領域と重なる位置の前記第１のゲート絶縁膜を露出させ、且つ前記第３の半導体領域と重なる位置に下部ゲート電極を形成し、
前記第１のゲート電極上、露出した前記第１のゲート絶縁膜上、及び前記下部ゲート電極上に第２のゲート絶縁膜を形成し、
前記下部ゲート電極上の前記第２のゲート絶縁膜をエッチングにより除去し、
前記第２のゲート絶縁膜上及び前記下部ゲート電極上に第２の導電膜を形成し、
前記第２の導電膜をエッチングすることによって、前記第１の半導体領域と重なる位置に第２のゲート電極を形成し、前記第２の半導体領域と重なる位置に第３のゲート電極を形成し、且つ前記第３の半導体領域と重なる位置に上部ゲート電極を形成することを特徴とする半導体装置の作製方法。
第１乃至第３の半導体領域上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜をエッチングすることによって、前記第１の半導体領域と重なる位置に前記第１の半導体領域よりも一回り大きい形状の第１のゲート電極を形成し、前記第２の半導体領域と重なる位置の前記第１のゲート絶縁膜を露出させ、且つ前記第３の半導体領域と重なる位置に前記第３の半導体領域よりも一回り大きい形状の下部ゲート電極を形成し、
前記第１のゲート電極上、露出した前記第１のゲート絶縁膜上、及び前記下部ゲート電極上に第２のゲート絶縁膜を形成し、
前記下部ゲート電極上の前記第２のゲート絶縁膜をドライエッチングにより除去し、
前記第２のゲート絶縁膜上及び前記下部ゲート電極上に第２の導電膜を形成し、
前記第２の導電膜をドライエッチングすることによって、前記第１の半導体領域と重なる位置に第２のゲート電極を形成し、前記第２の半導体領域と重なる位置に第３のゲート電極を形成し、且つ前記第３の半導体領域と重なる位置に上部ゲート電極を形成することを特徴とする半導体装置の作製方法。
請求項６又は請求項７において、
前記第１乃至第３の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置の作製方法。
請求項６又は請求項７において、
前記第１乃至第３の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置の作製方法。
請求項６又は請求項７において、
前記第１乃至第３の半導体領域は、ＳＯＩ基板に形成された半導体層であることを特徴とする半導体装置の作製方法。
請求項６乃至請求項１０のいずれか一項において、
前記第１の半導体領域を用いて、メモリトランジスタを形成し、
前記第２の半導体領域を用いて、高耐圧トランジスタを形成し、
前記第３の半導体領域を用いて、高速トランジスタを形成することを特徴とする半導体装置の作製方法。
請求項６乃至請求項１１のいずれか一項において、
前記第２の導電膜の材料は、前記第１の導電膜の材料よりも低抵抗な材料からなることを特徴とする半導体装置の作製方法。
第１の半導体領域と、前記第１の半導体領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の第１のゲート電極と、前記第１のゲート電極上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第２のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域層上の第３のゲート絶縁膜と、前記第３のゲート絶縁膜上の第３のゲート電極を有する第２のトランジスタと、を有し、
第２のトランジスタの前記第３のゲート絶縁膜は、前記第１ゲート絶縁膜と同じ層から形成された下部ゲート絶縁膜上に、前記第２ゲート絶縁膜と同じ層から形成された上部ゲート絶縁膜が積層された構造を有することを特徴とする半導体装置。
請求項１３において、
前記第１及び第２の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置。
請求項１３において、
前記第１及び第２の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置。
請求項１３において、
前記第１及び第２の半導体領域は、ＳＯＩ基板に形成された半導体層であることを特徴とする半導体装置。
第１の半導体領域と、前記第１の半導体領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の第１のゲート電極と、前記第１のゲート電極上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第２のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域層上の第３のゲート絶縁膜と、前記第３のゲート絶縁膜上の第３のゲート電極を有する第２のトランジスタと、を有し、
第３の半導体領域と、前記第３の半導体領域層上の第４のゲート絶縁膜と、前記第４のゲート絶縁膜上の第４のゲート電極を有する第３のトランジスタと、を有し、
第２のトランジスタの前記第３のゲート絶縁膜は、前記第１ゲート絶縁膜と同じ層から形成された下部ゲート絶縁膜上に、前記第２ゲート絶縁膜と同じ層から形成された上部ゲート絶縁膜が積層された構造を有し、
前記第３のトランジスタの前記第４のゲート絶縁膜は、前記第１ゲート絶縁膜と同じ層から形成された絶縁膜からなる構造を有することを特徴とする半導体装置。
請求項１７において、
前記第２のトランジスタの前記第３のゲート電極は、前記第２のゲート電極と同じ層からなる構造を有し、
前記第３のトランジスタの前記第４のゲート電極は、前記第１ゲート電極と同じ層から形成された下部ゲート電極上に、前記第２ゲート電極と同じ層から形成された上部ゲート電極が積層された構造を有し、
前記第２のゲート電極と同じ層から形成された引き回しの配線が形成されており、
前記第２のゲート電極の材料は、前記第１のゲート電極の材料よりも低抵抗な材料からなることを特徴とする半導体装置。
請求項１７又は請求項１８において、
前記第１乃至第３の半導体領域は、絶縁表面を有する基板上に形成された半導体層であることを特徴とする半導体装置。
請求項１７又は請求項１８において、
前記第１乃至第３の半導体領域は、半導体基板において素子分離された領域であることを特徴とする半導体装置。
請求項１７又は請求項１８において、
前記第１乃至第３の半導体領域は、ＳＯＩ基板に形成された半導体層であることを特徴とする半導体装置。
請求項１７乃至請求項２１のいずれか一項において、
前記第１のトランジスタは、メモリトランジスタであり、
前記第２のトランジスタは、高耐圧トランジスタであり、
前記第３のトランジスタは、高速トランジスタであることを特徴とする半導体装置。