JP2006344900A5 - - Google Patents

Claims (5)

1. 半導体基板と、
   前記半導体基板上に設けられ、メモリセルアレイ領域とダミーセル領域とを含むメモリセル領域と、
   前記メモリセル領域上に設けられたワードラインと
   を具備してなり、
   前記ワードライン下の前記メモリセルアレイ領域内には、前記半導体基板上に設けられた第１のゲート絶縁膜およびその上に設けられた第１の浮遊ゲート電極とが存在し、
   前記ワードライン下の前記ダミーセル領域内には、前記半導体基板上に設けられ、前記第１のゲート絶縁膜とは厚さが異なる第２のゲート絶縁膜およびその上に設けられた第２の浮遊ゲート電極とが存在し、
   前記第１および第２の浮遊ゲート電極の上方には前記ワードラインに接続された制御ゲート電極が設けられ、
   前記第１および第２の浮遊ゲート電極と前記制御ゲート電極との間にはゲート電極間絶縁膜が設けられていることを特徴とする半導体装置。
2. 前記第２のゲート絶縁膜の厚さは、前記ダミーセル領域におけるカップリング比が、前記メモリセルアレイ領域におけるカップリング比よりも大きくなるように選ばれ、
   前記ダミーセル領域における前記カップリング比は、前記半導体基板と前記第２の浮遊ゲート電極との間の容量に対する、前記第２の浮遊ゲート電極と前記制御ゲート電極との間の容量の比であり、
   前記メモリセルアレイ領域における前記カップリング比は、前記半導体基板と前記第１の浮遊ゲート電極との間の容量に対する、前記第１の浮遊ゲート電極と前記制御ゲート電極との間の容量の比であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のゲート絶縁膜下の前記半導体基板の表面は、前記第１のゲート絶縁膜下の前記半導体基板の表面よりも低い位置にあることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１のゲート絶縁膜の材料と前記第２のゲート絶縁膜の材料とが同じ場合、前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも厚いことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
5. 半導体基板のメモリセルアレイ領域およびダミーセル領域上にそれぞれ第１のゲート絶縁膜および第２のゲート絶縁膜を形成する工程であって、前記第１および第２のゲート絶縁膜は厚さが異なる前記工程と、
   前記第１および第２のゲート絶縁膜上に第１の導電膜を形成する工程と、
   前記第１の導電膜上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクにして前記第１の導電膜をエッチングすることにより、前記第１および第２のゲート絶縁膜上にそれぞれ前記第１の導電膜からなる第１および第２の浮遊ゲート電極を形成する工程と、
   前記レジストパターンをマスクにして前記第１のゲート絶縁膜、前記第２のゲート絶縁膜および前記半導体基板をエッチングすることにより、前記半導体基板の表面に素子分離溝を形成する工程と、
   前記素子分離溝内に素子分離絶縁膜を形成する工程と、
   前記第１の浮遊ゲート電極、第２の浮遊ゲート電極および前記素子分離絶縁膜の上面上にゲート電極間絶縁膜を形成する工程と、
   前記ゲート電極間絶縁膜上に第２の導電膜を形成する工程と、
   前記第２の導電膜をエッチングすることにより、前記第１および第２の浮遊ゲート電極の上方に前記ゲート電極間絶縁膜を介して設けられ、前記第２の導電膜からなる制御ゲート電極と、前記制御ゲート電極に接続され、前記第２の導電膜からなるワードラインとを形成する工程と
   を含むことを特徴とする半導体装置の製造方法。