JP2008078317A5 - - Google Patents

Claims (5)

1. 半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、
   前記メモリセルは、
   前記半導体基板内の第１の素子分離領域内に形成された第１の素子分離絶縁層によって区画された前記半導体基板内の第１の素子領域上に形成される第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成される浮遊ゲート電極と、
   前記浮遊ゲート電極及び前記第１の素子分離絶縁層上に形成される多層構造の第１のゲート間絶縁膜と、
   前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを有し、
   前記周辺トランジスタは、
   前記半導体基板内の第２の素子分離領域内に形成された第２の素子分離絶縁層によって区画された前記半導体基板内の第２の素子領域上に形成される第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成されるゲート電極と、
   前記ゲート電極及び前記第２の素子分離絶縁層上に形成される多層構造の第２のゲート間絶縁膜とを有し、
   前記第１及び第２のゲート間絶縁膜は同一構造であり、前記第１の素子分離絶縁層上の前記第１のゲート間絶縁膜の最下層となる絶縁膜は、前記第２の素子分離絶縁層上の前記第２のゲート間絶縁膜の最下層となる絶縁膜よりも、薄いことを特徴とする不揮発性半導体メモリ。
2. 半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、
   前記メモリセルは、
   前記半導体基板内の第１の素子分離領域内に形成された第１の素子分離絶縁層によって区画された前記半導体基板内の第１の素子領域上に形成される第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成される浮遊ゲート電極と、
   前記浮遊ゲート電極及び前記第１の素子分離絶縁層上に形成される第１のゲート間絶縁膜と、
   前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを有し、
   前記周辺トランジスタは、
   前記半導体基板内の第２の素子分離領域内に形成された第２の素子分離絶縁層によって区画された前記半導体基板内の第２の素子領域上に形成される第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成されるゲート電極と、
   前記第２のゲート電極及び前記第２の素子分離絶縁層上に形成される第２のゲート間絶縁膜とを有し、
   前記第２の素子分離絶縁層上において前記第２のゲート間絶縁膜の最下層となる絶縁膜と同じ構成の絶縁膜は、前記第１の素子分離絶縁層上には配置されないことを特徴とする不揮発性半導体メモリ。
3. 前記第１の素子分離絶縁層上の第１のゲート間絶縁膜の最下層となる絶縁膜の端部の膜厚は、前記第１の素子分離絶縁層上の第１のゲート間絶縁膜の最下層となる絶縁膜の中央部の膜厚と同じであることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
4. 前記第２の素子分離絶縁層上の第２のゲート間絶縁膜の最下層となる絶縁膜の端部の膜厚は、前記第２の素子分離絶縁層上の第２のゲート間絶縁膜の最下層となる絶縁膜の中央部の膜厚よりも薄いことを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体メモリ。
5. 前記第１及び第２のゲート間絶縁膜の最下層となる絶縁膜は、シリコン窒化膜であることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。