JP2009033141A5

JP2009033141A5 -

Info

Publication number: JP2009033141A5
Application number: JP2008167699A
Authority: JP
Filing date: 2008-06-26
Publication date: 2011-05-26

Claims

同一基板上にメモリトランジスタ、第１の薄膜トランジスタ、及び第２の薄膜トランジスタを設けた半導体装置の作製方法であって、
前記基板上に、前記メモリトランジスタのゲート電極と、前記第１の薄膜トランジスタのゲート電極と、を同時に形成し、
前記メモリトランジスタのゲート電極及び前記第１の薄膜トランジスタのゲート電極を覆って第１の絶縁膜を形成し、
前記第１の絶縁膜を介して前記メモリトランジスタのゲート電極上に電荷蓄積層を形成し、
前記第１の絶縁膜及び前記電荷蓄積層を覆って第２の絶縁膜を形成し、
前記メモリトランジスタ、前記第１の薄膜トランジスタ、及び前記第２の薄膜トランジスタのそれぞれのチャネル形成領域を形成するために、前記第２の絶縁膜上に、前記メモリトランジスタ、前記第１の薄膜トランジスタ、及び前記第２の薄膜トランジスタのそれぞれの半導体膜を同時に形成し、
前記それぞれの半導体膜を覆って第３の絶縁膜を形成し、
前記第３の絶縁膜上に、前記第２の薄膜トランジスタのゲート電極を形成し、
前記第３の絶縁膜の膜厚は、前記第１の絶縁膜と前記第２の絶縁膜の膜厚の和よりも薄く形成することを特徴とする半導体装置の作製方法。
同一基板上にメモリトランジスタ、第１の薄膜トランジスタ、及び第２の薄膜トランジスタを設けた半導体装置の作製方法であって、
前記基板上に、前記メモリトランジスタのゲート電極と、前記第１の薄膜トランジスタのゲート電極と、を同時に形成し、
前記メモリトランジスタのゲート電極及び前記第１の薄膜トランジスタのゲート電極を覆って第１の絶縁膜を形成し、
前記メモリトランジスタのゲート電極上の前記第１の絶縁膜を、選択的に除去し、
前記メモリトランジスタのゲート電極及び前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜を介して前記メモリトランジスタのゲート電極上に電荷蓄積層を形成し、
前記電荷蓄積層上に選択的に第３の絶縁膜を形成し、
前記メモリトランジスタ、前記第１の薄膜トランジスタ、及び前記第２の薄膜トランジスタのそれぞれのチャネル形成領域を形成するために、前記第２の絶縁膜上に、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタのそれぞれの半導体膜を、前記第３の絶縁膜上に前記メモリトランジスタの半導体膜を同時に形成し、
前記第１乃至第２の薄膜トランジスタ及び前記メモリトランジスタの半導体膜を覆って第４の絶縁膜を形成し、
前記第４の絶縁膜上に、前記第２の薄膜トランジスタのゲート電極を形成することを特徴とする半導体装置の作製方法。
請求項１又は２において、
前記第１の薄膜トランジスタは高耐圧用の薄膜トランジスタ、前記第２の薄膜トランジスタは高速動作用の薄膜トランジスタであることを特徴とする半導体装置の作製方法。
請求項１乃至３のいずれか一項において、
前記メモリトランジスタは、ＭＯＮＯＳ型又はフローティング型のメモリトランジスタであることを特徴とする半導体装置の作製方法。
請求項４において、
前記ＭＯＮＯＳ型のメモリトランジスタは、前記電荷蓄積層に、窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、又はこれらの絶縁膜中に導電性粒子若しくは半導体粒子が含まれた膜を用いていることを特徴とする半導体装置の作製方法。
請求項４において、
前記フローティング型のメモリトランジスタは、前記電荷蓄積層に、Ｗ、Ｔａ、Ｔｉ、Ｍｏ、Ｃｒ、Ｓｉから選ばれた元素でなる膜、又は前記元素の窒化物でなる膜、又は前記元素のシリサイド膜を用いていることを特徴とする半導体装置の作製方法。