JP2014204041A5 - - Google Patents

Claims (17)

1. （ａ）半導体基板を用意する工程、
   （ｂ）前記半導体基板上に、第１ＭＩＳＦＥＴ用の第１ゲート電極と第２ＭＩＳＦＥＴ用のダミーゲート電極とを形成する工程、
   （ｃ）前記第１ゲート電極上に部分的に第１膜を形成する工程、
   （ｄ）前記半導体基板上に、前記第１ゲート電極、前記ダミーゲート電極および前記第１膜を覆うように、絶縁膜を形成する工程、
   （ｅ）前記絶縁膜を研磨することにより、前記ダミーゲート電極を露出させる工程、
   （ｆ）前記（ｅ）工程後、前記ダミーゲート電極を除去する工程、
   （ｇ）前記（ｆ）工程で前記ダミーゲート電極が除去された領域である溝を埋めるように、前記絶縁膜上に導電膜を形成する工程、
   （ｈ）前記導電膜を研磨することにより、前記溝の外部の前記導電膜を除去し、前記溝内に前記導電膜を残すことで、前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、
   を有し、
   前記（ｅ）工程では、前記絶縁膜の研磨速度よりも前記第１膜の研磨速度が小さくなる条件で前記絶縁膜を研磨する、半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１ゲート電極のゲート長方向の寸法は、前記ダミーゲート電極のゲート長方向の寸法よりも大きい、半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記第１ゲート電極の面積は、前記ダミーゲート電極の面積よりも大きい、半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第２ゲート電極はメタルゲート電極である、半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｃ）工程では、前記ダミーゲート電極上には前記第１膜は形成されない、半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   前記（ｆ）工程では、前記第１ゲート電極は除去しない、半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、
   前記第１ゲート電極および前記ダミーゲート電極は、同層のシリコン膜により形成される、半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、
   前記第１膜は、絶縁材料からなる、半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、
   前記（ｆ）工程後で、前記（ｇ）工程前に、
   （ｆ１）前記溝の底部および側壁上を含む前記絶縁膜上に、高誘電率絶縁膜を形成する工程、
   を含み、
   前記（ｇ）工程では、前記溝を埋めるように、前記高誘電率絶縁膜上に前記導電膜を形成し、
   前記（ｈ）工程では、前記導電膜および前記高誘電率絶縁膜を研磨することにより、前記溝の外部の前記導電膜および前記高誘電率絶縁膜を除去し、前記溝内に前記導電膜および前記高誘電率絶縁膜を残す、半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程で形成された前記絶縁膜は、窒化シリコン膜と前記窒化シリコン膜上の酸化シリコン膜との積層膜からなり、
    前記（ｅ）工程では、前記酸化シリコン膜よりも前記第１膜が研磨されにくい条件で前記絶縁膜を研磨する、半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ）工程で形成された前記第１膜は、窒化シリコンからなり、
    前記（ｅ）工程は、酸化シリコンよりも窒化シリコンが研磨されにくい条件で前記絶縁膜を研磨する、半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板上に、前記第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜との第１積層体と、前記ダミーゲート電極と前記ダミーゲート電極上の第２キャップ絶縁膜との第２積層体とが形成され、
    前記（ｃ）工程では、前記第１積層体上に、部分的に前記第１膜が形成され、
    前記（ｄ）工程では、前記半導体基板上に、前記第１積層体、前記第２積層体および前記第１膜を覆うように、前記絶縁膜が形成され、
    前記（ｅ）工程では、前記絶縁膜および前記第２キャップ絶縁膜が研磨されることにより、前記ダミーゲート電極が露出される、半導体装置の製造方法。
13. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板上に、第３ＭＩＳＦＥＴ用の第３ゲート電極も形成され、
    前記（ｃ）工程では、前記ダミーゲート電極および前記第３ゲート電極上には前記第１膜は形成されず、
    前記（ｄ）工程では、前記半導体基板上に、前記第１ゲート電極、前記ダミーゲート電極、前記第３ゲート電極および前記第１膜を覆うように、前記絶縁膜を形成し、
    前記第３ゲート電極のゲート長方向の寸法は、前記第１ゲート電極のゲート長方向の寸法よりも小さい、半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記第１ゲート電極と前記ダミーゲート電極と前記第３ゲート電極とは、同層のシリコン膜により形成され、
    前記（ｅ）工程では、前記第３ゲート電極も露出される、半導体装置の製造方法。
15. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ１）前記半導体基板に、前記第１ＭＩＳＦＥＴ用の第１ソース・ドレイン領域と、前記第２ＭＩＳＦＥＴ用の第２ソース・ドレイン領域とを形成する工程、
    を更に有する、半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｃ）工程後で、前記（ｄ）工程前に、
    （ｃ１）前記第１ソース・ドレイン領域上と前記第２ソース・ドレイン領域上とに、金属シリサイド層を形成する工程、
    を更に有する、半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第２ソース・ドレイン領域の一部上にも前記第１膜が形成され、
    前記（ｃ１）工程では、前記第１膜が形成された部分の前記第２ソース・ドレイン領域上には前記金属シリサイド層は形成されない、半導体装置の製造方法。