TW201440171A - 半導體裝置之製造方法 - Google Patents

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TW201440171A
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insulating film
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semiconductor device
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TW103104997A
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Inventor
Yuichi Hirano
Tatsuyoshi Mihara
Keisuke Tsukamoto
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Renesas Electronics Corp
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Abstract

本發明之目的在於提高半導體裝置之性能或可靠性。本發明係於半導體基板SB上，形成第1MISFET用之閘極電極GE2與第2MISFET用之虛設閘極電極後，於閘極電極GE2上部分地形成絕緣膜DB。接著，於半導體基板SB上，以覆蓋虛設閘極電極、閘極電極GE2及絕緣膜DB之方式形成絕緣膜IL3。接著，藉由研磨絕緣膜IL3使虛設閘極電極露出。該研磨時，以絕緣膜DB之研磨速度小於絕緣膜IL3之研磨速度之條件研磨絕緣膜IL3。接著，除去虛設閘極電極後，於已除去虛設閘極電極之區域形成上述第2MISFET用之閘極電極。

Description

半導體裝置之製造方法
本發明係關於半導體裝置之製造方法，例如可較好地利用於具備MISFET之半導體裝置之製造方法者。
於半導體基板上形成閘極電極後，於半導體基板形成源極/汲極區域，並以覆蓋閘極電極之方式形成層間絕緣膜，進而形成多層配線構造，藉此可製造具備MISFET之半導體裝置。
又，於半導體基板上形成虛設之閘極電極後，於半導體基板形成源極/汲極區域，並以覆蓋該虛設之閘極電極之方式形成層間絕緣膜。接著，研磨該層間絕緣膜使虛設之閘極電極露出後，除去該虛設之閘極電極且置換成其他閘極電極，其後形成多層配線構造，藉此可製造具備MISFET之半導體裝置。
於日本特開平7-245306號公報(專利文獻1)中，記載有關於半導體裝置之膜平坦化方法之技術。
於日本特開2009-239302號公報(專利文獻2)中，記載有抑制凹陷現象之技術。
於日本特開2007-258463號公報(專利文獻3)中，記載有抑制凹陷現象之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開平7-245306號公報
[專利文獻2]日本特開2009-239302號公報
[專利文獻3]日本特開2007-258463號公報
在具有MISFET之半導體裝置中，亦期望儘可能提高性能。或，期望提高半導體裝置之製造良率。或，期望提高半導體裝置之性能且提高半導體裝置之製造良率。
其他課題與新穎之特徵係由本說明書之記述及附加圖式揭示。
根據一實施形態，於半導體基板上形成第1MISFET用之第1閘極電極與第2MISFET用之虛設閘極電極後，於上述第1閘極電極上部分地形成第1膜。接著，於上述半導體基板上，以覆蓋上述第1閘極電極、上述虛設閘極電極及上述第1膜之方式形成絕緣膜，其後藉由研磨上述絕緣膜而使上述虛設閘極電極露出。該研磨時，以上述第1膜之研磨速度小於上述絕緣膜之研磨速度之條件研磨上述絕緣膜。接著，除去上述虛設閘極電極後，於已除去上述虛設閘極電極之區域即槽中形成上述第2MISFET用之第2閘極電極。
根據一實施形態，可提高半導體裝置之性能。
或，可提高半導體裝置之製造良率。
或，可提高半導體裝置之性能且提高半導體裝置之製造良率。
1A‧‧‧記憶體形成區域
1B‧‧‧金屬閘極電晶體形成區域
1C‧‧‧低耐壓MISFET形成區域
1D‧‧‧高耐壓MISFET形成區域
AC‧‧‧活性區域
CG‧‧‧控制閘極電極
CP1‧‧‧覆蓋絕緣膜
CP2‧‧‧覆蓋絕緣膜
CP3‧‧‧覆蓋絕緣膜
CP4‧‧‧覆蓋絕緣膜
CT‧‧‧接觸孔
DB‧‧‧絕緣膜
DB2‧‧‧絕緣膜
DG‧‧‧虛設閘極電極
EG‧‧‧側面
EX1‧‧‧n-型半導體區域
EX2‧‧‧n-型半導體區域
EX3‧‧‧n-型半導體區域
EX4‧‧‧n-型半導體區域
EX5‧‧‧n-型半導體區域
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GE3‧‧‧閘極電極
GI1‧‧‧絕緣膜
GI2‧‧‧絕緣膜
HK‧‧‧絕緣膜
IL1‧‧‧絕緣膜
IL2‧‧‧絕緣膜
IL3‧‧‧絕緣膜
IL4‧‧‧絕緣膜
IL5‧‧‧絕緣膜
IL6‧‧‧絕緣膜
IL7‧‧‧絕緣膜
L1‧‧‧控制閘極電極CG之閘極長邊方向之尺寸
L2‧‧‧虛設閘極電極DG之閘極長邊方向之尺寸
L3‧‧‧閘極電極GE1之閘極長邊方向之尺寸
L4‧‧‧閘極電極GE2之閘極長邊方向之尺寸
LF‧‧‧積層膜
LF1‧‧‧積層膜
LM1‧‧‧積層體
LM2‧‧‧積層體
LM3‧‧‧積層體
LM4‧‧‧積層體
M1‧‧‧配線
MC‧‧‧記憶體胞
MD‧‧‧半導體區域
ME‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
MM‧‧‧金屬膜
MS‧‧‧半導體區域
MZ‧‧‧絕緣膜
MZ1‧‧‧氧化矽膜
MZ2‧‧‧氮化矽膜
MZ3‧‧‧氧化矽膜
PG‧‧‧插塞
PR1‧‧‧光阻圖案
PR2‧‧‧光阻圖案
PS1‧‧‧矽膜
PS2‧‧‧矽膜
PW1‧‧‧p型井
PW2‧‧‧p型井
PW3‧‧‧p型井
PW4‧‧‧p型井
Q1‧‧‧MISFET
Q2‧‧‧MISFET
Q3‧‧‧MISFET
SB‧‧‧半導體基板
SD1‧‧‧n+型半導體區域
SD2‧‧‧n+型半導體區域
SD3‧‧‧n+型半導體區域
SD4‧‧‧n+型半導體區域
SD5‧‧‧n+型半導體區域
SL‧‧‧金屬矽化物層
SP‧‧‧矽隔片
ST‧‧‧元件分離區域
SW‧‧‧側壁隔片
T1‧‧‧最小厚度
T2‧‧‧最小厚度
T3‧‧‧最小厚度
T4‧‧‧最小厚度
TR‧‧‧槽
Vcg‧‧‧電壓
Vb‧‧‧電壓
Vd‧‧‧電壓
Vmg‧‧‧電壓
Vs‧‧‧電壓
ZF‧‧‧絕緣膜
圖1係顯示一實施形態之半導體裝置之製造工序之一部分之製程流程圖。
圖2係顯示一實施形態之半導體裝置之製造工序之一部分之製程流程圖。
圖3係顯示一實施形態之半導體裝置之製造工序之一部分之製程流程圖。
圖4係一實施形態之半導體裝置之製造工序中之主要部分剖面圖。
圖5係與圖4相同之半導體裝置之製造工序中之主要部分剖面圖。
圖6係接著圖4之半導體裝置之製造工序中之主要部分剖面圖。
圖7係與圖6相同之半導體裝置之製造工序中之主要部分剖面圖。
圖8係接著圖6之半導體裝置之製造工序中之主要部分剖面圖。
圖9係與圖8相同之半導體裝置之製造工序中之主要部分剖面圖。
圖10係接著圖8之半導體裝置之製造工序中之主要部分剖面圖。
圖11係與圖10相同之半導體裝置之製造工序中之主要部分剖面圖。
圖12係接著圖10之半導體裝置之製造工序中之主要部分剖面圖。
圖13係與圖12相同之半導體裝置之製造工序中之主要部分剖面圖。
圖14係接著圖12之半導體裝置之製造工序中之主要部分剖面圖。
圖15係與圖14相同之半導體裝置之製造工序中之主要部分剖面圖。
圖16係接著圖14之半導體裝置之製造工序中之主要部分剖面圖。
圖17係與圖16相同之半導體裝置之製造工序中之主要部分剖面 圖。
圖18係接著圖16之半導體裝置之製造工序中之主要部分剖面圖。
圖19係與圖18相同之半導體裝置之製造工序中之主要部分剖面圖。
圖20係接著圖18之半導體裝置之製造工序中之主要部分剖面圖。
圖21係與圖20相同之半導體裝置之製造工序中之主要部分剖面圖。
圖22係接著圖20之半導體裝置之製造工序中之主要部分剖面圖。
圖23係與圖22相同之半導體裝置之製造工序中之主要部分剖面圖。
圖24係接著圖22之半導體裝置之製造工序中之主要部分剖面圖。
圖25係與圖24相同之半導體裝置之製造工序中之主要部分剖面圖。
圖26係接著圖24之半導體裝置之製造工序中之主要部分剖面圖。
圖27係與圖26相同之半導體裝置之製造工序中之主要部分剖面圖。
圖28係接著圖26之半導體裝置之製造工序中之主要部分剖面圖。
圖29係與圖28相同之半導體裝置之製造工序中之主要部分剖面圖。
圖30係接著圖28之半導體裝置之製造工序中之主要部分剖面 圖。
圖31係與圖30相同之半導體裝置之製造工序中之主要部分剖面圖。
圖32係接著圖30之半導體裝置之製造工序中之主要部分剖面圖。
圖33係與圖32相同之半導體裝置之製造工序中之主要部分剖面圖。
圖34係接著圖32之半導體裝置之製造工序中之主要部分剖面圖。
圖35係與圖34相同之半導體裝置之製造工序中之主要部分剖面圖。
圖36係接著圖34之半導體裝置之製造工序中之主要部分剖面圖。
圖37係與圖36相同之半導體裝置之製造工序中之主要部分剖面圖。
圖38係接著圖36之半導體裝置之製造工序中之主要部分剖面圖。
圖39係與圖38相同之半導體裝置之製造工序中之主要部分剖面圖。
圖40係接著圖36之半導體裝置之製造工序中之主要部分剖面圖。
圖41係與圖40相同之半導體裝置之製造工序中之主要部分剖面圖。
圖42係接著圖38之半導體裝置之製造工序中之主要部分剖面圖。
圖43係與圖42相同之半導體裝置之製造工序中之主要部分剖面 圖。
圖44係接著圖42之半導體裝置之製造工序中之主要部分剖面圖。
圖45係與圖44相同之半導體裝置之製造工序中之主要部分剖面圖。
圖46係接著圖44之半導體裝置之製造工序中之主要部分剖面圖。
圖47係與圖46相同之半導體裝置之製造工序中之主要部分剖面圖。
圖48係接著圖46之半導體裝置之製造工序中之主要部分剖面圖。
圖49係與圖48相同之半導體裝置之製造工序中之主要部分剖面圖。
圖50係接著圖48之半導體裝置之製造工序中之主要部分剖面圖。
圖51係與圖50相同之半導體裝置之製造工序中之主要部分剖面圖。
圖52係接著圖50之半導體裝置之製造工序中之主要部分剖面圖。
圖53係與圖52相同之半導體裝置之製造工序中之主要部分剖面圖。
圖54係接著圖52之半導體裝置之製造工序中之主要部分剖面圖。
圖55係與圖54相同之半導體裝置之製造工序中之主要部分剖面圖。
圖56係接著圖54之半導體裝置之製造工序中之主要部分剖面 圖。
圖57係與圖56相同之半導體裝置之製造工序中之主要部分剖面圖。
圖58係接著圖56之半導體裝置之製造工序中之主要部分剖面圖。
圖59係與圖58相同之半導體裝置之製造工序中之主要部分剖面圖。
圖60係一實施形態之半導體裝置之主要部分剖面圖。
圖61係記憶體胞之等價電路圖。
圖62係顯示「寫入」、「抹除」及「讀取」時之對選擇記憶體胞之各部位施加電壓之條件之一例之表。
圖63係研究例之半導體裝置之製造工序中之主要部分剖面圖。
圖64係與圖63相同之半導體裝置之製造工序中之主要部分剖面圖。
圖65係接著圖63之半導體裝置之製造工序中之主要部分剖面圖。
圖66係與圖65相同之半導體裝置之製造工序中之主要部分剖面圖。
圖67係接著圖65之半導體裝置之製造工序中之主要部分剖面圖。
圖68係與圖67相同之半導體裝置之製造工序中之主要部分剖面圖。
圖69係接著圖67之半導體裝置之製造工序中之主要部分剖面圖。
圖70係與圖69相同之半導體裝置之製造工序中之主要部分剖面圖。
圖71係接著圖69之半導體裝置之製造工序中之主要部分剖面圖。
圖72係與圖71相同之半導體裝置之製造工序中之主要部分剖面圖。
圖73係其他實施形態之半導體裝置之主要部分俯視圖。
圖74係其他實施形態之半導體裝置之主要部分剖面圖。
圖75係其他實施形態之半導體裝置之主要部分剖面圖。
圖76係其他實施形態之半導體裝置之製造工序中之主要部分俯視圖。
圖77係其他實施形態之半導體裝置之製造工序中之主要部分俯視圖。
圖78係其他實施形態之半導體裝置之製造工序中之主要部分剖面圖。
圖79係接著圖78之半導體裝置之製造工序中之主要部分剖面圖。
圖80係接著圖79之半導體裝置之製造工序中之主要部分剖面圖。
圖81係接著圖80之半導體裝置之製造工序中之主要部分剖面圖。
圖82係接著圖81之半導體裝置之製造工序中之主要部分剖面圖。
圖83係接著圖82之半導體裝置之製造工序中之主要部分剖面圖。
在以下實施形態中，為方便起見，在有需要時，係分割成複數個部分或實施形態進行說明，除特別明示之情形外，此等並非相互毫 無關係，而存在一者係另一者之一部分或全部之變化例、細節、補充說明等之關係。又，在以下實施形態中，除言及要件之數量等(包含個數、數值、量、範圍等)之情形、特別明示之情形及原理上明確限定於特定之數量之情形等外，並非限定於該言及之數量，而可為所言及之數以上或以下。再者，當然，在以下實施形態中，其構成要件(亦包含要件步驟等)除特別明示之情形及原理上明確認為必須之情形等外，並非一定為必須者。同樣，在以下實施形態中，言及構成要件等之形狀、位置關係等時，除特別明示之情形及原理上明確認為並非如此之情形等外，實質上採用包含與此形狀等近似或類似者等者。此情況對於上述數值及範圍亦相同。
以下，基於圖式詳細地說明實施形態。另，在用以說明實施形態之全部圖中，對具有相同之功能之構件標註相同之符號，且省略其重複之說明。又，在以下實施形態中，除特別需要時以外，原則上不重複同一或相同之部分之說明。
又，在實施形態所使用之圖式中，亦存在為容易觀察圖式而在剖面圖中亦省略陰影線之情況。又，為使圖式易於理解，即便是俯視圖，亦有標註陰影線之情形。
(實施形態1)
〈半導體裝置之製造工序〉
參照圖式說明本實施形態之半導體裝置之製造工序。圖1~圖3係顯示本實施形態之半導體裝置之製造工序之工序流程圖。圖4~圖59係本實施形態之半導體裝置之製造工序中之主要部分剖面圖。
另，在圖4、圖6、圖8、圖10、圖12、圖14、圖16、圖18、圖20、圖22、圖24、圖26、圖28、圖30、圖32、圖34、圖36、圖38、圖40、圖42、圖44、圖46、圖48、圖50、圖52、圖54、圖56及圖58中，顯示記憶體形成區域1A與金屬閘極電晶體形成區域1B之主要部分剖 面圖。又，在圖5、圖7、圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23、圖25、圖27、圖29、圖31、圖33、圖35、圖37、圖39、圖41、圖43、圖45、圖47、圖49、圖51、圖53、圖55、圖57及圖59中，顯示低耐壓MISFET形成區域1C與高耐壓MISFET形成區域1D之主要部分剖面圖。
首先，如圖4及圖5所示，預備(準備)包含具有例如1~10Ωcm左右之比電阻之p型之單晶矽等之半導體基板(半導體晶圓)SB(圖1之步驟S1)。
半導體基板SB具有形成非揮發性記憶體之記憶體胞之區域即記憶體形成區域1A、形成具有金屬閘極電極之MISFETQ1之區域即金屬閘極電晶體形成區域1B、形成低耐壓之MISFETQ2之區域即低耐壓MISFET形成區域1C、及形成高耐壓之MISFETQ3之區域即高耐壓MISFET形成區域1D。記憶體形成區域1A與金屬閘極電晶體形成區域1B與低耐壓MISFET形成區域1C與高耐壓MISFET形成區域1D，係與同一半導體基板SB之主表面之相互不同之區域對應。因此，圖4與圖5係顯示同一半導體基板SB之不同之區域者。又，為便於理解，雖係在圖4中將記憶體形成區域1A與金屬閘極電晶體形成區域1B相互鄰接而顯示，在圖5中將低耐壓MISFET形成區域1C與高耐壓MISFET形成區域1D相互鄰接而顯示，但該等可彼此相鄰亦可不相鄰。半導體基板SB之記憶體形成區域1A、金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D之實際之位置關係，可根據需要進行變更。另，將具有金屬閘極電極之MISFET稱為金屬閘極電晶體。因此，MISFETQ1為金屬閘極電晶體。
MISFETQ1、Q2、Q3係周邊電路用之MISFET。此處，周邊電路係非揮發性記憶體以外之電路，例如CPU等之處理器、控制電路、感測放大器、行解碼器、列解碼器、及輸入輸出電路等。又，以下將半 導體基板SB之主表面上形成周邊電路之區域稱為周邊電路形成區域。周邊電路形成區域包含金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D。
另，高耐壓之MISFETQ3之動作電壓高於低耐壓之MISFETQ2之動作電壓。換言之，高耐壓之MISFETQ3係以第1電源電壓動作之MISFET，而低耐壓之MISFETQ2係以低於該第1電源電壓之第2電源電壓動作之MISFET。如後述，高耐壓之MISFETQ3之閘極絕緣膜之厚度較低耐壓之MISFETQ2之閘極絕緣膜之厚度更厚。又，如後述，高耐壓之MISFETQ3之閘極電極之閘極長度較MISFETQ2之閘極電極之閘極長度更大，且較MISFETQ1之閘極電極之閘極長度亦更大。
又，高耐壓之MISFETQ3之動作電壓高於具有金屬閘極電極之MISFETQ1之動作電壓。換言之，高耐壓之MISFETQ3係以第1電源電壓動作之MISFET，而具有金屬閘極電極之MISFETQ1係以低於該第1電源電壓之第3電源電壓動作之MISFET。具有金屬閘極電極之MISFETQ1之動作電壓與低耐壓之MISFETQ2之動作電壓相同或相異。換言之，上述第2電源電壓與上述第3電源電壓相同或相異。
另，在本實施形態中，雖係針對各MISFET為n通道型之MISFET之情形進行說明，但亦可使導電型相反而形成p通道型之MISFET。又，亦可形成n通道型之MISFET與p通道型之MISFET兩者。
接著，於半導體基板SB之主表面上，形成規定(劃定)活性區域之元件分離區域(元件間分離絕緣區域)ST(圖1之步驟S2)。
元件分離區域ST包含氧化矽等之絕緣體，可藉由例如STI(Shallow Trench Isolation：淺渠溝隔離)法或LOCOS(Local Oxidization of Silicon：區域性矽氧化)法等形成。例如，可在於半導體基板SB之主表面上形成元件分離用之槽後，於該元件分離用之槽內埋入包含例如氧化矽之絕緣膜，藉此形成元件分離區域ST。更具 體而言，在於半導體基板SB之主表面上形成元件分離用之槽後，以填埋該元件分離用之槽之方式，於半導體基板SB上形成元件分離區域形成用之絕緣膜(例如氧化矽膜)。其後，藉由除去元件分離用之槽之外部之絕緣膜(元件分離區域形成用之絕緣膜)，可形成包含埋入於元件分離用之槽之絕緣膜之元件分離區域ST。
藉由元件分離區域ST規定半導體基板SB之活性區域。在金屬閘極電晶體形成區域1B中，於以元件分離區域ST規定之活性區域中，如後述般形成MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應電晶體)Q1。又，在低耐壓MISFET形成區域1C中，於以元件分離區域ST規定之活性區域中，如後述般形成MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應電晶體)Q2。又，在高耐壓MISFET形成區域1D中，於以元件分離區域ST規定之活性區域中，如後述般形成MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應電晶體)Q3。又，在記憶體形成區域1A中，於以元件分離區域ST規定之活性區域中，如後述般形成非揮發性記憶體(非揮發性記憶元件、快閃記憶體)之記憶體胞。
接著，如圖6及圖7所示，使用離子注入法等於半導體基板SB上形成p型井(p型半導體區域)PW1、PW2、PW3、PW4(圖1之步驟S3)。
p型井PW1形成於記憶體形成區域1A之半導體基板SB，p型井PW2形成於金屬閘極電晶體形成區域1B之半導體基板SB，p型井PW3形成於低耐壓MISFET形成區域1C之半導體基板SB，p型井PW4形成於高耐壓MISFET形成區域1D之半導體基板SB。p型井PW1、PW2、PW3、PW4係可藉由將例如硼(B)等之p型雜質離子注入於半導體基板SB等而形成。p型井PW1、PW2、PW3、PW4係分別自半導體基板SB之主表面到特定之深度而形成。
用以形成p型井PW1之離子注入、與用以形成p型井PW2之離子注入、與用以形成p型井PW3之離子注入、與用以形成p型井PW4之離子注入，雖若以相同之離子注入工序進行則可減少工序數，但亦可採用不同之離子注入工序進行。
接著，於半導體基板SB之主表面(p型井PW1、PW2、PW3、PW4之表面)上，形成閘極絕緣膜用之絕緣膜GI1、GI2。(圖1之步驟S4)。
絕緣膜GI1係形成於記憶體形成區域1A、金屬閘極電晶體形成區域1B及低耐壓MISFET形成區域1C之半導體基板SB之表面(即，p型井PW1、PW2、PW3之表面)。另一方面，絕緣膜GI2係形成於高耐壓MISFET形成區域1D之半導體基板SB之表面(即p型井PW4之表面)。
步驟S4之閘極絕緣膜用之絕緣膜GI1、GI2之形成工序，例如可如以下般進行。
首先，在藉由使用例如氟酸(HF)水溶液之濕式蝕刻等淨化(洗淨)半導體基板SB(p型井PW1、PW2、PW3、PW4)之表面後，於半導體基板SB之表面(亦包含p型井PW1、PW2、PW3、PW4之表面)上，形成包含氧化矽膜等之絕緣膜GI2。
絕緣膜GI2係形成於高耐壓MISFET形成區域1D之MISFET之閘極絕緣膜用之絕緣膜。絕緣膜GI2例如可藉由熱氧化法形成，亦可在熱氧化膜形成後於熱氧化膜上進而堆積CVD膜(以CVD法形成之氧化矽膜)而形成絕緣膜GI2。
其次，使用利用光微影法形成之光阻層(未圖示)作為蝕刻掩模蝕刻絕緣膜GI2，藉此除去記憶體形成區域1A、金屬閘極電晶體形成區域1B及低耐壓MISFET形成區域1C之絕緣膜GI2，而殘留高耐壓MISFET形成區域1D之絕緣膜GI2。
再次，藉由進行半導體基板SB之熱氧化處理，於半導體基板SB之主表面上形成氧化矽膜。藉此，於記憶體形成區域1A、金屬閘極 電晶體形成區域1B及低耐壓MISFET形成區域1C之半導體基板SB上(即，p型井PW1、PW2、PW3上)形成包含氧化矽膜(熱氧化膜)之絕緣膜GI1，且高耐壓MISFET形成區域1D之絕緣膜GI2變厚。即，高耐壓MISFET形成區域1D之絕緣膜GI2在絕緣膜GI1之形成時厚度增加。形成於高耐壓MISFET形成區域1D之絕緣膜GI2之厚度，成為較形成於記憶體形成區域1A、金屬閘極電晶體形成區域1B及低耐壓MISFET形成區域1C之絕緣膜GI1之厚度更厚之狀態。
如此般，進行步驟S4之閘極絕緣膜用之絕緣膜GI1、GI2形成工序，獲得圖6及圖7所示之構造。藉此，獲得於記憶體形成區域1A、金屬閘極電晶體形成區域1B及低耐壓MISFET形成區域1C之半導體基板SB之表面(即，p型井PW1、PW2、PW3之表面)上形成絕緣膜GI1，於高耐壓MISFET形成區域1D之半導體基板SB之表面(即，p型井PW4之表面)上形成絕緣膜GI2之狀態。此時，絕緣膜GI2之厚度較絕緣膜GI1之厚度更厚。若例舉此時之絕緣膜GI1、GI2之厚度之一例，則絕緣膜GI1之厚度可設為例如0.5~5nm左右，絕緣膜GI2之厚度可設為例如10~25nm左右。於元件分離區域ST上可形成絕緣膜GI1、GI2，亦可不形成絕緣膜GI1、GI2。
因高耐壓MISFET形成區域1D之絕緣膜GI2之厚度較低耐壓MISFET形成區域1C之絕緣膜GI1之厚度更厚，故形成於高耐壓MISFET形成區域1D之MISFETQ3之閘極絕緣膜之厚度，較形成於低耐壓MISFET形成區域1C之MISFETQ2之閘極絕緣膜之厚度更厚。因此，形成於高耐壓MISFET形成區域1D之MISFETQ3之耐壓，高於形成於低耐壓MISFET形成區域1C之MISFETQ2之耐壓。
又，因高耐壓MISFET形成區域1D之絕緣膜GI2之厚度較記憶體形成區域1A之絕緣膜GI1之厚度更厚，故形成於高耐壓MISFET形成區域1D之MISFETQ3之閘極絕緣膜之厚度，較形成於記憶體形成區域 1A之記憶體胞之控制電晶體之閘極絕緣膜之厚度更厚。因此，形成於高耐壓MISFET形成區域1D之MISFETQ3之耐壓，高於形成於記憶體形成區域1A之記憶體胞之控制電晶體之耐壓。
接著，如圖8及圖9所示，於半導體基板SB之主表面(主表面整面)上，即記憶體形成區域1A、金屬閘極電晶體形成區域1B及低耐壓MISFET形成區域1C之絕緣膜GI1上與高耐壓MISFET形成區域1D之絕緣膜GI2上，形成(堆積)矽膜PS1作為閘極電極形成用之導電膜(圖1之步驟S5)。
矽膜PS1為用以形成後述之控制閘極電極CG、虛設閘極電極DG、閘極電極GE1及閘極電極GE2之導電膜。即，矽膜PS1兼作用以形成後述之控制閘極電極CG之導電膜、用以形成後述之虛設閘極電極DG之導電膜、用以形成後述之閘極電極GE1之導電膜、及用以形成後述之閘極電極GE2之導電膜。因此，藉由矽膜PS1形成後述之控制閘極電極CG與後述之虛設閘極電極DG與後述之閘極電極GE1與後述之閘極電極GE2。
矽膜PS1包含多晶矽膜(Polysilicon film)，可使用CVD(Chemical Vapor Deposition；化學氣相沈積)法等形成。矽膜PS1之堆積膜厚可設為例如50~150nm左右。成膜時亦可將矽膜PS1作為非晶矽膜形成後，以其後之熱處理將非晶矽膜設為多晶矽膜。
又，矽膜PS1藉由於成膜時導入雜質或於成膜後離子注入雜質等，可設為低電阻之半導體膜(摻雜多晶矽膜)。記憶體形成區域1A之矽膜PS1，較好係採用導入有磷(P)或砷(As)等n型雜質之n型矽膜。
將矽膜PS1作為無摻雜(不摻雜)之矽膜成膜後，亦可以離子注入法導入雜質，但此情形時，亦可對記憶體形成區域1A之矽膜PS1選擇性地導入雜質(此處為n型雜質)。其可如以下般進行。即，在將矽膜PS1成膜後，使用光微影法於矽膜PS1上形成光阻圖案(未圖示)。該光 阻圖案在此處雖未圖示，但其係以露出記憶體形成區域1A，覆蓋金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D之方式形成。接著，使用該光阻圖案作為掩模，藉由離子注入法等於記憶體形成區域1A之矽膜PS1中導入n型雜質，藉此將記憶體形成區域1A之矽膜PS1設為n型矽膜(摻雜多晶矽膜)。即，於記憶體形成區域1A之矽膜PS1中導入n型雜質，使記憶體形成區域1A之矽膜PS1成為導入有n型雜質之n型矽膜。其後，除去該光阻圖案。在以離子注入法於記憶體形成區域1A之矽膜PS1中導入n型雜質時，由於金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D之矽膜PS1係由光阻圖案覆蓋，故不導入雜質。
因此，將矽膜PS1作為無摻雜之矽膜成膜後，以離子注入法對記憶體形成區域1A之矽膜PS1導入雜質之情形時，金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D之矽膜PS1仍為無摻雜之矽膜。然而，此情形時，由於在以後之工序中(例如後述之步驟S12之後且後述之步驟S13之前)以離子注入法對矽膜PS1導入雜質，故此後形成之閘極電極GE1及閘極電極GE2係由導入有雜質之矽膜形成。又，由於此後形成之虛設閘極電極DG不作為電晶體之閘極電極發揮功能，故可對虛設閘極電極DG導入雜質，亦可不導入雜質。因此，對金屬閘極電晶體形成區域1B之矽膜PS1，可導入雜質，亦可不導入雜質。
接著，於半導體基板SB之主表面(主表面整面)上即矽膜PS1上，形成(堆積)絕緣膜IL1(圖1之步驟S6)。
絕緣膜IL1係用以形成後述之覆蓋絕緣膜CP1、CP2、CP3、CP4之絕緣膜。絕緣膜IL1包含例如氮化矽膜等，可使用CVD法等形成。絕緣膜IL1之堆積膜厚可設為例如10~50nm左右。藉由進行步驟S5、 S6，成為形成矽膜PS1與矽膜PS1上之絕緣膜IL1之積層膜LF之狀態。此處，積層膜LF包含矽膜PS1與矽膜PS1上之絕緣膜IL1。
接著，如圖10及圖11所示，將積層膜LF即絕緣膜IL1及矽膜PS1藉由光微影技術及蝕刻技術進行圖案化，藉此於記憶體形成區域1A上形成具有控制閘極電極CG與控制閘極電極CG上之覆蓋絕緣膜CP1之積層體(積層構造體)LM1(圖1之步驟S7)。具體而言，步驟S7可如以下般進行。
即，首先，使用光微影法於絕緣膜IL1上形成光阻圖案。該光阻圖案形成於記憶體形成區域1A之控制閘極電極CG形成預定區域、與周邊電路形成區域整體。因此，該光阻圖案在記憶體形成區域中，係覆蓋控制閘極電極CG形成預定區域之矽膜PS1且露出控制閘極電極CG形成預定區域以外之矽膜PS1。另一方面，在金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D中，矽膜PS1整體係由該光阻圖案覆蓋。接著，使用該光阻圖案作為蝕刻掩模，蝕刻(較好係乾式蝕刻)記憶體形成區域1A之矽膜PS1與絕緣膜IL1之積層膜LF而進行圖案化，其後除去該光阻圖案。藉此，如圖10及圖11所示，形成包含經圖案化之矽膜PS1之控制閘極電極CG、與包含經圖案化之絕緣膜IL1之覆蓋絕緣膜CP1之積層體LM1。
又，作為其他態樣亦可如以下般形成積層體LM1。首先，在於絕緣膜IL1上形成與上述者相同之光阻圖案後，使用該光阻圖案作為蝕刻掩模蝕刻(較好係乾式蝕刻)絕緣膜IL1而進行圖案化，藉此於記憶體形成區域1A中形成包含經圖案化之絕緣膜IL1之覆蓋絕緣膜CP1。接著，在除去該光阻圖案後，使用包含覆蓋絕緣膜CP1之絕緣膜IL1作為蝕刻掩模(硬掩模)蝕刻矽膜PS1(較好係乾式蝕刻)而進行圖案化。藉此，形成包含經圖案化之矽膜PS1之控制閘極電極CG、與包含經圖案化之絕緣膜IL1之覆蓋絕緣膜CP1之積層體LM1。
積層體LM1包含控制閘極電極CG與控制閘極電極CG上之覆蓋絕緣膜CP1，介隔絕緣膜GI1形成於記憶體形成區域1A之半導體基板SB(p型井PW1)上。控制閘極電極CG與覆蓋絕緣膜CP1在俯視時具有大致相同之平面形狀，且俯視時重疊。
另，提到「俯視」或「平面觀察」時，係指以平行於半導體基板SB之主表面之平面觀察之情形。
又，用於在步驟S7中進行圖案化之光阻圖案，在記憶體形成區域1A中係選擇性地形成於控制閘極電極CG形成預定區域。因此，當進行步驟S7時，在記憶體形成區域1A中除去成為積層體LM1之部分以外之矽膜PS1及絕緣膜IL1。另一方面，該光阻圖案在周邊電路形成區域中係形成於周邊電路形成區域整體。因此，即使進行步驟S7，在包含金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D之周邊電路形成區域中，不除去矽膜PS1與矽膜PS1上之絕緣膜IL1之積層膜LF，因此不予以圖案化而依舊殘留。將殘留於周邊電路形成區域之積層膜LF標註符號LF1而稱為積層膜LF1。因此，積層膜LF1亦存在於金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D。
積層膜LF1之側面(側壁)EG較好係位於元件分離區域ST上。藉此，周邊電路形成區域之活性區域(以元件分離區域ST規定之活性區域)係由積層膜LF1覆蓋。藉此，可防止周邊電路形成區域之半導體基板SB之基板區域(Si基板區域)受到不需要之蝕刻。
在記憶體形成區域1A中，形成包含經圖案化之矽膜PS1之控制閘極電極CG，控制閘極電極CG係控制電晶體用之閘極電極。殘留於控制閘極電極CG之下方之絕緣膜GI1成為控制電晶體之閘極絕緣膜。因此，在記憶體形成區域1A中，包含矽膜PS1之控制閘極電極CG成為介隔作為閘極絕緣膜之絕緣膜GI1而形成於半導體基板SB(p型井PW1) 上之狀態。
在記憶體形成區域1A中，由積層體LM1覆蓋之部分以外之絕緣膜GI1即成為閘極絕緣膜之部分以外之絕緣膜GI1，可藉由在步驟S7之圖案化工序進行之乾式蝕刻，或在此乾式蝕刻後進行濕式蝕刻而除去。
如此般，於半導體基板SB上，介隔作為閘極絕緣膜之絕緣膜GI1，形成具有控制閘極電極CG與控制閘極電極CG上之覆蓋絕緣膜CP1之積層體LM1。
接著，進行洗淨處理，將半導體基板SB之主表面進行淨化處理後，如圖12及圖13所示，於半導體基板SB之主表面整面即半導體基板SB之主表面(表面)上與積層體LM1之表面(上表面及側面)上，形成記憶體電晶體之閘極絕緣膜用之絕緣膜MZ(圖1之步驟S8)。
在包含金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D之周邊電路形成區域中，因殘留有積層膜LF1，故於該積層膜LF1之表面(上表面及側面)上亦可形成絕緣膜MZ。因此，在步驟S8中，絕緣膜MZ係以覆蓋記憶體形成區域1A之積層體LM1與周邊電路形成區域之積層膜LF1之方式形成於半導體基板SB上。
絕緣膜MZ係記憶體電晶體之閘極絕緣膜用之絕緣膜，且係於內部具有電荷累積部之絕緣膜。該絕緣膜MZ包含氧化矽膜(氧化膜)MZ1、形成於氧化矽膜MZ1上之氮化矽膜(氮化膜)MZ2、及形成於氮化矽膜MZ2上之氧化矽膜(氧化膜)MZ3之積層膜。氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之積層膜亦可視為ONO(oxide-nitride-oxide：氧化物-氮化物-氧化物)膜。
另，為容易觀察圖式，在圖12及圖13中，將包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之絕緣膜MZ，簡單地圖示為絕緣膜 MZ。實際上，如圖12中虛線之圓所包圍之區域之放大圖所示，絕緣膜MZ包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3。
絕緣膜MZ中，氧化矽膜MZ1、MZ3可藉由例如氧化處理(熱氧化處理)或CVD法或此組合而形成。在此時之氧化處理中，亦可使用ISSG(In Situ Steam Generation：原位蒸汽產生)氧化。絕緣膜MZ中氮化矽膜MZ2可藉由例如CVD法形成。
又，在本實施形態中，作為具有陷阱準位之絕緣膜(電荷累積層)係形成氮化矽膜MZ2。在可靠性方面等，氮化矽膜較佳，但並非限定於氮化矽膜，亦可使用例如氧化鋁膜(氧化鋁)、氧化鉿膜或氧化鉭膜等具有較氮化矽膜更高之介電常數之高介電常數膜，作為電荷累積層或電荷累積部。又，亦可以矽納米點形成電荷累積層或電荷累積部。
為形成絕緣膜MZ，例如首先藉由熱氧化法(較好係ISSG氧化)形成氧化矽膜MZ1後，以CVD法於氧化矽膜MZ1上堆積氮化矽膜MZ2，進而以CVD法或熱氧化法或此兩者於氮化矽膜MZ2上形成氧化矽膜MZ3。藉此，可形成包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之積層膜之絕緣膜MZ。
氧化矽膜MZ1之厚度可設為例如2~10nm左右，氮化矽膜MZ2之厚度可設為例如5~15nm左右，氧化矽膜MZ3之厚度可設為例如2~10nm左右。最後之氧化膜即絕緣膜MZ中之最上層之氧化矽膜MZ3，藉由將例如氮化膜(絕緣膜MZ中之中間層之氮化矽膜MZ2)之上層部分氧化而形成，亦可形成高耐壓膜。
絕緣膜MZ作為以後形成之記憶體閘極電極MG之閘極絕緣膜發揮功能，且具有電荷保持(電荷累積)功能。因此，為使絕緣膜MZ作為具有記憶體電晶體之電荷保持功能之閘極絕緣膜發揮功能，至少具有3層之積層構造，且與作為電荷阻擋層發揮功能之外側之層(此處為氧化矽膜MZ1、MZ3)之電位障壁高度相比，作為電荷累積部發揮功能 之內側之層(此處為氮化矽膜MZ2)之電位障壁高度較低。此可藉由如本實施形態般將絕緣膜MZ設為具有氧化矽膜MZ1、氧化矽膜MZ1上之氮化矽膜MZ2、及氮化矽膜MZ2上之氧化矽膜MZ3之積層膜而達成。
其次，如圖14及圖15所示，於半導體基板SB之主表面(主表面整面)上即絕緣膜MZ上，以在記憶體形成區域1A上覆蓋積層體LM1，在周邊電路形成區域上覆蓋積層膜LF1之方式，形成(堆積)矽膜PS2作為記憶體閘極電極MG形成用之導電膜(圖1之步驟S9)。
矽膜PS2係記憶體電晶體之閘極電極用之導電膜，即用以形成後述之記憶體閘極電極MG之導電膜。矽膜PS2包含多晶矽膜，可使用CVD法等形成。矽膜PS2之堆積膜厚可設為例如30~150nm左右。成膜時亦可將矽膜PS2作為非晶矽膜形成後，以其後之熱處理將非晶矽膜設為多晶矽膜。
又，矽膜PS2係藉由在成膜時導入雜質或在成膜後離子注入雜質，導入雜質而設為低電阻之半導體膜(摻雜多晶矽膜)。矽膜PS2較好為導入有磷(P)或砷(As)等n型雜質之n型矽膜。在矽膜PS2之成膜時導入n型雜質之情形時，藉由使矽膜PS2之成膜用之氣體中包含摻雜氣體(n型雜質添加用之氣體)，可將導入有n型雜質之矽膜PS2成膜。記憶體形成區域1A之矽膜PS2較好係導入有n型雜質，但由於周邊電路形成區域之矽膜PS2於以後除去，故可導入n型雜質，亦可不導入n型雜質。
接著，藉由各向異性蝕刻技術，蝕刻(蝕刻、乾式蝕刻、各向異性蝕刻)矽膜PS2，藉此如圖16及圖17所示，形成記憶體閘極電極MG及矽隔片SP(圖1之步驟S10)。
在步驟S10之回蝕工序中，藉由以矽膜PS2之堆積膜厚之量對矽膜PS2進行各向異性蝕刻(回蝕)，於積層體LM1之兩側壁上(介隔絕緣 膜MZ)側壁隔片狀地殘留矽膜PS2，除去其他區域之矽膜PS2。藉此，如圖16及圖17所示，於記憶體形成區域1A中，藉由於積層體LM1之兩側壁中之一側壁上介隔絕緣膜MZ側壁隔片狀地殘留之矽膜PS2，形成記憶體閘極電極MG，又，藉由於另一側壁上介隔絕緣膜MZ側壁隔片狀地殘留之矽膜PS2，形成矽隔片SP。記憶體閘極電極MG係以介隔絕緣膜MZ與積層體LM1相鄰之方式形成於絕緣膜MZ上。因此，控制閘極電極CG與記憶體閘極電極MG係介隔絕緣膜MZ彼此相鄰。由於在記憶體閘極電極MG與控制閘極電極CG之間介存有絕緣膜MZ，故記憶體閘極電極MG與控制閘極電極CG不接觸。
矽隔片SP亦可視為包含導電體(此處為矽膜PS2)之側壁隔片，即導電體隔片。記憶體閘極電極MG與矽隔片SP形成於積層體LM1之互為相反側之側壁上，具有夾著積層體LM1大致對稱之構造。又，於殘留於周邊電路形成區域之積層膜LF1之側壁上，亦可介隔絕緣膜MZ形成矽隔片SP。
藉由進行步驟S10之矽膜PS2之回蝕工序，露出未被記憶體閘極電極MG與矽隔片SP覆蓋之區域之絕緣膜MZ。記憶體閘極電極MG與半導體基板SB(p型井PW1)之間及記憶體閘極電極MG與控制閘極電極CG之間介存有絕緣膜MZ。記憶體形成區域1A之記憶體閘極電極MG之下方之絕緣膜MZ成為記憶體電晶體之閘極絕緣膜。藉由調整在上述步驟S9中堆積之矽膜PS2之堆積膜厚，可調整記憶體閘極長度，即記憶體閘極電極MG之閘極長度。
接著，如圖18及圖19所示，除去矽隔片SP(圖2之步驟S11)。
步驟S11之矽隔片之除去工序可例如如以下般進行。即，使用光微影技術，於半導體基板SB上形成覆蓋記憶體閘極電極MG且露出矽隔片SP之光阻圖案(未圖示)後，藉由將該光阻圖案作為蝕刻掩模之乾式蝕刻，除去矽隔片SP，其後除去該光阻圖案。藉此，如圖18及圖19 所示，雖除去矽隔片SP，但記憶體閘極電極MG因由光阻圖案覆蓋，故未被蝕刻而殘留。
接著，如圖20及圖21所示，將絕緣膜MZ中未由記憶體閘極電極MG覆蓋而露出之部分藉由蝕刻(例如濕式蝕刻)除去(圖2之步驟S12)。此時，位於記憶體形成區域1A中記憶體閘極電極MG之下方與記憶體閘極電極MG及積層體LM1間之絕緣膜MZ，未被除去而殘留，其他區域之絕緣膜MZ被除去。根據圖20亦可知，在記憶體形成區域1A中，絕緣膜MZ遍及記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之區域、及記憶體閘極電極MG與積層體LM1之間之區域之兩區域連續地延伸。
另，如圖20中虛線之圓所包圍之區域之放大圖所示，絕緣膜MZ包含氧化矽膜MZ1與MZ1上之氮化矽膜MZ2與MZ2上之氧化矽膜MZ3之積層膜。
其次，對周邊電路形成區域之矽膜PS1中n通道型MISFET形成預定區域之矽膜PS1，使用離子注入法導入n型雜質，藉此將n通道型MISFET形成預定區域之矽膜PS1設為n型之矽膜(摻雜多晶矽膜)。在此時之離子注入時，記憶體形成區域1A、與周邊電路形成區域之矽膜PS1中之p通道型MISFET形成預定區域之矽膜PS1預先由光阻層覆蓋。又，對周邊電路形成區域之矽膜PS1中p通道型MISFET形成預定區域之矽膜PS1，使用離子注入法導入p型雜質，藉此將p通道型MISFET形成預定區域之矽膜PS1設為p型之矽膜(摻雜多晶矽膜)。在此時之離子注入時，記憶體形成區域1A、與周邊電路形成區域之矽膜PS1中之n通道型MISFET形成預定區域之矽膜PS1預先由光阻層覆蓋。藉此，低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D之矽膜PS1，在形成n通道型MISFET之情形時成為n型之矽膜(摻雜多晶矽膜)，在形成p通道型MISFET之情形時成為p型之矽膜(摻雜多晶 矽膜)。另一方面，由於應形成於金屬閘極電晶體形成區域1B之虛設閘極電極DG於以後予以除去，故對金屬閘極電晶體形成區域1B之矽膜PS1，可導入雜質，亦可不導入雜質。
在步驟S12(絕緣膜MZ之除去工序)之後，且步驟S13(積層膜LF1之圖案化工序)之前，如上述般對矽膜PS1進行離子注入而導入雜質之情形時，直到進行該離子注入之前，對矽膜PS1可不導入雜質，即矽膜PS1可為無摻雜(不摻雜)之矽膜。
接著，使用光微影技術及蝕刻技術將積層膜LF1進行圖案化。藉此，如圖22及圖23所示，形成具有虛設閘極電極DG與虛設閘極電極DG上之覆蓋絕緣膜CP2之積層體LM2、具有閘極電極GE1與閘極電極GE1上之覆蓋絕緣膜CP3之積層體LM3、及具有閘極電極GE2與閘極電極GE2上之覆蓋絕緣膜CP4之積層體LM4(圖2之步驟S13)。
步驟S13之圖案化工序可例如如以下般進行。即，首先，於半導體基板SB之主表面上使用光微影法形成光阻圖案(未圖示)。該光微影圖案係形成於記憶體形成區域1A整體、金屬閘極電晶體形成區域1B之虛設閘極電極DG形成預定區域、低耐壓MISFET形成區域1C之閘極電極GE1形成預定區域、及高耐壓MISFET形成區域1D之閘極電極GE2形成預定區域。因此，記憶體閘極電極MG及積層體LM1由該光阻圖案覆蓋。接著，使用該光阻圖案作為蝕刻掩模，蝕刻(較好係乾式蝕刻)矽膜PS1與絕緣膜IL1之積層膜LF1而進行圖案化，其後除去該光阻圖案。藉此，包含經圖案化之積層膜LF1之積層體LM2形成於金屬閘極電晶體形成區域1B，包含經圖案化之積層膜LF1之積層體LM3形成於低耐壓MISFET形成區域1C，包含經圖案化之積層膜LF1之積層體LM4形成於高耐壓MISFET形成區域1D。
積層體(積層構造體)LM2包含虛設閘極電極DG與虛設閘極電極DG上之覆蓋絕緣膜CP2，介隔絕緣膜GI1形成於金屬閘極電晶體形成 區域1B之半導體基板SB(p型井PW2)上。虛設閘極電極DG包含經圖案化之矽膜PS1，覆蓋絕緣膜CP2包含經圖案化之絕緣膜IL1。虛設閘極電極DG與覆蓋絕緣膜CP2在俯視時具有大致相同之平面形狀，且俯視時重疊。即，在金屬閘極電晶體形成區域1B中，成為虛設閘極電極DG介隔絕緣膜GI1形成於半導體基板SB(p型井PW2)上，且於該虛設閘極電極DG上形成覆蓋絕緣膜CP2之狀態。
另，虛設閘極電極DG為虛設之閘極電極(虛擬之閘極電極)，並非作為電晶體之閘極電極發揮功能者，以後被除去。又，虛設閘極電極DG由於以後被除去且置換成後述之閘極電極GE3，故亦可視為取代閘極電極(Replacement Gate Electrode)或置換用閘極電極。
積層體(積層構造體)LM3包含閘極電極GE1與閘極電極GE1上之覆蓋絕緣膜CP3，介隔絕緣膜GI1形成於低耐壓MISFET形成區域1C之半導體基板SB(p型井PW3)上。閘極電極GE1包含經圖案化之矽膜PS1，覆蓋絕緣膜CP3包含經圖案化之絕緣膜IL1。閘極電極GE1與覆蓋絕緣膜CP3在俯視時具有大致相同之平面形狀，且俯視時重疊。即，在低耐壓MISFET形成區域1C中，成為閘極電極GE1介隔絕緣膜GI1形成於半導體基板SB(p型井PW3)上，且於該閘極電極GE1上形成覆蓋絕緣膜CP3之狀態。
積層體(積層構造體)LM4包含閘極電極GE2與閘極電極GE2上之覆蓋絕緣膜CP4，介隔絕緣膜GI2形成於高耐壓MISFET形成區域1D之半導體基板SB(p型井PW4)上。閘極電極GE2包含經圖案化之矽膜PS1，覆蓋絕緣膜CP4包含經圖案化之絕緣膜IL1。閘極電極GE2與覆蓋絕緣膜CP4在俯視時具有大致相同之平面形狀，且俯視時重疊。即，在高耐壓MISFET形成區域1D中，成為閘極電極GE2介隔絕緣膜GI2形成於半導體基板SB(p型井PW4)上，且於該閘極電極GE2上形成覆蓋絕緣膜CP4之狀態。
在步驟S13之圖案化工序中所使用之上述光阻圖案，由於在記憶體形成區域1A中係形成於記憶體形成區域1A整體，故即使進行步驟S13之圖案化工序，記憶體形成區域1A之積層體LM1及記憶體閘極電極MG仍未被除去而依舊殘留。
在金屬閘極電晶體形成區域1B、低耐壓MISFET形成區域1C及高耐壓MISFET形成區域1D中，由積層體LM2、LM3、LM4覆蓋之部分以外之絕緣膜GI1、GI2可藉由在步驟S13之圖案化工序中進行之乾式蝕刻、或在該乾式蝕刻後進行濕式蝕刻予以除去。即，可除去金屬閘極電晶體形成區域1B及低耐壓MISFET形成區域1C中由積層體LM2、LM3覆蓋之部分以外之絕緣膜GI1、與高耐壓MISFET形成區域1D中由積層體LM4覆蓋之部分以外之絕緣膜GI2。
閘極電極GE2之閘極長度較控制閘極電極CG之閘極長度、虛設閘極電極DG之閘極長度、及閘極電極GE1之閘極長度更大。即，閘極電極GE2之閘極長邊方向之尺寸L4大於控制閘極電極CG之閘極長邊方向之尺寸L1(L4>L1)。又，閘極電極GE2之閘極長邊方向之尺寸L4大於虛設閘極電極DG之閘極長邊方向之尺寸L2(L4>L2)。又，閘極電極GE2之閘極長邊方向之尺寸L4大於閘極電極GE1之閘極長邊方向之尺寸L3(L4>L3)。於圖22及圖23中顯示尺寸L1、L2、L3、L4。
又，閘極電極GE2之面積大於控制閘極電極CG之面積。又，閘極電極GE2之面積大於虛設閘極電極DG之面積。又，閘極電極GE2之面積大於閘極電極GE1之面積。另，此處所謂之面積係俯視時之面積。
即，閘極電極GE2係較控制閘極電極CG、虛設閘極電極DG及閘極電極GE1更大之圖案。
此處，所謂控制閘極電極CG之閘極長邊方向之尺寸L1對應於在控制閘極電極CG之閘極長邊方向上觀察時之該控制閘極電極CG之尺 寸(長度)。又，所謂閘極電極GE1之閘極長邊方向之尺寸L3對應於在閘極電極GE1之閘極長邊方向上觀察時之該閘極電極GE1之尺寸(長度)。又，所謂閘極電極GE2之閘極長邊方向之尺寸L4對應於在閘極電極GE2之閘極長邊方向上觀察時之該閘極電極GE2之尺寸(長度)。又，所謂虛設閘極電極DG之閘極長邊方向之尺寸L2對應於在以後置換虛設閘極電極DG之閘極電極GE3之閘極長邊方向上觀察時之虛設閘極電極DG之尺寸(長度)。即，虛設閘極電極DG並非作為電晶體之閘極電極發揮功能者，而是於以後除去者，在沿著於以後埋入於除去虛設閘極電極DG之區域(與後述之槽TR對應)之後述之閘極電極GE3之閘極長邊方向之方向上觀察時之虛設閘極電極DG之尺寸，對應於虛設閘極電極DG之閘極長邊方向之尺寸L2。
又，由於閘極電極GE2之閘極長邊方向之尺寸L4大於虛設閘極電極DG之閘極長邊方向之尺寸L2(L4>L2)，故閘極電極GE2之閘極長邊方向之尺寸L4大於以後形成之後述之閘極電極GE3之閘極長邊方向之尺寸。即，閘極電極GE2之閘極長度大於以後形成之後述之閘極電極GE3之閘極長度。
接著，如圖24及圖25所示，使用離子注入法等形成n-型半導體區域(雜質擴散層)EX1、EX2、EX3、EX4、EX5(圖2之步驟S14)。
在步驟S14中，使用記憶體閘極電極MG及積層體LM1、LM2、LM3、LM4作為掩模(阻止離子注入之掩模)，將例如砷(As)或磷(P)等n型之雜質以離子注入法導入於半導體基板SB(p型井PW1、PW2、PW3、PW4)，藉此可形成n-型半導體區域EX1、EX2、EX3、EX4、EX5。此時，n-型半導體區域EX1在記憶體形成區域1A中，藉由使記憶體閘極電極MG作為掩模(防止離子注入之掩模)發揮功能，自對準地形成於記憶體閘極電極MG之側壁(與介隔絕緣膜MZ鄰接於控制閘極電極CG之側為相反側之側壁)。又，n-型半導體區域EX2在記憶體 形成區域1A中，藉由使積層體LM1作為掩模(防止離子注入之掩模)發揮功能，自對準地形成於控制閘極電極CG之側壁(與介隔絕緣膜MZ鄰接於記憶體閘極電極MG之側為相反側之側壁)。又，n-型半導體區域EX3在金屬閘極電晶體形成區域1B中，藉由使積層體LM2作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於虛設閘極電極DG之兩側壁。又，n-型半導體區域EX4在低耐壓MISFET形成區域1C中，藉由使積層體LM3作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於閘極電極GE1之兩側壁。又，n-型半導體區域EX5在高耐壓MISFET形成區域1D中，藉由使積層體LM4作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於閘極電極GE2之兩側壁。
n-型半導體區域EX1及n-型半導體區域EX2可作為形成於記憶體形成區域1A之記憶體胞之源極/汲極區域(源極或汲極區域)之一部分發揮功能。n-型半導體區域EX3可作為形成於金屬閘極電晶體形成區域1B之MISFET之源極/汲極區域(源極或汲極區域)之一部分發揮功能。n-型半導體區域EX4可作為形成於低耐壓MISFET形成區域1C之MISFET之源極/汲極區域(源極或汲極區域)之一部分發揮功能。n-型半導體區域EX5可作為形成於高耐壓MISFET形成區域1D之MISFET之源極/汲極區域(源極或汲極區域)之一部分發揮功能。
n-型半導體區域EX1與n-型半導體區域EX2與n-型半導體區域EX3與n-型半導體區域EX4與n-型半導體區域EX5，可以相同之離子注入工序形成，亦可以不同之離子注入工序形成。
接著，如圖26及圖27所示，於積層體LM1及記憶體閘極電極MG之側壁(與介隔絕緣膜MZ彼此相鄰之側為相反側之側壁)上、積層體LM2之側壁上、積層體LM3之側壁上、及積層體LM4之側壁上，形成包含絕緣膜之側壁隔片(側壁、側壁絕緣膜)SW(圖2之步驟S15)。側壁隔片SW可視為側壁絕緣膜。
步驟S15之側壁隔片SW形成工序，可例如如以下方式進行。即，首先，於半導體基板SB之主表面整面上形成(堆積)側壁隔片SW形成用之絕緣膜。該絕緣膜(即側壁隔片SW形成用之絕緣膜)例如包含氧化矽膜或氮化矽膜或其等之積層膜等，可使用CVD法等形成。該絕緣膜係以覆蓋記憶體閘極電極MG、積層體LM1、積層體LM2、積層體LM3及積層體LM4之方式形成於半導體基板SB上。接著，藉由各向異性蝕刻技術將該絕緣膜進行回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)。藉此，於積層體LM1及記憶體閘極電極MG之側壁(與介隔絕緣膜MZ彼此相鄰之側為相反側之側壁)上、積層體LM2之側壁上、積層體LM3之側壁上、積層體LM4之側壁上，選擇性地殘留該絕緣膜(即側壁隔片SW形成用之絕緣膜)，形成側壁隔片SW。側壁隔片SW形成於積層體LM2之兩側壁上、積層體LM3之兩側壁上、積層體LM4之兩側壁上、積層體LM1之側壁中與介隔絕緣膜MZ鄰接於記憶體閘極電極MG之側為相反側之側壁上、及記憶體閘極電極MG之側壁中與介隔絕緣膜MZ鄰接於積層體LM1之側為相反側之側壁上。
於記憶體閘極電極MG之側壁中與介隔絕緣膜MZ鄰接於積層體LM1之側為相反側之側壁上，形成側壁隔片SW。然而，於記憶體閘極電極MG上，即記憶體閘極電極MG之上部，可能有形成側壁隔片SW與不形成側壁隔片SW之情形。於圖26中顯示於記憶體閘極電極MG之上部亦形成有側壁隔片SW之情形。
是否於記憶體閘極電極MG之上部形成側壁隔片SW，可根據積層體LM1之高度與記憶體閘極電極MG之相對關係、及回蝕側壁隔片SW形成用之絕緣膜時之回蝕量進行控制。
記憶體閘極電極MG之高度與積層體LM1之高度大致相同之情形時，在回蝕側壁隔片SW形成用之絕緣膜時，於記憶體閘極電極MG之側壁上殘留該絕緣膜形成側壁隔片SW，而於記憶體閘極電極MG之上 表面上不殘留側壁隔片SW形成用之絕緣膜。因此，於記憶體閘極電極MG之上部未形成側壁隔片SW。此情形時，係在後述之步驟S19中於記憶體閘極電極MG之上部形成後述之金屬矽化物層SL。
另一方面，記憶體閘極電極MG之高度低於積層體LM1之高度之情形時，於鄰接於記憶體閘極電極MG之側之積層體LM1之側壁上，存在位置高於記憶體閘極電極MG之部分。因此，在回蝕側壁隔片SW形成用之絕緣膜時，係與鄰接於記憶體閘極電極MG之側之積層體LM1之側壁中位置高於記憶體閘極電極MG之部分鄰接而殘留該絕緣膜形成側壁隔片SW，該側壁隔片SW成為位於記憶體閘極電極MG之上方者。即，位於記憶體閘極電極MG上之側壁隔片SW與位於較記憶體閘極電極MG更高之位置之積層體LM1之側壁鄰接。位於記憶體閘極電極MG上之側壁隔片SW可與鄰接於記憶體閘極電極MG之側壁(與鄰接於控制閘極電極CG之側之側壁為相反側之側壁)之側壁隔片SW一體地連結。若於記憶體閘極電極MG之上部亦形成側壁隔片SW，則記憶體閘極電極MG之上表面與側面(與鄰接於控制閘極電極CG之側為相反側之側面)，成為由側壁隔片SW覆蓋而不露出之狀態，於圖26中顯示此情形。於記憶體閘極電極MG之上部亦形成側壁隔片SW之情形時，可防止在後述之步驟S19中於記憶體閘極電極MG之上部形成後述之金屬矽化物層SL。另，使記憶體閘極電極MG之高度低於積層體LM1之高度，可藉由在上述步驟S10中回蝕矽膜PS2而形成記憶體閘極電極MG時，調整該回蝕量而實現。
接著，如圖28及圖29所示，使用離子注入法等形成n+型半導體區域(雜質擴散層)SD1、SD2、SD3、SD4、SD5(圖2之步驟S16)。
在步驟S16中，使用記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW作為掩模(阻止離子注入之掩模)，以離子注入法將例如砷(As)或磷(P)等n型雜質導入至半導體基板SB(p型井 PW1~PW4)，藉此可形成n+型半導體區域SD1~SD5。此時，n+型半導體區域SD1在記憶體形成區域1A中，藉由使記憶體閘極電極MG與記憶體閘極電極MG上之側壁隔片SW與記憶體閘極電極MG之側壁上之側壁隔片SW作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於記憶體閘極電極MG之側壁上之側壁隔片SW。又，n+型半導體區域SD2在記憶體形成區域1A中，藉由使積層體LM1與其側壁上之側壁隔片SW作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於積層體LM1之側壁上之側壁隔片SW。又，n+型半導體區域SD3在金屬閘極電晶體形成區域1B中，藉由使積層體LM2與其側壁上之側壁隔片SW作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於積層體LM2之兩側壁上之側壁隔片SW。又，n+型半導體區域SD4在低耐壓MISFET形成區域1C中，藉由使積層體LM3與其側壁上之側壁隔片SW作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於積層體LM3之兩側壁上之側壁隔片SW。又，n+型半導體區域SD5在高耐壓MISFET形成區域1D中，藉由使積層體LM4與其側壁上之側壁隔片SW作為掩模(阻止離子注入之掩模)發揮功能，自對準地形成於積層體LM4之兩側壁上之側壁隔片SW。藉此，形成LDD(Lightly doped Drain：輕微摻雜的汲極)構造。
n+型半導體區域SD1與n+型半導體區域SD2與n+型半導體區域SD3與n+型半導體區域SD4與n+型半導體區域SD5可以相同之離子注入工序形成，亦可以不同之離子注入工序形成。亦可將n+型半導體區域SD1、SD2、SD3、SD4、SD5中之任意之組合以相同之離子注入形成。
如此般，藉由n-型半導體區域EX1與雜質濃度較其更高之n+型半導體區域SD1，形成作為記憶體電晶體之源極區域發揮功能之n型之半導體區域，藉由n-型半導體區域EX2與雜質濃度較其更高之n+型半 導體區域SD2，形成作為控制電晶體之汲極區域發揮功能之n型之半導體區域。n+型半導體區域SD1較n-型半導體區域EX1雜質濃度更高且接合深度更深，n+型半導體區域SD2較n-型半導體區域EX2雜質濃度更高且接合深度更深。又，藉由n-型半導體區域EX3與雜質濃度較其更高之n+型半導體區域SD3，形成作為金屬閘極電晶體形成區域1B之MISFETQ1之源極/汲極區域發揮功能之n型之半導體區域。n+型半導體區域SD3較n-型半導體區域EX3雜質濃度更高且接合深度更深。又，藉由n-型半導體區域EX4與雜質濃度較其更高之n+型半導體區域SD4，形成作為低耐壓MISFET形成區域1C之MISFETQ2之源極/汲極區域發揮功能之n型之半導體區域。n+型半導體區域SD4較n-型半導體區域EX4雜質濃度更高且接合深度更深。又，藉由n-型半導體區域EX5與雜質濃度較其更高之n+型半導體區域SD5，形成作為高耐壓MISFET形成區域1D之MISFETQ3之源極/汲極區域發揮功能之n型之半導體區域。n+型半導體區域SD5較n-型半導體區域EX5雜質濃度更高且接合深度更深。
接著，進行用以將導入於源極及汲極用之半導體區域(n-型半導體區域EX1、EX2、EX3、EX4、EX5及n+型半導體區域SD1、SD2、SD3、SD4、SD5)等之雜質活性化之熱處理即活性化退火(圖2之步驟S17)。
如此般，於記憶體形成區域1A中形成非揮發性記憶體之記憶體胞。又，於低耐壓MISFET形成區域1C中形成MISFETQ2，其具有閘極電極GE1作為閘極電極，具有絕緣膜GI1作為閘極絕緣膜，具有n-型半導體區域EX4及n+型半導體區域SD4作為源極/汲極區域。又，於高耐壓MISFET形成區域1D中形成MISFETQ3，其具有閘極電極GE2作為閘極電極，具有絕緣膜GI2作為閘極絕緣膜，具有n-型半導體區域EX5及n+型半導體區域SD5作為源極/汲極區域。
另一方面，在金屬閘極電晶體形成區域1B中，形成有n-型半導體區域EX3及n+型半導體區域SD3作為MISFETQ1用之源極/汲極區域，但虛設閘極電極DG並非作為MISFET之閘極電極發揮功能者，而係於以後除去者。因此，在此階段，還未形成作為金屬閘極電晶體形成區域1B之MISFETQ1之閘極電極使用之閘極電極(後述之閘極電極GE3)。
接著，於高耐壓MISFET形成區域1D之積層體LM4上部分地形成絕緣膜DB(圖2之步驟S18)。
步驟S18之形成絕緣膜DB之工序具有形成絕緣膜IL2之工序、及蝕刻絕緣膜IL2而圖案化之工序。具體而言，步驟S18之形成絕緣膜DB之工序可如以下般進行(圖28~圖31)。
即，如圖28及圖29所示，於半導體基板SB之主表面上(主表面整面上)，以覆蓋記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW之方式形成(堆積)絕緣膜IL2。絕緣膜IL2包含氮化矽膜等，可使用CVD法等形成。接著，於絕緣膜IL2上使用光微影法形成光阻圖案PR1作為光阻圖案。光阻圖案PR1形成於高耐壓MISFET形成區域1D之絕緣膜DB形成預定區域。接著，使用光阻圖案PR1作為蝕刻掩模，蝕刻絕緣膜IL2而進行圖案化，藉此於積層體LM4上形成包含經圖案化之絕緣膜IL2之絕緣膜DB。其後，除去光阻圖案PR1。於圖30及圖31中顯示此階段。如此般，進行步驟S18之形成絕緣膜DB之工序。
絕緣膜DB係用以防止在以後進行之研磨工序中於閘極電極GE2產生凹陷之圖案。絕緣膜DB包含經圖案化之絕緣膜IL2，部分地形成於積層體LM4上。即，絕緣膜DB並非形成於積層體LM4之上表面整體，而部分地形成於積層體LM4之上表面上。即，絕緣膜DB並非形成於積層體LM4之上表面整體，而係形成於積層體LM4之上表面之一 部分上。另，絕緣膜DB部分地形成於積層體LM4上，與絕緣膜DB局部地形成於積層體LM4上同義。
因此，積層體LM4之上表面具有形成有絕緣膜DB與未形成絕緣膜DB之部分。即，積層體LM4之上表面具有被絕緣膜DB覆蓋之部分與未被絕緣膜DB覆蓋之部分。即，俯視時，積層體LM4具有與絕緣膜DB重疊之部分及不重疊之部分。積層體LM4包含閘極電極GE2與閘極電極GE2上之覆蓋絕緣膜CP4。因此，在俯視時，閘極電極GE2具有與絕緣膜DB重疊之部分及不重疊之部分。
又，絕緣膜DB較好係不形成於記憶體閘極電極MG上、積層體LM1上、積層體LM2上及積層體LM3上。即，使絕緣膜DB形成於積層體LM4之上表面之一部分上，且不形成於記憶體閘極電極MG及積層體LM1、LM2、LM3上。因此，必須使上述光阻圖案PR1形成於積層體LM4上，而不形成於記憶體閘極電極MG及積層體LM1、LM2、LM3上。
又，在使用光阻圖案PR1作為蝕刻掩模蝕刻絕緣膜IL2時，較好係進行各向同性之蝕刻。藉此，可防止在光阻圖案PR1之下部以外殘留不需要之絕緣膜IL2。例如，可防止在記憶體閘極電極MG及積層體LM1、LM2、LM3、LM4之側壁上側壁隔片狀地殘留絕緣膜IL2。
因此，藉由預先將光阻圖案PR1之尺寸設定為較形成於積層體LM4上之預定之絕緣膜DB之尺寸更大之尺寸，並使用該光阻圖案PR1作為蝕刻掩模將絕緣膜IL2進行各向同性蝕刻，而形成絕緣膜DB。藉此，絕緣膜IL2之平面尺寸因於蝕刻中亦產生側面蝕刻，故而小於光阻圖案PR1之平面尺寸。例如，在閘極電極GE2之閘極長邊方向觀察時，絕緣膜DB之尺寸小於光阻圖案PR1之尺寸。且，在光阻圖案PR1之下部以外即未由光阻圖案PR1覆蓋之區域中，藉由使絕緣膜IL2受到各向同性蝕刻，可以不殘留無用之殘留物之方式除去絕緣膜IL2。 蝕刻絕緣膜IL2之工序可使用濕式蝕刻、或乾式蝕刻、或兩者之組合。因此，蝕刻絕緣膜IL2之工序亦可有於進行各向異性之乾式蝕刻後，進行各向同性之乾式蝕刻或濕式蝕刻之情形。
接著，形成金屬矽化物層SL(圖2之步驟S19)。金屬矽化物層SL可如以下般形成。
首先，如圖32及圖33所示，在包含n+型半導體區域SD1、SD2、SD3、SD4、SD5之上表面(表面)上之半導體基板SB之主表面整面上，以覆蓋記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW之方式形成(堆積)金屬膜MM。金屬膜MM可採用單體之金屬膜(純金屬膜)或合金膜，較好係包含鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜。金屬膜MM可使用濺鍍法等形成。
接著，藉由對半導體基板SB實施熱處理，使n+型半導體區域SD1、SD2、SD3、SD4、SD5之各上層部分(表層部分)與金屬膜MM反應。藉此，如圖34及圖35所示，於n+型半導體區域SD1、SD2、SD3、SD4、SD5之各上部(上表面、表面、上層部)分別形成金屬矽化物層SL。金屬矽化物層SL可採用例如矽化鈷層(金屬膜MM為鈷膜之情形)、矽化鎳層(金屬膜MM為鎳膜之情形)、或鉑添加矽化鎳層(金屬膜MM為鎳鉑合金膜之情形)。另，所謂鉑添加矽化鎳層係添加有鉑之矽化鎳層，即含有鉑之矽化鎳層，亦可稱為矽化鎳鉑層。其後，將未反應之金屬膜MM藉由濕式蝕刻等除去。於圖34及圖35中顯示該階段之剖面圖。又，亦可在除去未反應之金屬膜MM後，進而進行熱處理。
如此般，藉由進行所謂自對準矽化物(Salicide：Self Aligned Silicide)工序，於n+型半導體區域SD1、SD2、SD3、SD4、SD5之上部形成金屬矽化物層SL，藉此，可使源極、汲極之電阻低電阻化。藉由使用自對準矽化物工序，可於n+型半導體區域SD1、SD2、 SD3、SD4、SD5上分別自對準地形成金屬矽化物層SL。
由於在控制閘極電極CG上形成有覆蓋絕緣膜CP1，故即使形成金屬膜MM，金屬膜MM亦不與控制閘極電極CG接觸，即便進行熱處理，於控制閘極電極CG上亦不形成相當於金屬矽化物層SL者。又，由於在虛設閘極電極DG上形成有覆蓋絕緣膜CP2，故即使形成金屬膜MM，金屬膜MM亦不與虛設閘極電極DG接觸，即便進行熱處理，於虛設閘極電極DG上亦不形成相當於金屬矽化物層SL者。又，由於在閘極電極GE1上形成有覆蓋絕緣膜CP3，故即使形成金屬膜MM，金屬膜MM亦不與閘極電極GE1接觸，即便進行熱處理，於閘極電極GE1上，亦不形成相當於金屬矽化物層SL者。又，由於在閘極電極GE2上形成有覆蓋絕緣膜CP4，故即使形成金屬膜MM，金屬膜MM亦不與閘極電極GE2接觸，即便進行熱處理，於閘極電極GE2上，亦不形成相當於金屬矽化物層SL者。
又，不僅於記憶體閘極電極MG之側壁上且於記憶體閘極電極MG之上部亦形成有側壁隔片SW之情形時，即使形成金屬膜MM，金屬膜MM亦不與記憶體閘極電極MG接觸，即便進行熱處理，於記憶體閘極電極MG上亦不形成相當於金屬矽化物層SL者。
另一方面，於記憶體閘極電極MG之側壁上形成有側壁隔片SW，而於記憶體閘極電極MG之上部未形成側壁隔片SW之情形時，由於若形成金屬膜MM，則金屬膜MM與記憶體閘極電極MG之上部接觸，故若進行熱處理，則於記憶體閘極電極MG之上部形成金屬矽化物層SL。
接著，如圖36及圖37所示，於半導體基板SB之主表面上(主表面整面上)，以覆蓋記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW之方式，形成(堆積)絕緣膜IL3作為層間絕緣膜(圖2之步驟S20)。
在以步驟S20將絕緣膜IL3成膜之階段中，亦有於絕緣膜IL3之上表面上形成反映記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW等之凹凸或階差之情形。
於圖36及圖37中，顯示將絕緣膜IL3設為絕緣膜IL4與絕緣膜IL4上之絕緣膜IL5之積層膜之情形。此情形時，在步驟S20中，於半導體基板SB之主表面上(主表面整面上)，以覆蓋記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW之方式，形成絕緣膜IL4後，於該絕緣膜IL4上形成絕緣膜IL5。絕緣膜IL4較好係包含氮化矽膜，絕緣膜IL5較好係包含氧化矽膜。絕緣膜IL4之形成膜厚(堆積膜厚)小於絕緣膜IL5之形成膜厚(堆積膜厚)。絕緣膜IL4可使用例如CVD法等形成，又，絕緣膜IL5可使用例如CVD法等形成。
又，絕緣膜IL3可採用積層有複數層絕緣膜之積層膜(積層絕緣膜)，亦可採用包含一層絕緣膜之單體膜。對絕緣膜IL3採用單體膜之情形時，例如可將絕緣膜IL3設為氧化矽膜之單體膜。
接著，將絕緣膜IL3之上表面利用CMP(Chemical Mechanical Polishing；化學機械研磨)法等進行研磨(圖3之步驟S21)。藉由步驟S21之研磨工序，如圖38及圖39所示，使虛設閘極電極DG之上表面露出。即，在步驟S21之研磨工序中，研磨絕緣膜IL3直到露出虛設閘極電極DG之上表面。
另，在以步驟S20將絕緣膜IL3成膜之階段中，亦有於絕緣膜IL3之上表面上形成反映記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW等之凹凸或階差之情形，在步驟S21之研磨步驟之後，將絕緣膜IL3之上表面平坦化。
在步驟S21中研磨絕緣膜IL3係為了使虛設閘極電極DG露出。藉由使虛設閘極電極DG露出，可於以後選擇性地除去虛設閘極電極DG而置換成後述之閘極電極GE。
然而，當為了使虛設閘極電極DG露出而研磨絕緣膜IL3時，亦會露出控制閘極電極CG與閘極電極GE1與閘極電極GE2。又，亦有進而亦露出記憶體閘極電極MG之情形。
即，虛設閘極電極DG與控制閘極電極CG與閘極電極GE1與閘極電極GE2，係藉由將同層之導電膜(此處為矽膜PS2)圖案化而形成。因此，虛設閘極電極DG之高度與控制閘極電極CG之高度與閘極電極GE1之高度與閘極電極GE2之高度大致相同。因此，當在步驟S21之研磨工序中研磨絕緣膜IL3直到露出虛設閘極電極DG之上表面時，亦露出控制閘極電極CG之上表面與閘極電極GE1之上表面與閘極電極GE2之上表面。
以於控制閘極電極CG上形成覆蓋絕緣膜CP1，於虛設閘極電極DG上形成覆蓋絕緣膜CP2，於閘極電極GE1上形成覆蓋絕緣膜CP3，及於閘極電極GE2上形成覆蓋絕緣膜CP4之狀態，在步驟S20中形成絕緣膜IL3後，進行步驟S21之研磨工序。因此，在步驟S21之研磨工序中，首先，進行絕緣膜IL3之研磨直到露出覆蓋絕緣膜CP1、CP2、CP3、CP4之上表面後，進而，進行研磨，如圖38及圖39所示，使虛設閘極電極DG、控制閘極電極CG、閘極電極GE1及閘極電極GE2之各上表面露出。於記憶體閘極電極MG上形成有側壁隔片SW之情形時，亦有該記憶體閘極電極MG上之側壁隔片SW亦被研磨而亦露出記憶體閘極電極MG之上表面之情形。在覆蓋絕緣膜CP1、CP2、CP3、CP4之上表面露出後之研磨中，不僅研磨絕緣膜IL3，且研磨控制閘極電極CG上之覆蓋絕緣膜CP1、虛設閘極電極DG上之覆蓋絕緣膜CP2、閘極電極GE1之覆蓋絕緣膜CP3、閘極電極GE2上之覆蓋絕緣膜CP4及記憶體閘極電極MG上之側壁隔片SW。
與本實施形態不同，以於積層體LM4上未形成絕緣膜DB之狀態，於步驟S20中形成絕緣膜IL3後，進行步驟S21之研磨工序之情形 (與後述之研究例對應)時，有於閘極電極GE2產生凹陷之慮。尤其，閘極電極GE2之尺寸(尤其閘極長邊方向之尺寸)較大之情形時，顧慮閘極電極GE2之凹陷。與此相對，在本實施形態中，由於係以於積層體LM4上部分地(局部地)形成絕緣膜DB之狀態，在步驟S20中形成絕緣膜IL3後進行步驟S21之研磨工序，故可抑制或防止於閘極電極GE2產生凹陷。
即，在本實施形態中，於閘極電極GE2上部分地形成絕緣膜DB，且在步驟S21之研磨工序中，以絕緣膜DB之研磨速度小於絕緣膜IL3之研磨速度之條件(研磨條件)研磨絕緣膜IL3。即，在步驟S21中，係以較絕緣膜IL3更難以研磨絕緣膜DB之條件進行研磨。此目的在於：於步驟S21之研磨工序中，抑制或防止形成有絕緣膜DB之部位(即位於絕緣膜DB之正下方之部位)上之閘極電極GE2之研磨。藉此，即使在步驟S21之研磨工序中研磨閘極電極GE2，在閘極電極GE2中，位於絕緣膜DB之正下方之部分與其以外之部分相比，研磨量仍得到抑制(研磨量變少)。因此，在步驟S21之研磨工序中，可抑制或防止於閘極電極GE2之上表面中，中央部側較外周部側過量地受到研磨之現象(即凹陷)。針對此，於以後更詳細地進行說明。
又，在步驟S21之研磨工序中，係採用絕緣膜DB之研磨速度小於絕緣膜IL3之研磨速度之條件。絕緣膜IL3為絕緣膜IL4與較絕緣膜IL4更厚之絕緣膜IL5之積層膜之情形時，絕緣膜IL3之厚度之大半為絕緣膜IL5，由於絕緣膜IL3主要由絕緣膜IL5構成，故預先藉由不同於絕緣膜IL5之材料形成絕緣膜DB，且在步驟S21之研磨中，採用絕緣膜DB之研磨速度小於絕緣膜IL5之研磨速度之條件。即，在步驟S21中，以較絕緣膜IL5更難以研磨絕緣膜DB之條件進行研磨。研磨速度係例如可藉由所使用之研磨液(漿料)等進行控制。
又，亦可有絕緣膜DB與絕緣膜IL4包含相同材料(例如氮化矽)之 情形，此情形時，步驟S21之研磨工序採用絕緣膜DB之研磨速度小於絕緣膜IL5之研磨速度之條件，絕緣膜IL4之研磨速度與絕緣膜DB之研磨速度成為相同程度。即使在此種情形時，因存在與絕緣膜IL5相比更難以研磨之絕緣膜DB，故可在步驟S21之研磨工序中抑制或防止形成有絕緣膜DB之部位(即位於絕緣膜DB之正下方之部位)上之閘極電極GE2之研磨，從而可抑制或防止於閘極電極GE2產生凹陷。
又，由於虛設閘極電極DG於以後除去，故在結束步驟S21之研磨工序之階段，使虛設閘極電極DG之上表面整體露出，且於虛設閘極電極DG上不殘留覆蓋絕緣膜CP2。然而，由於係以於積層體LM4上部分地(局部地)形成絕緣膜DB之狀態，在步驟S20中形成絕緣膜IL3後進行步驟S21之研磨工序，故可抑制或防止於閘極電極GE2上產生凹陷，但，在結束步驟S21之研磨工序之階段，亦可能有於閘極電極GE2上部分地(局部地)殘留絕緣膜ZF之情形。於圖40及圖41中顯示此情形。
此處，與圖38及圖39相同，圖40及圖41顯示結束步驟S21之研磨工序之階段。但，圖38及圖39對應於在結束步驟S21之研磨工序之階段，於閘極電極GE2上未殘留絕緣膜DB或覆蓋絕緣膜CP4而閘極電極GE2之上表面整體露出之情形。另一方面，圖40及圖41對應於在結束步驟S21之研磨工序之階段，未完全地除去絕緣膜DB及覆蓋絕緣膜CP4而於閘極電極GE2之上表面上部分地殘留絕緣膜ZF之情形。該絕緣膜ZF包含覆蓋絕緣膜CP4之一部分，具體而言，包含位於絕緣膜DB之下方之部分之覆蓋絕緣膜CP4，亦可能有包含絕緣膜DB之一部分之情形。圖40及圖41之情形時，並非閘極電極GE2之上表面整體且閘極電極GE2之上表面之一部露出，而在閘極電極GE2之上表面上殘留有絕緣膜ZF之區域中，閘極電極GE2之上表面未露出。即，圖40及圖41之情形時，閘極電極GE2之上表面具有由絕緣膜ZF覆蓋之部分、 與未由絕緣膜ZF覆蓋而露出之部分。
以後之工序(即圖42及圖43或其後之工序)，雖係基於圖38及圖39之情形圖示，但在本實施形態中，不僅允許圖38及圖39之情形，亦允許圖40及圖41之情形。亦可允許圖40及圖41之情形之原因在於，由於閘極電極GE2不予以除去而殘留且作為電晶體之閘極電極進行使用，故即使於閘極電極GE2上殘留絕緣膜ZF，亦不容易產生異常。然而，在結束步驟S21之研磨工序之階段，使虛設閘極電極DG之上表面整體露出，而於虛設閘極電極DG上不殘留覆蓋絕緣膜CP2之情況，係圖38及圖39之情形與圖40及圖41之情形所共通。
接著，將虛設閘極電極DG蝕刻而除去(圖3之步驟S22)。
在步驟S22中，選擇性地蝕刻除去虛設閘極電極DG，但控制閘極電極CG與記憶體閘極電極MG與閘極電極GE1與閘極電極GE2係不除去。步驟S22之虛設閘極電極DG之除去工序，具體可如以下般進行。
即，首先，如圖42及圖43所示，於半導體基板SB上即絕緣膜IL3上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1、GE2之方式，使用光微影法形成光阻圖案PR2作為光阻圖案。該光阻圖案PR2係覆蓋控制閘極電極CG與記憶體閘極電極MG與閘極電極GE1與閘極電極GE2，但露出虛設閘極電極DG之光阻圖案。因此，光阻圖案PR2係以在俯視時覆蓋記憶體形成區域1A整體、低耐壓MISFET形成區域1C整體、高耐壓MISFET形成區域1D整體，且於金屬閘極電晶體形成區域1B中露出虛設閘極電極DG之方式形成。接著，如圖44及圖45所示，將虛設閘極電極DG蝕刻而除去。該蝕刻可使用乾式蝕刻或濕式蝕刻或兩者之組合。在該蝕刻之時，由於控制閘極電極CG與記憶體閘極電極MG與閘極電極GE1與閘極電極GE2由光阻圖案PR2覆蓋，故未被蝕刻得以殘留。其後，除去光阻圖案PR2。
藉由在步驟S22中除去虛設閘極電極DG，而形成槽(凹部、凹陷 部)TR。槽TR係已除去虛設閘極電極DG之區域，與除去虛設閘極電極DG之前存在虛設閘極電極DG之區域對應。槽TR之底部(底面)係由絕緣膜GI1之上表面形成，槽TR之側壁(側面)係由側壁隔片SW之側面(在除去虛設閘極電極DG前與虛設閘極電極DG接觸之側面)形成。
步驟S22之虛設閘極電極DG之蝕刻工序，較好係以與虛設閘極電極DG相比，絕緣膜IL3(絕緣膜IL4及絕緣膜IL5)與絕緣膜GI1與側壁隔片SW更難以蝕刻之條件，進行蝕刻。即，較好係以與虛設閘極電極DG之蝕刻速度相比，絕緣膜IL3(絕緣膜IL4及絕緣膜IL5)與絕緣膜GI1與側壁隔片SW之各蝕刻速度更小之條件，進行蝕刻。藉此，可選擇性地蝕刻虛設閘極電極DG。在蝕刻虛設閘極電極DG時，由於控制閘極電極CG與記憶體閘極電極MG與閘極電極GE1與閘極電極GE2係由上述光阻圖案PR2覆蓋，故在步驟S22中控制閘極電極CG與記憶體閘極電極MG與閘極電極GE1與閘極電極GE2未被蝕刻。
其次，如圖46及圖47所示，於半導體基板SB上即包含槽TR之內部(底部及側壁上)之絕緣膜IL3上形成絕緣膜HK(圖3之步驟S23)。接著，如圖48及圖49所示，於半導體基板SB上即絕緣膜HK上，以填埋槽TR內之方式形成金屬膜ME作為導電膜(圖3之步驟S24)。
於槽TR中，在步驟S23中係於槽TR之底部(底面)及側壁(側面)上形成絕緣膜HK，但槽TR並未以絕緣膜HK完全地填埋，而藉由在步驟S24中形成金屬膜ME，槽TR成為由絕緣膜HK與金屬膜ME完全地填埋之狀態。
絕緣膜HK係閘極絕緣膜用之絕緣膜，金屬膜ME係閘極電極用之導電膜。具體而言，絕緣膜HK係形成於金屬閘極電晶體形成區域1B之MISFET之閘極絕緣膜用之絕緣膜，金屬膜ME係形成於金屬閘極電晶體形成區域1B之MISFET之閘極電極用之導電膜。
絕緣膜HK係介電常數(相對介電常數)高於氮化矽之絕緣材料 膜，即所謂High-k膜(高介電常數膜)。另，在本申請案中，提到High-k膜、高介電常數膜或高介電常數閘極絕緣膜時，係指介電常數(相對介電常數)高於氮化矽之膜。
作為絕緣膜HK，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等之金屬氧化物膜，又，此等金屬氧化物膜亦可進而含有氮(N)及矽(Si)之一者或兩者。絕緣膜HK係例如可藉由ALD(Atomic Layer Deposition：原子層沈積)法或CVD法形成。由於對閘極絕緣膜使用高介電常數膜(此處為絕緣膜HK)之情形與使用氧化矽膜之情形相比，可增加閘極絕緣膜之物理膜厚，故可獲得可減少漏電流之優勢。
作為金屬膜ME，例如可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、氮化碳化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鈦鋁(TiAl)膜或鋁(Al)膜等之金屬膜。另，此處所言之金屬膜係指顯示金屬傳導之導電膜，不僅包含單體之金屬膜(純金屬膜)或合金膜，亦包含顯示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。因此，金屬膜ME係顯示金屬傳導之導電膜，不限定於單體之金屬膜(純金屬膜)或合金膜，亦可為顯示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。又，亦可將金屬膜ME設為積層膜(積層有複數層膜之積層膜)，此情形時，該積層膜之最下層採用金屬膜(顯示金屬傳導之導電膜)。又，亦可將該積層膜設為複數層金屬膜(顯示金屬傳導之導電膜)之積層膜。金屬膜ME可使用例如濺鍍法等形成。又，作為金屬膜ME，亦可使用金屬膜(顯示金屬傳導之導電膜)與該金屬膜上之矽膜(多晶矽膜)之積層膜。以此後形成之閘極電極GE3之閘極絕緣膜所接觸之部分之材料之功函數，可控制具備該閘極電極GE3之MISFET之臨界值電壓。
接著，如圖50及圖51所示，將槽TR之外部之無用之金屬膜ME及 絕緣膜HK使用CMP法等進行研磨而除去，藉此於槽TR內埋入絕緣膜HK及金屬膜ME(圖3之步驟S25)。
即，在步驟S25中，藉由使用CMP法等研磨金屬膜ME及絕緣膜HK，除去槽TR之外部之金屬膜ME及絕緣膜HK，於槽TR內殘留絕緣膜HK及金屬膜ME。藉此，成為於槽TR內殘留且埋入絕緣膜HK與金屬膜ME之狀態。在步驟S25中，係藉由CMP法等之研磨處理研磨金屬膜ME及絕緣膜HK，藉此除去槽TR之外部之金屬膜ME及絕緣膜HK。
埋入於槽TR之金屬膜ME成為MISFETQ1之閘極電極GE3，埋入於槽TR之絕緣膜HK作為MISFETQ1之閘極絕緣膜發揮功能。
在本實施形態中，除去虛設閘極電極DG置換成閘極電極GE3，並將該閘極電極GE3作為金屬閘極電晶體形成區域1B之MISFETQ1之閘極電極使用。因此，虛設閘極電極DG係虛設之閘極電極(虛擬閘極電極)，可視為更換閘極電極或置換用閘極電極，閘極電極GE3可視為構成MISFET之閘極電極。
又，由於使用金屬膜ME而形成閘極電極GE3，故可將閘極電極GE3設為金屬閘極電極。藉由將閘極電極GE3設為金屬閘極電極，可獲得可抑制閘極電極GE3之空乏化現象從而消除寄生電容之優勢。又，亦可獲得實現MISFET元件之小型化(閘極絕緣膜之薄膜化)之優勢。
絕緣膜HK形成於槽TR之底部(底面)及側壁上，閘極電極GE3係底部(底面)及側壁(側面)鄰接於絕緣膜HK。在閘極電極GE3與半導體基板SB(p型井PW2)之間，介存有絕緣膜GI1與絕緣膜HK，在閘極電極GE3與側壁隔片SW之間，介存有絕緣膜HK。閘極電極GE3之正下方之絕緣膜GI1、HK作為MISFETQ1之閘極絕緣膜發揮功能，由於絕緣膜HK係高介電常數膜，故作為高介電常數閘極絕緣膜發揮功能。
由於若槽TR之外部之不需要之金屬膜ME殘留，則該殘留部具有 導電性，故有使所製造之半導體裝置之可靠性下降之顧慮。因此，步驟S25之研磨處理係使槽TR之外部不產生金屬膜ME之研磨殘留。
又，若進行步驟S25之研磨處理，則亦自控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1及閘極電極GE2上除去金屬膜ME及絕緣膜HK。因此，露出控制閘極電極CG之上表面與閘極電極GE1之上表面與閘極電極GE2之上表面。亦有進而露出記憶體閘極電極MG之情形。
又，在本實施形態中，針對於步驟S22中將虛設閘極電極DG蝕刻而除去後，不除去槽TR之底部之絕緣膜GI1，在步驟S23中形成絕緣膜HK之情形進行說明。此情形時，於絕緣膜HK與金屬閘極電晶體形成區域1B之半導體基板SB(p型井PW2)之間(界面)，介存絕緣膜GI1作為界面層。作為界面層之絕緣膜GI1較佳為氧化矽膜或氮氧化矽膜。
作為其他形態，亦可在步驟S22中將虛設閘極電極DG蝕刻而除去後，於步驟S23中形成絕緣膜HK之前，除去槽TR之底部之絕緣膜GI1。此情形時，若在除去槽TR之底部之絕緣膜GI1後，於在槽TR之底部露出之半導體基板SB(p型井PW2)之表面上形成包含氧化矽膜或氮氧化矽膜之界面層，其後在步驟S23中形成絕緣膜HK，則更佳。若如此般，則於絕緣膜HK與金屬閘極電晶體形成區域1B之半導體基板SB(p型井PW2)之間(界面)，介存有包含氧化矽膜或氮氧化矽膜之界面層。
不將高介電常數膜即絕緣膜HK直接形成於金屬閘極電晶體形成區域1B之半導體基板SB(p型井PW2)之表面(矽面)上，而於絕緣膜HK與金屬閘極電晶體形成區域1B之半導體基板SB(p型井PW2)之界面，設置有包含較薄之氧化矽膜或氮氧化矽膜之界面層之情形時，可獲得如下之優勢。即，可在形成於金屬閘極電晶體形成區域1B之MISFET中，將閘極絕緣膜與半導體基板(之矽面)之界面設為SiO2/Si(或 SiON/Si)構造，減少陷阱準位等之缺陷數，從而提高驅動能力或可靠性。
接著，如圖52及圖53所示，於半導體基板SB上形成絕緣膜(層間絕緣膜)IL6(圖3之步驟S26)。
絕緣膜IL6包含例如氧化矽膜等，可使用CVD法等形成。絕緣膜IL6由於形成於半導體基板SB之主表面整面，故係於絕緣膜IL3上以覆蓋控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1、GE2、GE3之方式形成。
在絕緣膜IL6之形成後，亦可藉由CMP法研磨絕緣膜IL6之上表面等，提高絕緣膜IL6之上表面之平坦性。
接著，藉由將使用光微影法形成於絕緣膜IL6上之光阻圖案(未圖示)作為蝕刻掩模，將絕緣膜IL6及絕緣膜IL3進行乾式蝕刻，如圖54及圖55所示，於絕緣膜IL6及絕緣膜IL3上形成接觸孔(開口部、貫通孔)CT(圖3之步驟S27)。
形成於n+型半導體區域SD1、SD2、SD3、SD4、SD5上之接觸孔CT係以貫通絕緣膜IL6及絕緣膜IL3之方式形成。又，雖未圖示，形成於控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1、GE2、GE3上之接觸孔CT係以貫通絕緣膜IL6之方式形成。
藉由絕緣膜IL4與絕緣膜IL5之積層膜形成絕緣膜IL3之情形時，亦可在形成接觸孔CT時，使用絕緣膜IL4作為蝕刻阻止膜。此情形時，接觸孔CT可如以下般形成。即，使用光微影法於絕緣膜IL6上形成用以作為蝕刻掩模使用之上述光阻圖案(未圖示)。接著，首先，以與氮化矽膜即絕緣膜IL4比較，氧化矽膜即絕緣膜IL5及絕緣膜IL6更容易被蝕刻之條件，進行絕緣膜IL6及絕緣膜IL5之乾式蝕刻，並使絕緣膜IL4作為蝕刻阻止膜發揮功能，藉此於絕緣膜IL6及絕緣膜IL5上形成接觸孔CT。接著，以與絕緣膜IL6及絕緣膜IL5比較，絕緣膜IL4 更容易被蝕刻之條件，將接觸孔CT之底部之絕緣膜IL4進行乾式蝕刻而除去，藉此形成作為貫通孔之接觸孔CT。藉由在接觸孔CT形成時使絕緣膜IL4作為蝕刻阻止膜發揮功能，可抑制或防止接觸孔CT之過度下挖或基板損傷。
在形成於n+型半導體區域SD1之上部之接觸孔CT之底部，露出n+型半導體區域SD1上之金屬矽化物層SL，在形成於n+型半導體區域SD2之上部之接觸孔CT之底部，露出n+型半導體區域SD2上之金屬矽化物層SL。又，在形成於n+型半導體區域SD3之上部之接觸孔CT之底部，露出n+型半導體區域SD3上之金屬矽化物層SL，在形成於n+型半導體區域SD4之上部之接觸孔CT之底部，露出n+型半導體區域SD4上之金屬矽化物層SL。又，在形成於n+型半導體區域SD5之上部之接觸孔CT之底部，露出n+型半導體區域SD5上之金屬矽化物層SL。
其次，如圖56及圖57所示，於接觸孔CT內形成包含鎢(W)等之導電性之插塞PG，作為連接用之導電體部(圖3之步驟S28)。
為形成插塞PG，例如於包含接觸孔CT之內部(底部及側壁上)之絕緣膜IL6上，形成障壁導體膜(例如鈦膜、氮化鈦膜、或此等之積層膜)。接著，於該障壁導體膜上以填埋接觸孔CT之方式形成包含鎢膜等之主導體膜。接著，將接觸孔CT之外部之不需要之主導體膜及障壁導體膜藉由CMP法或蝕刻法等除去，藉此可形成埋入於接觸孔CT內而殘留之主導體膜及包含障壁導體膜之插塞PG。另，為簡化圖式，在圖56及圖57中，一體化顯示構成插塞PG之障壁導體膜及主導體膜(鎢膜)。
接觸孔CT及埋入於此之插塞PG形成於n+型半導體區域SD1、SD2、SD3、SD4、SD5、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1、閘極電極GE2及閘極電極GE3之上部等。在接觸孔CT之底部，露出半導體基板SB之主表面之一部分、例如n+型半導體區域 SD1、SD2、SD3、SD4、SD5(之表面上之金屬矽化物層SL)之一部分、控制閘極電極CG之一部分、記憶體閘極電極MG之一部分、閘極電極GE1之一部分、閘極電極GE2之一部分、或閘極電極GE3之一部分等。另，在圖56及圖57之剖面圖中，顯示n+型半導體區域SD1、SD3、SD4、SD5(之表面上之金屬矽化物層SL)之一部分在接觸孔CT之底部露出，且與填埋該接觸孔CT之插塞PG電性連接之剖面。
其次，於埋入有插塞PG之絕緣膜IL6上形成第1層配線即配線(配線層)M1(圖3之步驟S29)。針對使用鑲嵌技術(此處為單金屬鑲嵌技術)形成該配線M1之情形進行說明。
首先，如圖58及圖59所示，於埋入有插塞PG之絕緣膜IL6上形成絕緣膜IL7。絕緣膜IL7亦可以複數層絕緣膜之積層膜形成。接著，藉由將光阻圖案(未圖示)作為蝕刻掩模之乾式蝕刻，於絕緣膜IL7之特定之區域形成配線槽(配線用之槽)後，於包含配線槽之底部及側壁上之絕緣膜IL7上形成障壁導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)。接著，藉由CVD法或濺鍍法等於障壁導體膜上形成銅之屏蔽層，進而使用電解電鍍法等於屏蔽層上形成鍍銅膜，且藉由鍍銅膜埋入配線槽之內部。接著，將配線槽以外之區域之主導體膜(鍍銅膜及屏蔽層)與障壁導體膜藉由CMP法除去，形成將埋入於配線槽之銅作為主導電材料之第1層配線M1。在圖58及圖59中，為簡化圖式，配線M1係將障壁導體膜、屏蔽層及鍍銅膜一體化顯示。
配線M1經由插塞PG與n+型半導體區域SD1、n+型半導體區域SD2、n+型半導體區域SD3、n+型半導體區域SD4、n+型半導體區域SD5、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1、閘極電極GE2或閘極電極GE3等電性連接。其後，藉由雙金屬鑲嵌法等形成第2層以後之配線，此處省略圖示及其說明。又，配線M1及較其更上層之配線不限定於鑲嵌配線，可將配線用之導電體膜圖案化而形 成，亦可採用例如鎢配線或鋁配線等。
如以上般，製造本實施形態之半導體裝置。
〈半導體裝置之構造〉
接著，針對本實施形態之半導體裝置之構造進行說明。
首先，針對本實施形態之半導體裝置之非揮發性記憶體之記憶體胞之構成例，參照圖60及圖61進行說明。
圖60係本實施形態之半導體裝置之主要部分剖面圖，顯示記憶體形成區域1A之主要部分剖面圖。圖61係記憶體胞之等價電路圖。另，在圖60中，為使圖式簡略化，對上述圖58之構造中之絕緣膜IL3、絕緣膜IL6、接觸孔CT、插塞PG及配線M1，省略圖示。
如圖60所示，在上述記憶體形成區域1A中，於半導體基板SB上形成有包含記憶體電晶體及控制電晶體之非揮發性記憶體之記憶體胞MC。實際上，於記憶體形成區域1A之半導體基板SB上，陣列狀地形成有複數個記憶體胞MC。
如圖60及圖61所示，非揮發性記憶體之記憶體胞MC係分離閘極型之記憶體胞，且係連接具有控制閘極電極CG之控制電晶體與具有記憶體閘極電極MG之記憶體電晶體2個MISFET者。
此處，將具備包含電荷累積部(電荷累積層)之閘極絕緣膜及記憶體閘極電極MG之MISFET稱為記憶體電晶體，又，將具備閘極絕緣膜及控制閘極電極CG之MISFET稱為控制電晶體。因此，記憶體閘極電極MG係記憶體電晶體之閘極電極，控制閘極電極CG係控制電晶體之閘極電極，控制閘極電極CG及記憶體閘極電極MG係構成非揮發性記憶體之記憶體胞之閘極電極。
另，控制電晶體由於係記憶體胞選擇用電晶體，故亦可視為選擇電晶體。因此，控制閘極電極CG亦可視為選擇閘極電極。記憶體電晶體係記憶用電晶體。
以下，具體地說明記憶體胞MC之構成。
如圖60所示，非揮發性記憶體之記憶體胞MC具有形成於半導體基板SB之p型井PW1中之源極及汲極用之n型之半導體區域MS、MD、形成於半導體基板SB(p型井PW1)之上部之控制閘極電極CG、及形成於半導體基板SB(p型井PW1)之上部且與控制閘極電極CG相鄰之記憶體閘極電極MG。且，非揮發性記憶體之記憶體胞MC進而包含形成於控制閘極電極CG及半導體基板SB(p型井PW1)間之絕緣膜(閘極絕緣膜)GI1、及形成於記憶體閘極電極MG及半導體基板SB(p型井PW1)間與記憶體閘極電極MG及控制閘極電極CG間之絕緣膜MZ。
控制閘極電極CG及記憶體閘極電極MG係以在其等之對向側面之間介隔絕緣膜MZ之狀態，沿著半導體基板SB之主表面延伸且並列地配置。控制閘極電極CG及記憶體閘極電極MG係介隔絕緣膜GI1或絕緣膜MZ形成於半導體區域MD及半導體區域MS間之半導體基板SB(p型井PW1)之上部，記憶體閘極電極MG位於半導體區域MS側，控制閘極電極CG位於半導體區域MD側。但，控制閘極電極CG間隔絕緣膜GI1形成於半導體基板SB上，記憶體閘極電極MG介隔絕緣膜MZ形成於半導體基板SB上。
控制閘極電極CG與記憶體閘極電極MG係於中間介存絕緣膜MZ而彼此相鄰。絕緣膜MZ遍及記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之區域、及記憶體閘極電極MG與控制閘極電極CG之間之區域之兩區域延伸。
形成於控制閘極電極CG與半導體基板SB(p型井PW1)之間之絕緣膜GI1，即控制閘極電極CG之下方之絕緣膜GI1，係作為控制電晶體之閘極絕緣膜發揮功能。又，記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之絕緣膜MZ，即記憶體閘極電極MG之下方之絕緣膜MZ，係作為記憶體電晶體之閘極絕緣膜(於內部具有電荷累積部之閘 極絕緣膜)發揮功能。另，記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之絕緣膜MZ，係作為記憶體電晶體之閘極絕緣膜發揮功能，而記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ，係作為用以使記憶體閘極電極MG與控制閘極電極CG之間絕緣(電性分離)之絕緣膜發揮功能。
絕緣膜MZ中氮化矽膜MZ2係用以累積電荷之絕緣膜，作為電荷累積層(電荷累積部)發揮功能。即，氮化矽膜MZ2係形成於絕緣膜MZ中之陷阱性絕緣膜。因此，絕緣膜MZ可視為於其內部具有電荷累積部(此處為氮化矽膜MZ2)之絕緣膜。
位於氮化矽膜MZ2之上下之氧化矽膜MZ3及氧化矽膜MZ1可作為電荷阻擋層或電荷遏制層發揮功能。在記憶體閘極電極MG與半導體基板SB之間之絕緣膜MZ中，藉由採用以氧化矽膜MZ3及氧化矽膜MZ1夾著氮化矽膜MZ2之構造，可向氮化矽膜MZ2累積電荷。
半導體區域MS及半導體區域MD係源極或汲極用之半導體區域。即，半導體區域MS係作為源極區域或汲極區域之一者發揮功能之半導體區域，半導體區域MD係作為源極區域或汲極區域之另一者發揮功能之半導體區域。此處，半導體區域MS係作為源極區域發揮功能之半導體區域，半導體區域MD係作為汲極區域發揮功能之半導體區域。半導體區域MS、MD由導入有n型之雜質之半導體區域形成，分別具備LDD構造。即，源極用之半導體區域MS具有n-型半導體區域EX1(延伸區域)、及具有較n-型半導體區域EX1更高雜質濃度之n+型半導體區域SD1(源極區域)。又，汲極用之半導體區域MD具有n-型半導體區域EX2(延伸區域)、及具有較n-型半導體區域EX2更高雜質濃度之n+型半導體區域SD2(汲極區域)。
半導體區域MS形成於與記憶體閘極電極MG在閘極長邊方向(記憶體閘極電極MG之閘極長邊方向)上鄰接之位置之半導體基板SB。 又，半導體區域MD形成於與控制閘極電極CG在閘極長邊方向(控制閘極電極CG之閘極長邊方向)上鄰接之位置之半導體基板SB。
在記憶體閘極電極MG及控制閘極電極CG之未相互鄰接之側之側壁上，形成有包含絕緣體(絕緣膜)之側壁隔片SW。
源極部之n-型半導體區域EX1係相對記憶體閘極電極MG自對準地形成，n+型半導體區域SD1係相對記憶體閘極電極MG之側壁上之側壁隔片SW自對準地形成。因此，在所製造之半導體裝置中，低濃度之n-型半導體區域EX1形成於記憶體閘極電極MG之側壁上之側壁隔片SW之下方，高濃度之n+型半導體區域SD1形成於低濃度之n-型半導體區域EX1之外側。因此，低濃度之n-型半導體區域EX1係以鄰接於記憶體電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD1係以鄰接於低濃度之n-型半導體區域EX1，且自記憶體電晶體之通道區域離開n-型半導體區域EX1之量之方式形成。
汲極部之n-型半導體區域EX2係相對控制閘極電極CG自對準地形成，n+型半導體區域SD2係相對控制閘極電極CG之側壁上之側壁隔片SW自對準地形成。因此，在所製造之半導體裝置中，低濃度之n-型半導體區域EX2形成於控制閘極電極CG之側壁上之側壁隔片SW之下方，高濃度之n+型半導體區域SD2形成於低濃度之n-型半導體區域EX2之外側。因此，低濃度之n-型半導體區域EX2係以鄰接於控制電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD2係以鄰接於低濃度之n-型半導體區域EX2，且自控制電晶體之通道區域離開n-型半導體區域EX2之量之方式形成。
於記憶體閘極電極MG下之絕緣膜MZ之下方形成記憶體電晶體之通道區域，於控制閘極電極CG下方之絕緣膜GI1之下方形成控制電晶體之通道區域。
於n+型半導體區域SD1、SD2之上部，藉由自對準矽化物技術等 形成金屬矽化物層SL。
又，雖在圖60中省略圖示，但如上述圖58所示，於半導體基板SB上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及側壁隔片SW之方式，形成有上述絕緣膜IL3及絕緣膜IL6作為絕緣膜。且，於絕緣膜IL6及絕緣膜IL3上形成上述接觸孔CT，並於接觸孔CT內埋入有上述插塞PG。於埋入有插塞PG之絕緣膜IL6上形成有上述絕緣膜IL7及上述配線M1。
又，在本實施形態之半導體裝置中，如上述圖58所示，於金屬閘極電晶體形成區域1B中形成有具有閘極電極GE3之MISFETQ1。該閘極電極GE係金屬閘極電極。如上所述，除去由矽膜PS1形成之虛設閘極電極DG，並於此中埋入金屬膜ME，而形成有金屬閘極電極即閘極電極GE3。閘極電極GE3介隔閘極絕緣膜(此處為絕緣膜GI1及絕緣膜HK)形成於半導體基板SB(p型井PW2)上。具有閘極電極GE3之MISFETQ1之源極/汲極區域係由上述n-型半導體區域EX3與較其更高雜質濃度之n+型半導體區域SD3形成，閘極電極GE之下方之絕緣膜HK與絕緣膜GI1作為MISFETQ1之閘極絕緣膜發揮功能。由於絕緣膜HK為高介電常數膜，故MISFETQ1之閘極絕緣膜為高介電常數閘極絕緣膜。
又，在本實施形態之半導體裝置中，如上述圖59所示，於低耐壓MISFET形成區域1C中，形成有具有閘極電極GE1之MISFETQ2。該閘極電極GE1係由用於形成控制閘極電極CG及閘極電極GE2之矽膜PS1形成。因此，閘極電極GE1係由與控制閘極電極CG及閘極電極GE2同層之導電膜(此處為矽膜PS1)形成。閘極電極GE1介隔閘極絕緣膜(此處為絕緣膜GI1)形成於半導體基板SB(p型井PW3)上。具有閘極電極GE1之MISFETQ2之源極/汲極區域係由上述n-型半導體區域EX4與較其更高雜質濃度之n+型半導體區域SD4形成，閘極電極GE1之下 方之絕緣膜GI1作為MISFETQ2之閘極絕緣膜發揮功能。
又，在本實施形態之半導體裝置中，如上述圖59所示，於高耐壓MISFET形成區域1D中，形成有具有閘極電極GE2之MISFETQ3。該閘極電極GE2係由用於形成控制閘極電極CG及閘極電極GE1之矽膜PS1形成。因此，閘極電極GE2係由與控制閘極電極CG及閘極電極GE1同層之導電膜(此處為矽膜PS1)形成。閘極電極GE2介隔閘極絕緣膜(此處為絕緣膜GI2)形成於半導體基板SB(p型井PW4)上。具有閘極電極GE2之MISFETQ3之源極/汲極區域係由上述n-型半導體區域EX5與較其更高雜質濃度之n+型半導體區域SD5形成，閘極電極GE2之下方之絕緣膜GI2作為MISFETQ3之閘極絕緣膜發揮功能。
閘極電極GE2之閘極長度大於閘極電極GE1、閘極電極GE3及控制閘極電極CG之各閘極長度。即，閘極電極GE2之閘極長邊方向之尺寸(L4)大於閘極電極GE1之閘極長邊方向之尺寸(L3)、閘極電極GE3之閘極長邊方向之尺寸、及控制閘極電極CG之閘極長邊方向之尺寸(L1)。
〈非揮發性記憶體之動作〉
接著，參照圖62說明非揮發性記憶體之動作例。
圖62係顯示本實施形態之「寫入」、「抹除」及「讀取」時，向選擇記憶體胞之各部位施加電壓之條件之一例之表。於圖62之表中，記載有在「寫入」、「抹除」及「讀取」時之各者中，施加於如圖60與圖61所示之記憶體胞(選擇記憶體胞)之記憶體閘極電極MG之電壓Vmg，施加於源極區域(半導體區域MS)之電壓Vs，施加於控制閘極電極CG之電壓Vcg、施加於汲極區域(半導體區域MD)之電壓Vd、及施加於p型井PW1之電壓Vb。另，圖62之表所示者係電壓之施加條件之較好之一例，但並非限定於此，可根據需要進行各種變更。又，在本實施形態中，將向記憶體電晶體之絕緣膜MZ中之電荷累積層(電荷 累積部)即氮化矽膜MZ2注入電子定義為「寫入」、注入電洞(hole：電洞)定義為「抹除」。
寫入方式可使用被稱為所謂的SSI(Source Side Injection：源極側注入)方式之以源極側注入之熱電子注入進行寫入之寫入方式(熱電子注入寫入方式)。將例如圖62之「寫入」之欄所示之電壓施加於進行寫入之選擇記憶體胞之各部位，而於選擇記憶體胞之絕緣膜MZ中之氮化矽膜MZ2中注入電子，藉此進行寫入。此時，熱電子在2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間之下方之通道區域(源極、汲極間)產生，且於記憶體閘極電極MG之下方之絕緣膜MZ中之電荷累積層(電荷累積部)即氮化矽膜MZ2中注入熱電子。所注入之熱電子(電子)由絕緣膜MZ中之氮化矽膜MZ2中之陷阱準位捕獲，其結果，記憶體電晶體之臨界值電壓上升。即，記憶體電晶體成為寫入狀態。
抹除方法可使用被稱為所謂的BTBT方式之藉由利用BTBT(Band-To-Band Tunneling：帶間穿隧現象)之熱電洞注入而進行抹除之抹除方式(熱電洞注入抹除方式)。即，藉由將由BTBT(帶間穿隧現象)所產生之電洞(hole)注入至電荷累積部(絕緣膜MZ中之氮化矽膜MZ2)，進行抹除。藉由將例如圖62之「抹除」之欄所示之電壓施加於進行抹除之選擇記憶體胞之各部位，由BTBT現象產生電洞(hole)並進行電場加速，而於選擇記憶體胞之絕緣膜MZ中之氮化矽膜MZ2中注入電洞，藉此使記憶體電晶體之臨界值電壓降低。即，記憶體電晶體成為抹除狀態。
在讀取時，係將例如圖62之「讀取」之欄所示之電壓施加於進行讀取之選擇記憶體胞之各部位。將施加於讀取時之記憶體閘極電極MG之電壓Vmg設為寫入狀態之記憶體電晶體之臨界值電壓與抹除狀態之記憶體電晶體之臨界值電壓之間之值，藉此可判別寫入狀態與抹 除狀態。
〈研究例〉
接著，參照圖63~圖72說明本發明者研究之研究例。圖63~圖72係研究例之半導體裝置之製造工序中之主要部分剖面圖。
與本實施形態不同，研究例之情形係不於積層體LM4上形成上述絕緣膜DB。即，研究例之情形不進行上述步驟S18。除此以外，研究例之情形亦與本實施形態相同，進行至步驟S19之金屬矽化物層SL形成工序，而獲得圖63及圖64之構造。圖63係相當於上述圖34者，圖64係相當於上述圖35者，圖34及圖35之情形係於積層體LM4上形成絕緣膜DB，但圖63及圖64之研究例之情形係不於積層體LM4上形成絕緣膜DB。
接著，研究例之情形亦進行上述步驟S20，而如圖65及圖66所示，於半導體基板SB之主表面上(主表面整面上)，以覆蓋記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4、及側壁隔片SW之方式，形成絕緣膜IL3作為層間絕緣膜。在圖65及圖66中與上述圖36及圖37相同，顯示將絕緣膜IL3設為絕緣膜IL4與絕緣膜IL4上之絕緣膜IL5之積層膜之情形，且絕緣膜IL4較好係包含氮化矽膜，絕緣膜IL5較好係包含氧化矽膜。另，在步驟S20中將絕緣膜IL3成膜之階段，亦有於絕緣膜IL3之上表面形成反映記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW等之凹凸或階差之情形，但在步驟S21之研磨工序之後，絕緣膜IL3之上表面平坦化。
接著，研究例之情形亦進行上述步驟S21，使用CMP法等研磨絕緣膜IL3之上表面，藉此，如圖67及圖68所示，使虛設閘極電極DG之上表面露出。此時，若為露出虛設閘極電極DG而研磨絕緣膜IL3，則控制閘極電極CG與閘極電極GE1與閘極電極GE2亦露出。又，亦有進而亦露出記憶體閘極電極MG之情形。
研究例之情形時，在上述步驟S21之研磨工序中，藉由研磨絕緣膜IL3與覆蓋絕緣膜CP1、CP2、CP3、CP4，露出虛設閘極電極DG與控制閘極電極CG與閘極電極GE1與閘極電極GE2之各上表面，此時，容易於閘極電極GE2中產生凹陷。
在使用CMP法等之研磨處理中，若有包含相同材料之大面積之圖案，則容易在該大面積之圖案中產生凹陷。且，閘極電極GE2與虛設閘極電極DG、控制閘極電極CG及閘極電極GE1相比，閘極長邊方向之尺寸或面積更大。因此，與虛設閘極電極DG、控制閘極電極CG及閘極電極GE1相比，閘極電極GE2更容易產生凹陷。
若在步驟S21之研磨工序中於閘極電極GE2中產生凹陷，則閘極電極GE2之上表面成為中央部側較外周部側更凹陷之狀態，閘極電極GE2之厚度係閘極電極GE2之中央部上之厚度較閘極電極GE2之外周部上之厚度更薄(更小)。此原因在於，在步驟S21之研磨工序中，在閘極電極GE2之上表面上，中央部側相較於外周部側被過量地研磨。
接著，研究例之情形亦進行上述步驟S22，將虛設閘極電極DG蝕刻而除去。藉由除去虛設閘極電極DG，形成槽TR。此時，研究例之情形亦藉由使用上述光阻圖案PR2，以免蝕刻控制閘極電極CG與記憶體閘極電極MG與閘極電極GE1與閘極電極GE2。
接著，研究例之情形亦進行上述步驟S23，於半導體基板SB上即包含槽TR之內部(底部及側壁上)之絕緣膜IL3上形成絕緣膜HK。接著，研究例之情形亦進行上述步驟S24，於半導體基板SB上即絕緣膜HK上，以填埋槽TR內之方式形成金屬膜ME。藉此，獲得圖69及圖70之構造。
接著，研究例之情形亦進行上述步驟S25，將槽TR之外部之不需要之金屬膜ME及絕緣膜HK使用CMP法等進行研磨而除去。藉此，如圖71及圖72所示，成為絕緣膜HK與金屬膜ME殘留且埋入於槽TR內之 狀態，藉由埋入於槽TR之金屬膜ME，形成閘極電極GE3。
其後，研究例之情形亦進行上述步驟S26形成上述絕緣膜IL6，進行上述步驟S27形成上述接觸孔CT，進行上述步驟S28形成上述插塞，進行上述步驟S29形成上述絕緣膜IL7與配線M1，此處省略其圖示。
研究例之情形時，在上述步驟S25之研磨工序中，藉由研磨金屬膜ME與絕緣膜HK，由埋入於槽TR之金屬膜ME形成閘極電極GE3，且露出控制閘極電極CG與閘極電極GE1與閘極電極GE2之各上表面，此時，容易於閘極電極GE2產生凹陷。在步驟S25之研磨工序中容易於閘極電極GE2產生凹陷之原因，係與在步驟S21之研磨工序中容易於閘極電極GE2產生凹陷之原因相同。
若在步驟S25之研磨工序中於閘極電極GE2產生凹陷，則閘極電極GE2之上表面成為中央部側進一步凹陷之狀態，閘極電極GE2之厚度係閘極電極GE2之中央部上之厚度較閘極電極GE2之外周部上之厚度更薄(更小)。此原因在於，在步驟S25之研磨工序中，在閘極電極GE2之上表面上，中央部側相較於外周部側被過量地研磨。
即，因在步驟S21之研磨工序中於閘極電極GE2產生凹陷，使閘極電極GE2之中央部上之厚度較閘極電極GE2之外周部上之厚度更薄。且，若進行步驟S25之研磨工序，則進一步促進閘極電極GE2之凹陷，閘極電極GE2之中央部上之厚度更薄，致使閘極電極GE2之中央部上之厚度與外周部上之厚度之差進一步增大。即，在步驟S21之研磨工序與步驟S25之研磨工序之兩者中，在閘極電極GE2之上表面上，因中央部側相較於外周部側被過量地研磨，使閘極電極GE2之凹陷成為非常大者。
若於閘極電極GE2產生凹陷，則反映出閘極電極GE2之厚度變薄，閘極電極GE2之電阻變大，而有導致動作速度下降之虞。其使所 製造之半導體裝置之性能下降。又，若閘極電極GE2之凹陷較大，則在閘極電極GE2中，產生厚度整體被研磨而除去之部位，亦有閘極電極GE2斷開之虞，其使半導體裝置之製造良率下降。因此，在進行研磨工序時，期望於閘極電極中儘可能不產生凹陷。
又，閘極電極GE2之平面尺寸越大，越容易於閘極電極GE2產生凹陷。在金屬閘極電晶體或低耐壓用之MISFET中，閘極電極之閘極長度未有這般長，為例如數十nm左右，而於高耐壓用之MISFET中，有閘極電極之閘極長度非常大者，亦有100nm以上例如700nm左右者。在將此種閘極長度較大之閘極電極應用於閘極電極GE2之情形時，於閘極電極GE2中產生凹陷之可能性變高。
〈主要之特徵與效果〉
接著，針對本實施形態之主要之特徵與效果進行說明。
在本實施形態中，係在於半導體基板SB上形成MISFETQ3(第1MISFET)用之閘極電極GE2(第1閘極電極)與MISFETQ1(第2MISFET)用之虛設閘極電極DG後，於閘極電極GE2(第1閘極電極)上部分地形成絕緣膜DB(第1膜)。接著，在步驟S20中於半導體基板SB上，以覆蓋虛設閘極電極DG、閘極電極GE2及絕緣膜DB之方式形成絕緣膜IL3，其後藉由在步驟S21中研磨絕緣膜IL3使虛設閘極電極DG露出。接著，除去虛設閘極電極DG，並以填埋已除去虛設閘極電極DG之區域即槽TR之方式，於絕緣膜IL3上形成導電膜(此處為金屬膜ME)。接著，藉由在步驟S25中研磨該導電膜(此處為金屬膜ME)，除去槽TR之外部之導電膜(此處為金屬膜ME)，而於槽TR內殘留導電膜(此處為金屬膜ME)，藉此形成MISFETQ1(第2MISFET)用之閘極電極GE3(第2閘極電極)。且，在步驟S21中研磨絕緣膜IL3之工序中，以絕緣膜DB(第1膜)之研磨速度小於絕緣膜IL3之研磨速度之條件研磨絕緣膜IL3。
如上述研究例中所說明般，在用以露出虛設閘極電極DG之研磨 工序(即步驟S21之研磨工序)、與用以形成閘極電極GE3(第2閘極電極)之研磨工序(即步驟S25之研磨工序)中，有於閘極電極GE2產生凹陷之虞。在本實施形態中，為防止閘極電極GE2之凹陷，係於閘極電極GE2(第1閘極電極)上部分地形成絕緣膜DB(第1膜)。
在使用CMP法等之研磨處理中，於某圖案中產生凹陷之原因在於，該圖案之中央部側相較於外周部側被過量地研磨，且該圖案越大，越容易產生凹陷。因此，若在有產生凹陷之虞之圖案上，預先部分地設置防凹陷圖案，且在該防凹陷圖案上抑制研磨，則在有產生凹陷之虞之圖案上不容易產生被過量研磨之部分，從而不容易產生凹陷。然而，若於有產生凹陷之虞之圖案之整體上設置與其面積相同之防凹陷圖案，則在研磨工序中於該防凹陷圖案本身產生凹陷，結果，難以實現針對有產生凹陷之虞之圖案防止凹陷。因此，若具有存在產生凹陷之虞之圖案，則有效的係預先於該圖案上部分地(局部地)設置防凹陷圖案。本實施形態之情形時，存在產生凹陷之虞之圖案與閘極電極GE2對應，防凹陷圖案與絕緣膜DB對應。
因此，在本實施形態中，於閘極電極GE2上部分地(局部地)形成絕緣膜DB，且在步驟S21之研磨工序中，以絕緣膜DB之研磨速度小於絕緣膜IL3之研磨速度之條件(研磨條件)研磨絕緣膜IL3。因此，在步驟S21之研磨工序中，形成有絕緣膜DB之部位上之研磨受到抑制。藉此，在步驟S21之研磨工序中，不容易於閘極電極GE2上產生被過量地研磨之部分，從而不容易於閘極電極GE2產生凹陷。
與本實施形態不同，未於閘極電極GE2上形成絕緣膜DB之上述研究例之情形時，在步驟S21之研磨工序與步驟S25之研磨工序中，容易於閘極電極GE2產生凹陷。另一方面，與本實施形態不同，以覆蓋閘極電極GE2整體之方式設置有絕緣膜DB之情形(此情形時，絕緣膜DB之面積與閘極電極GE2之面積為同等以上)，在步驟S21中之研磨 時，於該絕緣膜DB產生凹陷，從而難以實現在步驟S25之研磨工序結束後於閘極電極GE2上不產生凹陷。
與此相對，在本實施形態中，於閘極電極GE2上部分地形成絕緣膜DB。即，閘極電極GE2並非整體被絕緣膜DB覆蓋，而具有被絕緣膜DB覆蓋之部分與未被絕緣膜DB覆蓋之部分。即，在俯視時，閘極電極GE2具有與絕緣膜DB重疊之部分與不重疊之部分。因此，在步驟S21之研磨工序中，藉由以免於於絕緣膜DB產生凹陷，且形成有絕緣膜DB之部位上之研磨受到抑制，在閘極電極GE2中不容易產生被過量地研磨之部分，從而不容易於閘極電極GE2上產生凹陷。
在結束步驟S21之研磨工序之階段，於本實施形態與上述研究例中，針對閘極電極GE2之厚度進行比較。在上述研究例之情形時，將結束步驟S21之研磨工序之階段中之閘極電極GE2之厚度之最小值作為最小厚度T1。此處，最小厚度T1係閘極電極GE2中厚度為最薄之部分中之厚度。於上述圖68中顯示該最小厚度T1。在於閘極電極GE2中產生凹陷之情形時，由於閘極電極GE2在中央部(俯視時之中央部)上厚度變薄，故最小厚度T1與閘極電極GE2之中央部附近上之厚度對應。另，閘極電極GE2之厚度與大致垂直於半導體基板SB之主表面之方向上之厚度(尺寸)對應。
另一方面，在本實施形態之情形時，將結束步驟S21之研磨工序之階段中之閘極電極GE2之厚度之最小值設為最小厚度T2。此處，最小厚度T2係閘極電極GE2中厚度為最薄之部分中之厚度。於上述圖39或圖41中顯示該最小厚度T2。在本實施形態中，藉由於閘極電極GE2上部分地形成絕緣膜DB，可防止閘極電極GE2之凹陷，且將閘極電極GE2之最小厚度T2設為大於上述最小厚度T1(即T2>T1)。即，在本實施形態與上述研究例中進行步驟S21之研磨工序直至虛設閘極電極DG露出之情形時，本實施形態中之閘極電極GE2之最小厚度T2大於 上述研究例中之閘極電極GE2之最小厚度T1(T2>T1)。
因此，在本實施形態中，藉由於閘極電極GE2上部分地形成絕緣膜DB，在步驟S21之研磨工序中，可防止閘極電極GE2之凹陷，且增大閘極電極GE2之最小厚度T2。
又，在上述研究例中，在步驟S21之研磨工序中於閘極電極GE2產生凹陷，從而在步驟S25之研磨工序中，閘極電極GE2之凹陷之程度增加。與此相對，在本實施形態中，藉由可在步驟S21之研磨工序中防止閘極電極GE2之凹陷，可在結束步驟S25之研磨工序之階段，不於閘極電極GE2中產生凹陷，或即使產生凹陷，亦使該凹陷之程度較上述研究例之情形更小。
在結束步驟S25之研磨工序之階段，於本實施形態與上述研究例中，針對閘極電極GE2之厚度進行比較。在上述研究例之情形時，將結束步驟S25之研磨工序之階段中之閘極電極GE2之厚度之最小值設為最小厚度T3。此處，最小厚度T3係閘極電極GE2中厚度為最薄之部分中之厚度。於上述圖72中顯示該最小厚度T3。於閘極電極GE2產生凹陷之情形時，由於閘極電極GE2在中央部(俯視時之中央部)上厚度變薄，故最小厚度T3與閘極電極GE2之中央部附近上之厚度對應。上述研究例之情形時，閘極電極GE2之凹陷之程度係相較於結束步驟S21之研磨工序之階段，結束步驟S25之研磨工序之階段更大。且，最小厚度T3小於上述最小厚度T1(即T3<T1)。
另一方面，在本實施形態之情形，將結束步驟S25之研磨工序之階段中之閘極電極GE2之厚度之最小值設為最小厚度T4。此處，最小厚度T4係閘極電極GE2中厚度為最薄之部分中之厚度。於上述圖51中顯示該最小厚度T4。在本實施形態中，藉由於閘極電極GE2上部分地形成絕緣膜DB，可將結束步驟S21之研磨工序之階段中之閘極電極GE2之最小厚度T2設為大於上述研究例之情形之最小厚度T1(即T2> T1)。因此，即使在步驟S25之研磨工序中研磨閘極電極GE2，仍可使結束步驟S25之研磨工序之階段中之閘極電極GE2之最小厚度T4大於上述研究例之情形之最小厚度T3(即T4>T3)。即，本實施形態之情形之結束步驟S25之研磨工序之階段中之閘極電極GE2之最小厚度T4，雖係最小厚度T2以下(即T4≦T2)，但可大於上述研究例之情形之最小厚度T3(即T4>T3)。
因此，在本實施形態中，與上述研究例相比，可抑制或防止結束步驟S25之研磨工序之階段中之閘極電極GE2之凹陷，又，可增大結束步驟S25之研磨工序之階段中之閘極電極GE2之厚度(尤其最小厚度T4)。因此，可抑制或防止因閘極電極GE2變薄所引起之閘極電極GE2之電阻之增加。因此，可提高半導體裝置之性能。例如，可提高具有閘極電極GE2之MISFET之動作速度。又，可防止因閘極電極GE2變薄所引起之閘極電極GE2之燒壞。因此，可提高半導體裝置之製造良率。
又，在本實施形態中，藉由於閘極電極GE2上部分地形成絕緣膜DB，即使在步驟S21之研磨工序中研磨閘極電極GE2，閘極電極GE2中位於絕緣膜DB之正下方之部分與除此以外之部分相比，研磨量受到抑制(研磨量變少)。因此，在結束步驟S21之研磨工序之階段，閘極電極GE2之上表面不平坦，容易成為形成有絕緣膜DB之區域(即位於絕緣膜DB之正下方之區域)突起之狀態。然而，即使成為此種狀態，若進行步驟S25之研磨工序，則藉由研磨閘極電極GE2之上表面，閘極電極GE2之上表面較結束步驟S21之研磨工序之階段更接近於平坦。
又，在結束步驟S25之研磨工序之階段，即使閘極電極GE2之上表面不平坦，形成有絕緣膜DB之區域中閘極電極GE2之上表面成為突起之狀態，仍不易產生惡劣影響。與此相對，如上述研究例之情 形，於閘極電極GE2中產生凹陷之情形，惡劣影響較大。此原因在於，若閘極電極GE2變薄，則擔憂閘極電極GE2之電阻之增加或斷開，但若閘極電極GE2較厚，則不會產生此種擔憂。即，若過量地研磨閘極電極GE2，則會產生問題，但抑制閘極電極GE2之研磨與問題之產生並不關聯。因此，在本實施形態中，藉由於閘極電極GE2上部分地形成絕緣膜DB，可抑制或防止過量地研磨閘極電極GE2。
又，閘極電極GE較佳為金屬閘極電極。藉此，可提高具有閘極電極GE3之MISFET之性能。因此，可提高半導體裝置之性能。
又，由於將閘極電極GE3設為金屬閘極電極，故上述金屬膜ME必須採用包含一層金屬膜之單層膜或於最下層具有金屬膜之積層膜。將金屬膜ME設為積層有複數層之積層膜之情形時，最下層必須為金屬膜，最下層以外可為金屬膜亦可不為金屬膜，亦可使用多晶矽膜。另，此處所提及之金屬膜係指顯示金屬傳導之導電膜，設為不僅包含單體之金屬膜(純金屬膜)或合金膜，且亦包含顯示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。
又，在本實施形態中，係在步驟S14及步驟S16中於半導體基板SB上形成源極/汲極區域後，在步驟S22中除去虛設閘極電極DG，且於除去虛設閘極電極DG之區域(與上述槽TR對應)中形成金屬閘極電極即閘極電極GE3。因此，由於係在形成源極/汲極區域之後進行之活性化退火(與上述步驟S17之熱處理對應)之後，形成金屬閘極電極即閘極電極GE3，故不對金屬閘極電極施加如活性化退火之高溫之負載，從而可提高將金屬閘極電極作為閘極電極之MISFET之特性，或抑制特性之不均一。
又，若將本實施形態應用於閘極電極GE2(第1閘極電極)之閘極長邊方向之尺寸(與上述尺寸L4對應)較虛設閘極電極DG之閘極長邊方向之尺寸(與上述尺寸L2對應)更大之情形，則效果較佳。又，若將 本實施形態應用於閘極電極GE2(第1閘極電極)之面積(俯視時之面積)較虛設閘極電極DG之面積(俯視時之面積)更大之情形，則效果較佳。此原因在於，在使用CMP法等之研磨處理中，於某圖案中產生凹陷之現象係該圖案越大越容易發生。即，在上述研究例中，閘極電極GE2之尺寸越大，在步驟S21之研磨工序或步驟S25之研磨工序中，於閘極電極GE2產生凹陷之可能性越高。與此相對，在本實施形態中，即使閘極電極GE2較大，藉由於閘極電極GE2上部分地形成絕緣膜DB，可抑制或防止於閘極電極GE2產生凹陷。因此，若將本實施形態應用於閘極電極GE2之尺寸較大之情形，則其效果極佳。根據此觀點，若將本實施形態應用於閘極電極GE2之閘極長邊方向之尺寸(與上述尺寸L4對應)較虛設閘極電極DG之閘極長邊方向之尺寸(與上述尺寸L2對應)更大之情形，則效果較佳。又，若將本實施形態應用於閘極電極GE2之面積(俯視時之面積)較虛設閘極電極DG之面積(俯視時之面積)更大之情形，則效果較佳。又，若將本實施形態應用於閘極電極GE2之閘極長邊方向之尺寸(與上述尺寸L4對應)為500nm以上之情形，則效果較佳。
又，若將本實施形態應用於由同層之矽膜PS1形成閘極電極GE2與虛設閘極電極DG之情形，則效果較佳。將閘極電極GE2與虛設閘極電極DG由同層之矽膜PS1形成之情形，所形成之閘極電極GE2與虛設閘極電極DG其高度成為大致相同。因此，若在步驟S21之研磨工序中露出虛設閘極電極DG，則閘極電極GE2亦露出，而有於閘極電極GE2產生凹陷之虞。與此相對，在本實施形態中，即使閘極電極GE2之高度與虛設閘極電極DG大致相同，藉由於閘極電極GE2上部分地形成絕緣膜DB，可抑制或防止於閘極電極GE2產生凹陷。又，藉由利用矽膜形成虛設閘極電極DG，可在步驟S22中確實容易除去虛設閘極電極DG。又，藉由利用矽膜形成閘極電極GE2，可提高具有閘極 電極GE2之MISFETQ3之可靠性。
又，在本實施形態中，於閘極電極GE2上形成防止凹陷用之絕緣膜DB，而於虛設閘極電極DG上較好係不形成該絕緣膜DB。藉此，在步驟S21之研磨工序中，可確實地露出虛設閘極電極DG之上表面，從而可在步驟S22中確實地除去虛設閘極電極DG。又，可於除去虛設閘極電極DG之區域(與上述槽TR對應)中確實地形成閘極電極GE3。
又，在步驟S22中，虛設閘極電極DG係除去，而閘極電極GE1、閘極電極GE2、控制閘極電極CG及記憶體閘極電極MG較好係不除去。藉此，可於除去虛設閘極電極DG之區域(與上述槽TR對應)確實地形成閘極電極GE3，且可防止隨著除去閘極電極GE1、閘極電極GE2、控制閘極電極CG及記憶體閘極電極MG而產生之異常(例如閘極電阻之增加等)。
又，在本實施形態中，較好係在步驟S22中除去虛設閘極電極DG之後，且在步驟S24中形成閘極電極GE3形成用之導電膜(此處為金屬膜ME)之前，在步驟S23中形成高介電常數絕緣膜即絕緣膜HK。藉此，可將具有閘極電極GE3之MISFETQ1之閘極絕緣膜設為高介電常數閘極絕緣膜。藉此，由於與不應用高介電常數閘極絕緣膜之情形相比，可增加閘極絕緣膜之物理膜厚，故可獲得可減少洩漏電流之優勢。
又，在本實施形態中，雖係於控制閘極電極CG上形成覆蓋絕緣膜CP1、於虛設閘極電極DG上形成覆蓋絕緣膜CP2、於閘極電極GE1上形成覆蓋絕緣膜CP3、於閘極電極GE2上形成覆蓋絕緣膜CP4，但亦可省略此等覆蓋絕緣膜CP1、CP2、CP3、CP4之形成。省略覆蓋絕緣膜CP1、CP2、CP3、CP4之形成之情形時，省略上述步驟S6之絕緣膜IL1形成工序即可。此情形時，在步驟S7中，雖係由經圖案化之矽膜PS1形成控制閘極電極CG，但於該控制閘極電極CG上不形成覆蓋 絕緣膜CP1，又，上述積層膜LF1不包含絕緣膜IL1。又，此情形時，在上述步驟S13中，雖係由經圖案化之矽膜PS1形成虛設閘極電極DG及閘極電極GE1、GE2，但於其等上不形成覆蓋絕緣膜CP2、CP3、CP4。
形成有覆蓋絕緣膜CP1、CP2、CP3、CP4之情形時，由於係於閘極電極GE2上形成覆蓋絕緣膜CP4，故上述絕緣膜DB並非接觸於閘極電極GE2予以形成，而係於閘極電極GE2上之覆蓋絕緣膜CP4上形成絕緣膜DB。即，絕緣膜DB係接觸於閘極電極GE2上之覆蓋絕緣膜CP4而形成，不接觸於閘極電極GE2。即，絕緣膜DB介隔覆蓋絕緣膜CP4形成於閘極電極GE2上。另一方面，在省略覆蓋絕緣膜CP1、CP2、CP3、CP4之形成之情形時，由於於閘極電極GE2上不形成覆蓋絕緣膜CP4，故上述絕緣膜DB直接形成於閘極電極GE2上，且絕緣膜DB接觸於閘極電極GE2。
在形成覆蓋絕緣膜CP1、CP2、CP3、CP4之情形時，由於於虛設閘極電極DG上形成覆蓋絕緣膜CP2，故在步驟S21之研磨工序中，不僅將絕緣膜IL3且將虛設閘極電極DG上之覆蓋絕緣膜CP2進行研磨並除去，藉此露出虛設閘極電極DG。即，在步驟S21之研磨工序中，不僅研磨絕緣膜IL3且研磨覆蓋絕緣膜CP1、CP2、CP3、CP4。另一方面，在省略覆蓋絕緣膜CP1、CP2、CP3、CP4之形成之情形時，由於不於虛設閘極電極DG上形成覆蓋絕緣膜CP2，故在步驟S21之研磨工序中，藉由研磨絕緣膜IL3並除去，而露出虛設閘極電極DG。
本實施形態可應用於形成或不形成覆蓋絕緣膜CP1、CP2、CP3、CP4之情形之任一者。
且，在形成有覆蓋絕緣膜CP1、CP2、CP3、CP4之情形時，可獲得如下之效果。即，在形成有覆蓋絕緣膜CP1、CP2、CP3、CP4之情形時，可在上述步驟S19中於源極/汲極區域上形成金屬矽化物層SL 時，不於控制閘極電極CG、虛設閘極電極DG、閘極電極GE1及閘極電極GE2上形成金屬矽化物層SL。因此，在步驟S21之研磨工序中，不研磨金屬矽化物層SL。若在研磨工序中研磨金屬矽化物層SL，則有產生劃痕之虞。由於若形成覆蓋絕緣膜CP1、CP2、CP3、CP4，則可不於控制閘極電極CG、虛設閘極電極DG、閘極電極GE1及閘極電極GE2上形成金屬矽化物層SL，故可確實地防止在步驟S21之研磨工序中產生劃痕。
又，在本實施形態中，於半導體基板SB上不僅形成MISFETQ3用之閘極電極GE2(第1閘極電極)與MISFETQ1用之虛設閘極電極DG，且形成MISFETQ2(第3MISFET)用之閘極電極GE1(第3閘極電極)。閘極電極GE1之閘極長邊方向之尺寸(與上述尺寸L3對應)，較閘極電極GE2之閘極長邊方向之尺寸(與上述尺寸L4對應)更小。在上述步驟S18中於閘極電極GE2上形成上述絕緣膜DB，而不於閘極電極GE1上形成上述絕緣膜DB。
由於閘極電極GE1之閘極長邊方向之尺寸(與上述尺寸L3對應)，較閘極電極GE2之閘極長邊方向之尺寸(與上述尺寸L4對應)更小，故即使於閘極電極GE2有凹陷之擔憂，仍不容易於閘極電極GE1產生凹陷之問題。因此，對於閘極長邊方向之尺寸較大且容易產生凹陷之問題之閘極電極GE2，係藉由於閘極電極GE2上形成上述絕緣膜DB來抑制或防止凹陷之產生，另一方面，對於閘極長邊方向之尺寸較小且不容易產生凹陷之問題之閘極電極GE1，係不於閘極電極GE1上形成上述絕緣膜DB。如此般，藉由分別對閘極電極GE1與閘極電極GE2實施適當之對策，可謀求半導體裝置之性能提高或製造良率提高。
又，閘極電極GE2(第1閘極電極)與虛設閘極電極DG與閘極電極GE1(第3閘極電極)，係由同層之矽膜PS1形成。藉此，可減少半導體裝置之製造工序數，又，可容易製造半導體裝置。在步驟S21之研磨 工序中，露出虛設閘極電極DG且亦露出閘極電極GE1。
將閘極電極GE2與虛設閘極電極DG與閘極電極GE1由同層之矽膜PS1形成之情形時，所形成之閘極電極GE2與虛設閘極電極DG與閘極電極GE1其高度大致相同。因此，若在步驟S21之研磨工序中露出虛設閘極電極DG，則閘極電極GE1亦露出。然而，由於閘極電極GE1之閘極長邊方向之尺寸(與上述尺寸L3對應)，較閘極電極GE2之閘極長邊方向之尺寸(與上述尺寸L4對應)更小，故即使在步驟S21中露出閘極電極GE1，仍不容易於閘極電極GE1產生凹陷之問題。另一方面，對於閘極長邊方向之尺寸較大之閘極電極GE2，藉由於閘極電極GE2上部分地形成絕緣膜DB，可抑制或防止於閘極電極GE2產生凹陷。又，藉由將虛設閘極電極DG由矽膜形成，在步驟S22中確實地容易除去虛設閘極電極DG。又，藉由將閘極電極GE2與閘極電極GE1由矽膜形成，可提高具有閘極電極GE2之MISFETQ3與具有閘極電極GE1之MISFETQ2之可靠性。
又，在本實施形態中，於閘極電極GE2上部分地形成絕緣膜DB，且使該絕緣膜DB作為防凹陷圖案發揮功能。因此，在步驟S21之研磨工序中，必須以絕緣膜DB(第1膜)之研磨速度小於絕緣膜IL3之研磨速度之條件(研磨條件)研磨絕緣膜IL3。研磨速度例如可根據所使用之研磨液(漿液)等進行調整。
絕緣膜IL3為單體膜(單層之膜)之情形時，由不同於絕緣膜IL3之材料形成絕緣膜DB，且以絕緣膜DB之研磨速度小於構成絕緣膜IL3之單體膜之研磨速度之條件，在步驟S21中研磨絕緣膜IL3即可。例如，將絕緣膜IL3設為氧化矽膜之單體膜之情形時，將絕緣膜DB由氧化矽以外之材料(例如氮化矽)形成，且以絕緣膜DB(氮化矽膜)之研磨速度小於絕緣膜IL3(氧化矽膜)之研磨速度之條件(研磨條件)，進行步驟S21之研磨工序即可。
又，絕緣膜IL3包含絕緣膜IL4與形成於絕緣膜IL4上且較絕緣膜IL4更厚之絕緣膜IL5之積層膜之情形時，將絕緣膜DB由不同於絕緣膜IL5之材料形成，且在步驟S21中，以較絕緣膜IL5更難以研磨絕緣膜DB之條件研磨絕緣膜IL3即可。
又，絕緣膜IL3包含氮化矽膜與形成於該氮化矽膜上且較該氮化矽膜更厚之氧化矽膜之積層膜之情形(即，上述絕緣膜IL4包含氮化矽膜，且上述絕緣膜IL5包含氧化矽膜之情形)時，在步驟S21中，以較氧化矽膜(絕緣膜IL5)更難以研磨絕緣膜DB之條件研磨絕緣膜IL3即可。
又，絕緣膜IL3包含氮化矽膜(絕緣膜IL4)與形成於該氮化矽膜上且較該氮化矽膜更厚之氧化矽膜(絕緣膜IL5)之積層膜之情形，且絕緣膜DB包含氮化矽之情形時，在步驟S21中，以較氧化矽(絕緣膜IL5)更難以研磨氮化矽(絕緣膜DB、IL4)之條件研磨絕緣膜IL3即可。
絕緣膜IL3包含積層有複數層絕緣膜之積層膜之情形時，較好係以絕緣膜DB之研磨速度小於該積層膜之平均研磨速度之條件，在步驟S21中研磨絕緣膜IL3。又，絕緣膜IL3包含積層有複數層絕緣膜之積層膜之情形時，較好係以絕緣膜DB之研磨速度小於該積層膜之主要絕緣膜(與構成積層膜之複數層絕緣膜中厚度為最厚之絕緣膜對應)之研磨速度之條件，在步驟S21中研磨絕緣膜IL3。
藉此，可使部分地形成於閘極電極GE2上之絕緣膜DB作為防凹陷圖案確實地發揮功能。另，B較A更難以研磨係與B之研磨速度小於A之研磨速度對應。
又，在步驟S21之研磨工序中，若以絕緣膜DB之研磨速度小於閘極電極GE2之研磨速度之條件進行研磨，則更佳，藉此，可進一步提高藉由設置絕緣膜DB所產生之閘極電極GE2之防凹陷效果。
又，由於絕緣膜DB係部分地形成於閘極電極GE2上，故在形成 有絕緣膜DB之階段，閘極電極GE2具有位於絕緣膜DB之正下方之部分、與不位於絕緣膜DB之正下方之部分。因此，在步驟S21之研磨工序中，閘極電極GE2之至少一部分露出。但，即使在步驟S21之研磨工序中閘極電極GE2未露出，只要虛設閘極電極DG露出即可，不會產生製造工序上之異常。
又，絕緣膜DB係作為防凹陷圖案發揮功能者，由於絕緣性並非必須，故亦可不以絕緣材料形成。但，絕緣膜DB較好係包含絕緣材料(即具有絕緣性)，藉此，即使在絕緣膜DB形成時殘留不需要之材料，例如上述絕緣膜IL2之不需要之部分未完全除去而殘留，由於該殘留物不包含導電材料而包含絕緣材料，故不容易產生異常。因此，可提高半導體裝置之可靠性。又，使半導體裝置之製造工序之管理容易進行。
又，控制閘極電極CG及記憶體閘極電極MG較好係分別包含矽。其理由係如下所示者。即，非揮發性記憶體其電荷保持特性較重要。若將構成非揮發性記憶體之記憶體胞之控制閘極電極CG及記憶體閘極電極MG設為金屬閘極電極，則有金屬閘極電極之金屬擴散至電荷累積膜(此處為絕緣膜MZ)，致使電荷保持特性下降之擔憂。藉由將控制閘極電極CG及記憶體閘極電極MG設為包含矽之矽閘極電極，不會有此種擔憂，從而可提高非揮發性記憶體之記憶體胞之可靠性。
又，在本實施形態中，已針對於相同之半導體基板SB上形成非揮發性記憶體、金屬閘極電晶體(此處為MISFETQ1)、形成防凹陷圖案即絕緣膜DB之MISFET(此處為MISFETQ3)、及不形成防凹陷圖案即絕緣膜DB之MISFET(此處為MISFETQ2)之情形進行說明。
作為其他形態，亦可能有省略不形成防凹陷圖案即絕緣膜DB之MISFET(此處為MISFETQ2)之情形。此情形時，將不形成防凹陷圖案即絕緣膜DB之MISFET(此處為MISFETQ2)，置換成金屬閘極電晶體 (此處為MISFETQ1)即可。即，亦可將除非揮發性記憶體、及形成防凹陷圖案即絕緣膜DB之MISFET(此處為MISFETQ3)以外之MISFET設為金屬閘極電晶體(此處為MISFETQ1)。
又，進而作為其他形態，亦可能有省略非揮發性記憶體之形成之情形。此情形時，在上述步驟S5中形成矽膜PS1，在上述步驟S6中形成絕緣膜IL1後，省略上述步驟S7~S12，而藉由在上述步驟S13中將積層膜LF1圖案化而形成積層體LM2、LM3、LM4即可。其後，進行上述步驟S15(側壁隔片形成工序)及其以後之工序。
又，進而作為其他形態，亦可能有省略非揮發性記憶體之形成，且省略不形成防凹陷圖案即絕緣膜DB之MISFET(此處為MISFETQ2)之情形。此情形時，藉由在上述步驟S5中形成矽膜PS1，在上述步驟S6中形成絕緣膜IL1後，省略上述步驟S7~S12，而在上述步驟S13中將積層膜LF進行圖案化而形成積層體LM2、LM4即可。其後，進行上述步驟S15(側壁隔片形成工序)及其以後之工序。
(實施形態2)
在上述實施形態1中，已說明於閘極電極GE2上部分地形成絕緣膜DB，在本實施形態2中，針對向閘極電極GE2上配置絕緣膜DB之具體例進行說明。
圖73係本實施形態2之半導體裝置之主要部分俯視圖，顯示高耐壓MISFET形成區域1D之俯視圖。又，圖74及圖75係本實施形態2之半導體裝置之主要部分剖面圖，圖73之D1-D1線之剖面圖與圖74大致對應，圖73之D2-D2線之剖面圖與圖75大致對應。另，在圖74及圖75之剖面圖中，為簡略化，未將絕緣膜IL3分成上述絕緣膜IL4與上述絕緣膜IL5，而簡單地顯示為絕緣膜IL3，絕緣膜IL3亦可採用與上述實施形態1相同之積層膜。
由於本實施形態2之半導體裝置之製造工序與上述實施形態1相 同，故此處省略其重複之說明。又，對於記憶體形成區域1A與金屬閘極電晶體形成區域1B與低耐壓MISFET形成區域1C之構成，由於本實施形態2亦與上述實施形態1相同，故此處省略其圖示及說明，而針對高耐壓MISFET形成區域1D進行圖示與說明。
在本實施形態2中，高耐壓MISFET形成區域1D之MISFETQ3之構成亦與上述實施形態1基本相同。
即，如圖73~圖75所示，於高耐壓MISFET形成區域1D之半導體基板SB上，有以元件分離區域ST規定之活性區域AC，且於該活性區域AC中形成有p型井PW4。且，於半導體基板SB上形成有閘極電極GE2。在俯視時，閘極電極GE2具有與活性區域AC重疊之部分與不重疊之部分，且該活性區域AC具有與閘極電極GE2重疊之部分與不重疊之部分。圖73之情形時，閘極電極GE2係在俯視下以跨2個活性區域AC之方式形成。在閘極電極GE2與活性區域AC(p型井PW4)之間，介存有作為閘極絕緣膜發揮功能之絕緣膜GI2。又，於活性區域AC(p型井PW4)中，形成有構成LDD構造之源極/汲極區域之n-型半導體區域EX5及n+型半導體區域SD5。於n+型半導體區域SD5上形成有金屬矽化物層SL。
閘極電極GE2成為介隔側壁隔片SW埋入於絕緣膜IL3之狀態，於包含閘極電極GE2上之絕緣膜IL3上形成有絕緣膜IL6。於絕緣膜IL6上形成絕緣膜IL7，且於絕緣膜IL7之配線槽內埋入配線M1。於n+型半導體區域SD5上，形成貫通絕緣膜IL6及絕緣膜IL3之接觸孔CT，且於該接觸孔CT內埋入插塞PG，經由該插塞PG，n+型半導體區域SD5與配線M1電性連接。又，於閘極電極GE2上，形成貫通絕緣膜IL6之接觸孔CT(CT1)，且於該接觸孔CT(CT1)中埋入插塞PG，經由該插塞PG，閘極電極GE2與配線M1電性連接。將形成於閘極電極GE2上之接觸孔CT標註符號CT1，且稱為接觸孔CT1。因此，接觸孔CT1可稱 為形成於閘極電極GE2上，埋入用以連接於閘極電極GE2之插塞PG之接觸孔CT。
圖76及圖77係本實施形態2之半導體裝置之製造工序中之主要部分俯視圖，顯示與圖73相同之平面區域，在圖76及圖77中，顯示在上述步驟S18中形成絕緣膜DB之階段。但，在步驟S18中形成絕緣膜DB之階段，雖尚未形成接觸孔CT及插塞PG，但為便於理解，在圖76及圖77中，亦圖示於以後形成之接觸孔CT及插塞PG。又，圖76及圖77係俯視圖，為便於理解，於絕緣膜DB標註陰影線。另，在圖76及圖77中，形成於閘極電極GE2上之絕緣膜DB之圖案(平面形狀)相異。
如上述實施形態1中所說明般，在上述步驟S18中，絕緣膜DB並非在俯視時以覆蓋閘極電極GE2整體之方式形成，而係部分地形成於閘極電極GE2上。即，閘極電極GE2具有在俯視時被絕緣膜DB覆蓋之部分與不被覆蓋之部分。即，在步驟S18中形成有絕緣膜DB時，閘極電極GE2具有於其上形成絕緣膜DB之部分、與不於其上形成絕緣膜DB之部分。換言之，在步驟S18中形成絕緣膜DB時，閘極電極GE2具有位於絕緣膜DB之正下方之部分、與不位於絕緣膜DB之正下方之部分。另，於閘極電極GE2上形成有覆蓋絕緣膜CP4之情形時，絕緣膜DB形成於覆蓋絕緣膜CP4上。
於圖76與圖77中顯示絕緣膜DB之形成區域之具體例。另，參照圖76或圖77而於以下進行說明之絕緣膜DB之圖案(平面形狀)係俯視時之圖案(平面形狀)。又，閘極寬度係配置絕緣膜DB之閘極電極GE2之閘極寬度，閘極長度係該閘極電極GE2之閘極長度。
首先，針對圖76之情形進行說明。在步驟S18中形成於閘極電極GE2上之絕緣膜DB可採用例如圖76所示之圖案。
即，絕緣膜DB之平面形狀可採用例如線狀之圖案(平面形狀)，此情形時，延伸方向之尺寸大於與延伸方向正交之方向之尺寸。圖76 之情形時，線狀圖案之絕緣膜DB朝閘極寬邊方向(閘極電極GE2之閘極寬邊方向)延伸。線狀圖案之絕緣膜DB之延伸方向之尺寸成為占閘極電極GE2之尺寸(此處為閘極寬邊方向之尺寸)之過半之大小，即較閘極電極GE2之尺寸(此處為閘極寬邊方向之尺寸)之一半更大之大小。
又，於閘極電極GE2上，亦可配置複數層線狀圖案之絕緣膜DB，此情形時，可以於與線狀圖案之延伸方向正交之方向上相鄰之方式並列配置。圖76之情形時，朝閘極寬邊方向延伸之線狀圖案之絕緣膜DB係以於閘極長邊方向上相鄰之方式並列配置。即，圖76之情形時，條狀圖案之絕緣膜DB形成於閘極電極GE2上。又，在圖76中，雖並列配置有3層線狀圖案之絕緣膜DB，但配置數可根據需要進行變更。又，於1個閘極電極GE2上配置3層以上線狀圖案之絕緣膜DB之情形時，線狀圖案之絕緣膜DB之間隔較好係設為大致均等。
接著，針對圖77之情形進行說明。在步驟S18中形成於閘極電極GE2上之絕緣膜DB可採用例如圖77所示之圖案。
即，絕緣膜DB之平面形狀可設為例如格柵狀之圖案(平面形狀)。圖77之情形時，藉由使朝閘極電極GE2之閘極寬邊方向延伸之複數個線狀圖案、朝閘極電極GE2之閘極長邊方向之複數個線狀圖案交叉所構成之格柵狀之圖案之絕緣膜DB形成於閘極電極GE2上。
如圖76之情形或圖77之情形，較好係在俯視時，形成有絕緣膜DB之區域與未形成絕緣膜DB之區域在閘極電極GE2之上表面整體上大致均等地分割。又，在俯視時，形成於閘極電極GE2上之絕緣膜DB2之總面積，可設為不達該閘極電極GE2之面積之一半。
形成於閘極電極GE2上之絕緣膜DB之圖案可進行各種變更，較理想的是對接觸孔CT1之形成位置與絕緣膜DB之形成位置，實施如下辦法。
即，如圖76與圖77兩者所共通，步驟S18中之絕緣膜DB之形成位置、與上述步驟S27中之接觸孔CT1之形成位置，較好係在俯視時不重疊。即，在上述步驟S27中形成於閘極電極GE2上之接觸孔CT1之形成位置，較好係與在步驟S18中形成有絕緣膜DB之位置在俯視時不重疊。即，較好係於在步驟S18中形成有絕緣膜DB時與絕緣膜DB在俯視時不重疊之部分之閘極電極GE2上，於步驟S27中形成接觸孔CT1。藉此，在步驟S27中形成接觸孔CT1時，即使於閘極電極GE2上殘留有絕緣膜DB之一部分，由於在與該絕緣膜DB之殘留部不重疊之位置上形成接觸孔CT1，故仍可防止絕緣膜DB之殘留部對接觸孔CT1之形成產生惡劣影響。因此，可於閘極電極GE2上更加確實地形成接觸孔CT1。因此，可提高半導體裝置之可靠性。又，可提高半導體裝置之製造良率。
(實施形態3)
在本實施形態3中，針對將防凹陷圖案(絕緣膜DB)、與防止金屬矽化物層SL之形成之矽化物阻擋膜(絕緣膜DB2)由相同膜以相同工序形成之情形進行說明。
圖78~圖83係本實施形態3之半導體裝置之製造工序中之主要部分剖面圖，顯示高耐壓MISFET形成區域1D之剖面圖。另，在圖83之剖面圖中，為簡略化，不將絕緣膜IL3分為上述絕緣膜IL4與上述絕緣膜IL5，而簡單地顯示為絕緣膜IL3，絕緣膜IL3亦可設為與上述實施形態1相同之積層膜。
由於本實施形態3之半導體裝置之製造工序，係除步驟S18之絕緣膜DB形成工序與步驟S19之金屬矽化物層SL形成工序以外與上述實施形態1相同，故此處省略其重複之說明。又，由於記憶體形成區域1A與金屬閘極電晶體形成區域1B與低耐壓MISFET形成區域1C之製造工序，係本實施形態3亦與上述實施形態1相同，故此處省略其圖示及 說明，針對高耐壓MISFET形成區域1D進行圖示與說明。
在本實施形態3中，亦進行較上述步驟S18(絕緣膜DB形成工序)更前之工序。接著，將步驟S18之絕緣膜DB形成工序如以下般進行。
即，首先，在本實施形態3中，亦與上述實施形態1相同，如圖78所示，於半導體基板SB之主表面上(主表面整面上)，以覆蓋記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW之方式形成(堆積)絕緣膜IL2。接著，如圖79所示，於絕緣膜IL2上，使用光微影法形成光阻圖案PR1作為光阻圖案。圖79係形成有光阻圖案PR1之階段之高耐壓MISFET形成區域1D之剖面圖，對應於與上述圖28及圖29相同之工序階段。
本實施形態3與上述實施形態1不同的是光阻圖案PR1之形成位置。即，在上述實施形態1中，光阻圖案PR1形成於高耐壓MISFET形成區域1D之絕緣膜DB形成預定區域。與此相對，在本實施形態3中，光阻圖案PR1形成於高耐壓MISFET形成區域1D之絕緣膜DB形成預定區域與絕緣膜DB2形成預定區域。即，於絕緣膜DB2形成預定區域亦形成有光阻圖案PR1之點與上述實施形態1不同。
接著，將光阻圖案PR1作為蝕刻掩模使用，蝕刻絕緣膜IL2而進行圖案化，藉此形成包含經圖案化之絕緣膜IL2之絕緣膜DB、與包含經圖案化之絕緣膜IL2之絕緣膜DB2。對於此時之蝕刻，除不僅形成絕緣膜DB且形成絕緣膜DB2以外，本實施形態3亦可與上述實施形態1同樣地進行。其後，除去光阻圖案PR1。於圖80中顯示該階段。圖80對應於與上述圖30及圖31相同之工序階段。如此般，在本實施形態3中，進行步驟S18之形成絕緣膜DB之工序。
在本實施形態3中，絕緣膜DB亦形成於積層體LM4上，對於該絕緣膜DB，由於本實施形態3亦與上述實施形態1相同，故此處省略其重複之說明。
然而，在本實施形態3中，於步驟S18中亦形成絕緣膜DB2。該絕緣膜DB2係作為防止金屬矽化物層SL之形成之矽化物阻擋膜發揮功能者。形成有該絕緣膜DB2之點係本實施形態3與上述實施形態1之不同點。圖80之情形時，絕緣膜DB2係部分地形成於源極/汲極用之n+型半導體區域SD5上。即，絕緣膜DB2並非形成於n+型半導體區域SD5整體上，而形成於n+型半導體區域SD5之一部分上，在由側壁隔片SW覆蓋之區域中，n+型半導體區域SD5具有被絕緣膜DB2覆蓋之部分與不被其覆蓋之部分。
接著，如以下般進行步驟S19之金屬矽化物層SL形成工序。
即，如圖81所示，於包含n+型半導體區域SD1、SD2、SD3、SD4、SD5之上表面(表面)上之半導體基板SB之主表面整體上，以覆蓋記憶體閘極電極MG、積層體LM1、LM2、LM3、LM4及側壁隔片SW之方式形成(堆積)金屬膜MM。圖81對應於與上述圖32及圖33相同之工序階段。在該階段，本實施形態3與上述實施形態1之不同點在於：在本實施形態3中，由於絕緣膜DB2係部分地形成於n+型半導體區域SD5上，故於金屬膜MM與n+型半導體區域SD5之間介存有絕緣膜DB2。即，在本實施形態3中，n+型半導體區域SD5之上表面成為未被絕緣膜DB2覆蓋之部分接觸於金屬膜MM，而被絕緣膜DB2覆蓋之部分不接觸於金屬膜MM之狀態。
接著，藉由對半導體基板SB實施熱處理，使n+型半導體區域SD1、SD2、SD3、SD4、SD5之各上層部分(表層部分)與金屬膜MM反應。藉此，如圖82所示，分別於n+型半導體區域SD1、SD2、SD3、SD4、SD5之各上部(上表面、表面、上層部)形成金屬矽化物層SL。其後，將未反應之金屬膜MM藉由濕式蝕刻等除去。於圖82中顯示該階段之剖面圖。圖82對應於與上述圖34及圖35相同之工序階段。又，亦可在除去未反應之金屬膜MM後，進而進行熱處理。
在該階段，本實施形態3與上述實施形態1之不同點在於：在本實施形態3中，由於絕緣膜DB2係部分地形成於n+型半導體區域SD5上，故金屬矽化物層SL並非形成於n+型半導體區域SD5之上表面整體，而形成於n+型半導體區域SD5之上表面中、未被絕緣膜DB2覆蓋之部分。即，在本實施形態3中，係於n+型半導體區域SD5之上表面中、未被絕緣膜DB2覆蓋之部分中形成金屬矽化物層SL，而不於被絕緣膜DB2覆蓋之部分中形成金屬矽化物層SL。
以後之工序，本實施形態3亦與上述實施形態1相同。即，在上述步驟S20中形成上述絕緣膜IL3，並進行上述步驟S21之研磨工序，在上述步驟S22中除去上述虛設閘極電極DG，在上述步驟S23中形成上述絕緣膜HK，在上述步驟S24中形成上述金屬膜ME，並進行上述步驟S25之研磨工序。接著，在上述步驟S26中形成上述絕緣膜IL6，在上述步驟S27中形成上述接觸孔CT，在上述步驟S28中形成上述插塞PG，在上述步驟S29中形成上述絕緣膜IL7及上述配線M1。藉此，可獲得圖83之構造。圖83對應於與上述圖58及圖59相同之工序階段。
在本實施形態3中，在步驟S18中於積層體LM4上形成作為防凹陷圖案之絕緣膜DB時，亦形成作為防止金屬矽化物層SL之形成之矽化物阻擋膜之絕緣膜DB2。該絕緣膜DB2在步驟S19中形成金屬矽化物層SL時，係形成於欲防止金屬矽化物層SL之形成之區域。即，由於當在形成金屬膜MM不久之前之階段存在矽區域(Si基板區域或多晶矽區域)之露出部時，會於此處形成金屬矽化物層SL，故在矽區域(Si基板區域或多晶矽區域)之露出部且不欲形成金屬矽化物層SL之區域中，預先形成絕緣膜DB2。藉此，可不於被絕緣膜DB2覆蓋之矽區域(Si基板區域或多晶矽區域)中形成金屬矽化物層SL。
例如，如圖80所示，於源極/汲極區域即n+型半導體區域SD5之一部分上形成絕緣膜DB2。藉此，在步驟S19中形成金屬矽化物層SL 時，如圖82所示，可不於形成有絕緣膜DB2之部分之n+型半導體區域SD5(即被絕緣膜DB2覆蓋之部分之n+型半導體區域SD5)上形成金屬矽化物層SL。
於高耐壓用之MISFETQ3之源極/汲極區域即n+型半導體區域SD5之一部分上形成絕緣膜DB2，不於藉此形成有絕緣膜DB2之部分之n+型半導體區域SD5上形成金屬矽化物層SL，藉此可提高MISFETQ3之耐壓。
即，於n+型半導體區域SD5之整體上形成有金屬矽化物層SL之情形時，埋入至形成於n+型半導體區域SD5上之接觸孔CT之插塞PG(以下稱為n+型半導體區域SD5上之插塞PG)、與鄰接於n+型半導體區域SD5之n-型半導體區域EX5之間，經由金屬矽化物層SL以低電阻電性連接。然而，為提高MISFETQ3之耐壓，有時較好將n+型半導體區域SD5上之插塞PG、與鄰接於n+型半導體區域SD5之n-型半導體區域EX5之間之電阻確保為某程度。因此，應用本實施形態3，不於n+型半導體區域SD5整體，而於n+型半導體區域SD5之一部分上形成金屬矽化物層SL，藉此可將n+型半導體區域SD5上之插塞PG、與鄰接於n+型半導體區域SD5之n-型半導體區域EX5之間之電阻確保為某程度，從而可提高MISFETQ3之耐壓。
又，如圖83所示，較好係藉由不於接觸孔CT之形成預定位置形成絕緣膜DB2，預先於n+型半導體區域SD5之上表面中、接觸孔CT之形成預定位置形成金屬矽化物層SL。藉此，n+型半導體區域SD5上之插塞PG可與形成於n+型半導體區域SD5之上表面之金屬矽化物層SL接觸。且，較好係以閘極電極GE2之閘極長邊方向觀察時，在n+型半導體區域SD5上之連接有插塞PG之金屬矽化物層SL與n-型半導體區域EX5之間，存在藉由形成絕緣膜DB2而防止形成金屬矽化物層SL之區域。
又，在本實施形態3中，使用共通之絕緣膜IL2，形成作為防凹陷圖案之絕緣膜DB、及作為矽化物阻擋膜之絕緣膜DB2。因此，可減少半導體裝置之製造工序數。
以上，雖已將由本發明者完成之發明基於其實施形態具體地說明，但當然本發明並非限定於上述實施形態，在不脫離其主旨之範圍內可進行各種變更。
1C‧‧‧低耐壓MISFET形成區域
1D‧‧‧高耐壓MISFET形成區域
CP3‧‧‧覆蓋絕緣膜
CP4‧‧‧覆蓋絕緣膜
DB‧‧‧絕緣膜
EX4‧‧‧n-型半導體區域
EX5‧‧‧n-型半導體區域
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GI1‧‧‧絕緣膜
GI2‧‧‧絕緣膜
IL3‧‧‧絕緣膜
IL4‧‧‧絕緣膜
IL5‧‧‧絕緣膜
LM3‧‧‧積層體
LM4‧‧‧積層體
PW3‧‧‧p型井
PW4‧‧‧p型井
Q2‧‧‧MISFET
Q3‧‧‧MISFET
SB‧‧‧半導體基板
SD4‧‧‧n+型半導體區域
SD5‧‧‧n+型半導體區域
SL‧‧‧金屬矽化物層
ST‧‧‧元件分離區域
SW‧‧‧側壁隔片

Claims (17)

  1. 一種半導體裝置之製造方法，其包含以下工序：(a)準備半導體基板；(b)於上述半導體基板上形成第1MISFET用之第1閘極電極與第2MISFET用之虛設閘極電極；(c)於上述第1閘極電極上部分地形成第1膜；(d)於上述半導體基板上，以覆蓋上述第1閘極電極、上述虛設閘極電極及上述第1膜之方式形成絕緣膜；(e)藉由研磨上述絕緣膜使上述虛設閘極電極露出；(f)上述(e)工序後，除去上述虛設閘極電極；(g)以填埋在上述(f)工序中已除去上述虛設閘極電極之區域即槽之方式，於上述絕緣膜上形成導電膜；及(h)藉由研磨上述導電膜，除去上述槽之外部之上述導電膜，並於上述槽內殘留上述導電膜，藉此形成上述第2MISFET用之第2閘極電極；且在上述(e)工序中，係以上述第1膜之研磨速度小於上述絕緣膜之研磨速度之條件研磨上述絕緣膜。
  2. 如請求項1之半導體裝置之製造方法，其中上述第1閘極電極之閘極長邊方向之尺寸大於上述虛設閘極電極之閘極長邊方向之尺寸。
  3. 如請求項2之半導體裝置之製造方法，其中上述第1閘極電極之面積大於上述虛設閘極電極之面積。
  4. 如請求項3之半導體裝置之製造方法，其中上述第2閘極電極係金屬閘極電極。
  5. 如請求項4之半導體裝置之製造方法，其中在上述(c)工序中，不 於上述虛設閘極電極上形成上述第1膜。
  6. 如請求項1之半導體裝置之製造方法，其中在上述(f)工序中，不除去上述第1閘極電極。
  7. 如請求項1之半導體裝置之製造方法，其中上述第1閘極電極及上述虛設閘極電極係由同層之矽膜形成。
  8. 如請求項1之半導體裝置之製造方法，其中上述第1膜包含絕緣材料。
  9. 如請求項1之半導體裝置之製造方法，其中在上述(f)工序後且上述(g)工序前，包含以下工序：(f1)於包含上述槽之底部及側壁上之上述絕緣膜上，形成高介電常數絕緣膜；且在上述(g)工序中，以填埋上述槽之方式，於上述高介電常數絕緣膜上形成上述導電膜；在上述(h)工序中，藉由研磨上述導電膜及上述高介電常數絕緣膜，除去上述槽之外部之上述導電膜及上述高介電常數絕緣膜，於上述槽內殘留上述導電膜及上述高介電常數絕緣膜。
  10. 如請求項1之半導體裝置之製造方法，其中在上述(d)工序中形成之上述絕緣膜包含氮化矽膜與上述氮化矽膜上之氧化矽膜之積層膜；且在上述(e)工序中，係以相較於上述氧化矽膜更難以研磨上述第1膜之條件研磨上述絕緣膜。
  11. 如請求項10之半導體裝置之製造方法，其中在上述(c)工序中形成之上述第1膜包含氮化矽；且上述(e)工序係以相較於氧化矽更難以研磨氮化矽之條件研磨上述絕緣膜。
  12. 如請求項1之半導體裝置之製造方法，其中在上述(b)工序中，於 上述半導體基板上，形成上述第1閘極電極與上述第1閘極電極上之第1覆蓋絕緣膜之第1積層體、及上述虛設閘極電極與上述虛設閘極電極上之第2覆蓋絕緣膜之第2積層體；且在上述(c)工序中，於上述第1積層體上部分地形成上述第1膜；在上述(d)工序中，於上述半導體基板上，以覆蓋上述第1積層體、上述第2積層體及上述第1膜之方式形成上述絕緣膜；在上述(e)工序中，藉由研磨上述絕緣膜及上述第2覆蓋絕緣膜，而露出上述虛設閘極電極。
  13. 如請求項1之半導體裝置之製造方法，其中在上述(b)工序中，於上述半導體基板上亦形成第3MISFET用之第3閘極電極；且在上述(c)工序中，不於上述第1閘極電極及上述第3閘極電極上形成上述第1膜；在上述(d)工序中，於上述半導體基板上，以覆蓋上述第1閘極電極、上述虛設閘極電極、上述第3閘極電極及上述第1膜之方式形成上述絕緣膜；上述第3閘極電極之閘極長邊方向之尺寸小於上述第1閘極電極之閘極長邊方向之尺寸。
  14. 如請求項13之半導體裝置之製造方法，其中上述第1閘極電極與上述虛設閘極電極與上述第3閘極電極係由同層之矽膜形成；在上述(e)工序中，亦露出上述第3閘極電極。
  15. 如請求項1之半導體裝置之製造方法，其中在上述(b)工序後且上述(c)工序前，進而包含：(b1)於上述半導體基板上，形成上述第1MISFET用之第1源極/汲極區域、及上述第2MISFET用之第2源極/汲極區域之工序。
  16. 如請求項15之半導體裝置之製造方法，其中於上述(c)工序後且 上述(d)工序前，進而包含：(c1)於上述第1源極/汲極區域上與上述第2源極/汲極區域上，形成金屬矽化物層之工序。
  17. 如請求項16之半導體裝置之製造方法，其中在上述(c)工序中，於上述第2源極/汲極區域之一部分上亦形成上述第1膜；且在上述(c1)工序中，不於形成有上述第1膜之部分之上述第2源極/汲極區域上形成上述金屬矽化物層。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9496276B2 (en) * 2013-11-27 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. CMP fabrication solution for split gate memory embedded in HK-MG process
US9276005B1 (en) * 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
JP6518485B2 (ja) * 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6450624B2 (ja) * 2015-03-30 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6556601B2 (ja) 2015-11-11 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP3179514B1 (en) * 2015-12-11 2024-01-24 IMEC vzw Transistor device with reduced hot carrier injection effect
JP6683488B2 (ja) * 2016-02-03 2020-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017139375A (ja) * 2016-02-04 2017-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10276587B2 (en) * 2016-05-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
JP6591347B2 (ja) * 2016-06-03 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11037830B2 (en) * 2019-10-14 2021-06-15 Renesas Electronics Corporation Method of manufacturing semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4721710B2 (ja) * 2003-03-19 2011-07-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US7220650B2 (en) * 2004-04-09 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacer for semiconductor device and fabrication method thereof
US20060046523A1 (en) * 2004-08-25 2006-03-02 Jack Kavalieros Facilitating removal of sacrificial layers to form replacement metal gates
US7394155B2 (en) * 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
JP2009302269A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US8536007B2 (en) * 2012-02-22 2013-09-17 Freescale Semiconductor, Inc. Non-volatile memory cell and logic transistor integration
US9006045B2 (en) * 2013-03-11 2015-04-14 Globalfoundries Inc. Transistor including a gate electrode extending all around one or more channel regions

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