JP6591347B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置の製造技術に適用して有効な技術に関する。
半導体装置を製造するには、半導体基板に素子分離領域を形成し、素子分離領域で規定された半導体基板の活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、半導体基板上に多層配線構造を形成する。また、半導体基板としてＳＯＩ基板を用いる技術がある。
特開２００２−９１４４号公報（特許文献１）、特開２００４−３６３１２１号公報（特許文献２）、特開２００６−２２２３２９号公報（特許文献３）および特表２００７−５２６６５２号公報（特許文献４）には、ＳＴＩを有する半導体装置に関する技術が記載されている。
特開２００２−９１４４号公報 特開２００４−３６３１２１号公報 特開２００６−２２２３２９号公報 特表２００７−５２６６５２号公報
ＳＯＩ基板を用いて製造する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程、を有する。前記絶縁層と前記第１絶縁膜と前記素子分離領域とは、同じ材料からなる。半導体装置の製造方法は、更に、（ｂ）前記（ａ）工程後、前記基板の第１領域の前記第１絶縁膜をエッチングにより除去して前記第１領域の前記半導体層を露出させ、前記基板の第２領域の前記第１絶縁膜を残す工程、（ｃ）前記（ｂ）工程後、前記第１領域の前記半導体層をエッチングにより除去して前記第１領域の前記絶縁層を露出させる工程、を有する。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、エッチングにより前記第１領域の前記絶縁層の厚さと前記第２領域の前記第１絶縁膜の厚さとを薄くする工程、（ｅ）前記（ｄ）工程後、前記第２領域の前記半導体基板に不純物をイオン注入して第１半導体領域を形成する工程、を有する。半導体装置の製造方法は、更に、（ｆ）前記（ｅ）工程後、前記第１領域の前記絶縁層と前記第２領域の前記第１絶縁膜とをエッチングにより除去して、前記第１領域の前記半導体基板と前記第２領域の前記半導体層とを露出させる工程、を有する。半導体装置の製造方法は、更に、（ｇ）前記（ｆ）工程後、前記第１領域の前記半導体基板に第１トランジスタを形成し、前記第２領域の前記半導体層に第２トランジスタを形成する工程、を有する。前記（ｃ）工程では、前記第１領域の前記半導体層を第１エッチング液でウェットエッチングして除去し、前記（ｄ）工程のエッチングでは、前記第１エッチング液とは異なる第２エッチング液を用いて前記第１領域の前記絶縁層と前記第２領域の前記第１絶縁膜とをウェットエッチングする。前記第１エッチング液を用いた場合の前記第１絶縁膜および前記絶縁層のエッチング速度は、前記第１エッチング液を用いた場合の前記半導体層のエッチング速度よりも小さく、前記第２エッチング液を用いた場合の前記第１絶縁膜および前記絶縁層のエッチング速度は、前記第１エッチング液を用いた場合の前記第１絶縁膜および前記絶縁層のエッチング速度よりも大きい。
また、一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程、を有する。前記絶縁層と前記第１絶縁膜と前記素子分離領域とは、酸化シリコンからなる。半導体装置の製造方法は、更に、（ｂ）前記（ａ）工程後、前記基板の第１領域の前記第１絶縁膜をエッチングにより除去して前記第１領域の前記半導体層を露出させ、前記基板の第２領域の前記第１絶縁膜を残す工程、（ｃ）前記（ｂ）工程後、ＡＰＭ液を用いて前記第１領域の前記半導体層をウェットエッチングにより除去して前記第１領域の前記絶縁層を露出させる工程、を有する。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、フッ酸を用いて前記第１領域の前記絶縁層と前記第２領域の前記第１絶縁膜とをウェットエッチングして、前記第１領域の前記絶縁層の厚さと前記第２領域の前記第１絶縁膜の厚さとを薄くする工程、（ｅ）前記（ｄ）工程後、前記第２領域の前記半導体基板に不純物をイオン注入して第１半導体領域を形成する工程、を有する。半導体装置の製造方法は、更に、（ｆ）前記（ｅ）工程後、フッ酸を用いて前記第１領域の前記絶縁層と前記第２領域の前記第１絶縁膜とをウェットエッチングにより除去して、前記第１領域の前記半導体基板と前記第２領域の前記半導体層とを露出させる工程、を有する。半導体装置の製造方法は、更に、（ｇ）前記（ｆ）工程後、前記第１領域の前記半導体基板に第１トランジスタを形成し、前記第２領域の前記半導体層に第２トランジスタを形成する工程、を有する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の製造工程を示す工程フロー図である。 図１に続く半導体装置の製造工程を示す工程フロー図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部平面図である。 図２３と同じ半導体装置の製造工程中の要部平面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 第１検討例の半導体装置の製造工程中の要部断面図である。 図３９に続く第１検討例の半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。図３〜図３８は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図または要部平面図である。なお、図３〜図３８のうち、図３〜図２３および図２６〜図３８は要部断面図であり、図２４および図２５は要部平面図である。
まず、図３に示されるように、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用意（準備）する（図１のステップＳ１）。
ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば７００〜７５０μｍ程度とすることができる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸは、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。支持基板である半導体基板ＳＢの厚さに比べて半導体層ＳＭの厚さは薄く、半導体層ＳＭの厚さは、例えば１５〜２５ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
なお、ＳＯＩ基板１は、半導体装置が完成するまでＳＯＩ構造が維持される領域（平面領域）であるＳＯＩ領域１Ａと、後で半導体層ＳＭおよび絶縁層ＢＸが除去されてＳＯＩ構造ではなくなる領域（平面領域）であるバルク領域１Ｂとを有している。ＳＯＩ領域１Ａとバルク領域１Ｂとは、互いに異なる領域（平面領域）である。また、ＳＯＩ構造という場合に、絶縁層上の半導体層には、シリコン層（単結晶シリコン層）を好適に用いることができるが、これに限定されるものではなく、シリコン単結晶以外の半導体層を用いる場合もあり得る。
また、ＳＯＩ基板１において、半導体基板ＳＢの主面のうち、絶縁層ＢＸに接する側の主面を半導体基板ＳＢの上面と称し、半導体基板ＳＢの上面とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、ＳＯＩ基板１において、絶縁層ＢＸの主面のうち、半導体基板ＳＢに接する側の主面を絶縁層ＢＸの下面と称し、半導体層ＳＭに接する側の主面を絶縁層ＢＸの上面と称し、絶縁層の上面と下面とは、互いに反対側の面である。また、半導体層ＳＭの主面のうち、絶縁層ＢＸに接する側の主面を半導体層ＳＭの下面と称し、半導体層ＳＭの下面とは反対側の主面を、半導体層ＳＭの上面と称する。
ＳＯＩ基板１の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコン（Ｓｉ）の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板１を形成してもよい。貼り合わせ法では、例えば、シリコン（Ｓｉ）からなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコン（Ｓｉ）からなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板１を製造することもできる。
次に、図４に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの上面上に、絶縁膜（パッド絶縁膜）ＺＭ１を形成する（図１のステップＳ２）。絶縁膜ＺＭ１は、絶縁層ＢＸと同じ材料からなる。絶縁層ＢＸが酸化シリコンからなる場合は、絶縁膜ＺＭ１も酸化シリコンからなる。絶縁膜ＺＭ１は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。絶縁膜ＺＭ１の形成膜厚は、絶縁層ＢＸの厚さと、後述のステップＳ１０におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１のエッチング厚さ(エッチング量)との合計の値に設定しておくことが好ましい。
次に、絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成する（図１のステップＳ３）。絶縁膜ＺＭ２は、絶縁膜ＺＭ１とは異なる材料からなる。絶縁層ＢＸおよび絶縁膜ＺＭ１が酸化シリコンからなる場合は、絶縁膜ＺＭ２は窒化シリコンからなることが好ましい。また、絶縁膜ＺＭ２は、後述の絶縁膜ＺＭ３とも異なる材料からなる。絶縁膜ＺＭ２は、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ２の形成膜厚は、例えば８０〜１２０ｎｍ程度とすることができる。
ここまでの工程（ステップＳ１〜Ｓ３）により、半導体基板ＳＢと、半導体基板ＳＢ上の絶縁層ＢＸと、絶縁層ＢＸ上の半導体層ＳＭと、半導体層ＳＭ上の絶縁膜ＺＭ１と、絶縁膜ＺＭ１上の絶縁膜ＺＭ２と、を有する基板が準備される。
次に、図５に示されるように、溝ＴＲを形成する（図１のステップＳ４）。溝ＴＲは、後述の素子分離領域ＳＴを形成するための溝であり、すなわち、素子分離用の溝である。
溝ＴＲは、次のようにして形成することができる。すなわち、まず、絶縁膜ＺＭ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、溝ＴＲ形成予定領域の絶縁膜ＺＭ２を露出し、それ以外の領域の絶縁膜ＺＭ２を覆うようなパターン（平面形状）を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＺＭ２をエッチング（好ましくはドライエッチング）してパターニングする。これにより、溝ＴＲ形成予定領域の絶縁膜ＺＭ２が選択的に除去される。それから、このフォトレジストパターンを除去してから、絶縁膜ＺＭ２をエッチングマスク（ハードマスク）として用いて、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢをエッチング（好ましくはドライエッチング）することにより、溝ＴＲを形成することができる。
溝ＴＲは、絶縁膜ＺＭ２、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通し、溝ＴＲの底部（底面）が半導体基板ＳＢに到達している。すなわち、半導体基板ＳＢの厚みの途中に溝ＴＲの底部（底面）が位置している。このため、溝ＴＲの底面は、絶縁層ＢＸの下面よりも下方に位置しており、溝ＴＲの底部は、半導体基板ＳＢが露出されている。溝ＴＲの深さは、例えば２５０〜３００ｎｍ程度とすることができる。
次に、図６に示されるように、絶縁膜ＺＭ２上に、溝ＴＲ内を埋めるように、絶縁膜ＺＭ３を形成する（図１のステップＳ５）。絶縁膜ＺＭ３は、素子分離領域ＳＴ形成用の絶縁膜であり、酸化シリコン膜であることが好ましい。このため、絶縁膜ＺＭ３と絶縁膜ＺＭ１と絶縁層ＢＸとは、同じ材料からなり、好ましくは、いずれも酸化シリコンからなる。絶縁膜ＺＭ３は、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ３の形成膜厚は、溝ＴＲ内を絶縁膜ＺＭ３で埋める（満たす）のに十分な膜厚に設定することが好ましい。
次に、図７に示されるように、絶縁膜ＺＭ３をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨（研磨処理）することにより、溝ＴＲの外部の絶縁膜ＺＭ３を除去し、溝ＴＲ内に絶縁膜ＺＭ３を残存させる（図１のステップＳ６）。これにより、図７に示されるように、溝ＴＲに埋め込まれた絶縁膜ＺＭ３からなる素子分離領域ＳＴを形成することができる。素子分離領域ＳＴは、溝ＴＲ内に形成される。
ステップＳ６の研磨処理の際、絶縁膜ＺＭ２は、研磨ストッパ膜として機能することができる。すなわち、ステップＳ６では、絶縁膜ＺＭ３に比べて絶縁膜ＺＭ２が研磨されにくい条件で研磨処理を行うことで、絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができる。言い換えると、ステップＳ６では、絶縁膜ＺＭ３の研磨速度に比べて絶縁膜ＺＭ２の研磨速度が小さく（遅く）なる条件で研磨処理を行うことで、絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができる。絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができるように、絶縁膜ＺＭ２は、絶縁膜ＺＭ３とは異なる材料により形成する必要がある。絶縁膜ＺＭ３が酸化シリコンからなる場合は、絶縁膜ＺＭ２は、窒化シリコンからなることが好ましい。ステップＳ６の研磨処理を終了した段階では、絶縁膜ＺＭ２の上面が露出し、溝ＴＲ内に素子分離領域ＳＴが埋め込まれた状態になっているが、図７にも示されるように、素子分離領域ＳＴの上面は、絶縁膜ＺＭ２の上面とほぼ同じ高さ位置にある。
次に、図８に示されるように、素子分離領域ＳＴの上面をウェットエッチングすることにより、素子分離領域ＳＴの上面の高さ位置を低くする（図１のステップＳ７）。これにより、素子分離領域ＳＴの上面の高さは、絶縁膜ＺＭ２の上面よりも、所定の距離（高さ方向の距離）だけ低くなる。この際のウェットエッチングには、フッ酸（フッ化水素酸）を好適に用いることができる。このウェットエッチングを終了した段階で、素子分離領域ＳＴの上面の高さ位置は、絶縁膜ＺＭ２の上面よりも低くなっているが、絶縁膜ＺＭ１の上面の高さ位置とほぼ同じか、あるいは絶縁膜ＺＭ１の上面よりも高くなっており、絶縁膜ＺＭ１の上面よりも高くなっている方が、より好ましい。
なお、本願において、「フッ酸」と言うときは、希釈フッ酸（希フッ酸）も含むものとする。
次に、図９に示されるように、絶縁膜ＺＭ２をエッチングして除去する（図１のステップＳ８）。この際、絶縁膜ＺＭ１は、エッチングストッパ膜として機能させることができる。ステップＳ８では、絶縁膜ＺＭ２に比べて絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされにくい条件で、絶縁膜ＺＭ２をエッチングして除去することが好ましい。言い換えると、絶縁膜ＺＭ２のエッチング速度に比べて絶縁膜ＺＭ１および素子分離領域ＳＴの各エッチング速度が小さくなる条件で、絶縁膜ＺＭ２をエッチングして除去することが好ましい。これにより、絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされるのを抑制または防止しながら、絶縁膜ＺＭ２を選択的にエッチングして除去することができる。
なお、エッチング速度（エッチングレート）が小さいことは、エッチング速度が遅いことと同義であり、また、エッチング速度が低いこととも同義である。また、エッチング速度が大きいことは、エッチング速度が速いことと同義であり、また、エッチング速度が高いこととも同義である。エッチングされやすい場合は、エッチング速度が大きくなり、エッチングされにくい場合は、エッチング速度が小さくなる。
また、ステップＳ８のエッチングには、ウェットエッチングを好適に用いることができる。絶縁膜ＺＭ２が窒化シリコンからなり、絶縁膜ＺＭ１および素子分離領域ＳＴが酸化シリコンからなる場合は、ステップＳ８のウェットエッチングで用いるエッチング液としては、熱リン酸（加熱したリン酸）を好適に用いることができる。ステップＳ８で絶縁膜ＺＭ２をエッチングして除去すると、絶縁膜ＺＭ１の上面が露出する。すなわち、ステップＳ８では、ＳＯＩ領域１Ａとバルク領域１Ｂとの両方で、絶縁膜ＺＭ２が除去されて絶縁膜ＺＭ１の上面が露出される。
このようにして、ＳＴＩ（shallow trench isolation）法を用いてＳＴＩ構造の素子分離領域ＳＴが形成される。ＳＯＩ基板１を用意した段階では、半導体基板ＳＢの上面の全面上に絶縁層ＢＸを介して半導体層ＳＭが形成されていたが、素子分離領域ＳＴを形成すると、半導体層ＳＭは、それぞれ素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画される。
溝ＴＲおよびそれを埋めている素子分離領域ＳＴは、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通して、その底部が半導体基板ＳＢに達しており、素子分離領域ＳＴの下部は、半導体基板ＳＢ内に位置している。すなわち、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢにかけて形成された溝ＴＲに、素子分離領域ＳＴが埋め込まれた状態となっている。このため、素子分離領域ＳＴの一部は、絶縁層ＢＸの下面よりも下方に位置している。すなわち、素子分離領域ＳＴの底面（下面）は、絶縁層ＢＸの下面よりも深い位置にあり、素子分離領域ＳＴの一部（下部）は、絶縁層ＢＸの下面から、下方側に突出している。
この段階では、ＳＯＩ領域１Ａとバルク領域１Ｂとは、同じ構造を有している。すなわち、ＳＯＩ領域１Ａとバルク領域１Ｂとは、半導体基板ＳＢ上に絶縁層ＢＸと半導体層ＳＭと絶縁膜ＺＭ１とが下から順に積層された構造を有している。平面視において、ＳＯＩ領域１Ａとバルク領域１Ｂとの間には、素子分離領域ＳＴが介在している（配置されている）。言い換えると、平面視において、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界には、素子分離領域ＳＴが配置されている。
次に、図１０に示されるように、マスク層として、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ１を、フォトリソグラフィ技術を用いて絶縁膜ＺＭ１上に形成する。ＳＯＩ領域１Ａの絶縁膜ＺＭ１はフォトレジストパターンＰＲ１で覆われるが、バルク領域１Ｂの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ１で覆われずに露出される。フォトレジストパターンＰＲ１の端部（側面）は、ＳＯＩ領域１Ａとバルク領域１Ｂとの間に設けられている素子分離領域ＳＴ上に位置している。
なお、フォトリソグラフィ技術は、半導体基板の主面全面上にフォトレジスト膜を塗布法などにより形成してから、そのフォトレジスト膜を露光・現像してパターニングすることにより、所望のフォトレジストパターンを得る技術である。
次に、図１１に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、バルク領域１Ｂの絶縁膜ＺＭ１をエッチングして除去する（図２のステップＳ９）。このステップＳ９では、絶縁膜ＺＭ１に比べて半導体層ＳＭがエッチングされにくい条件で、絶縁膜ＺＭ１をエッチングして除去することが好ましい。言い換えると、ステップＳ９では、絶縁膜ＺＭ１のエッチング速度に比べて半導体層ＳＭのエッチング速度が小さく（遅く）なる条件で、絶縁膜ＺＭ１をエッチングして除去することが好ましい。これにより、バルク領域１Ｂの絶縁膜ＺＭ１をエッチングして除去するとともに、半導体層ＳＭをエッチングストッパとして機能させることができる。また、ステップＳ９のエッチングには、ウェットエッチングを好適に用いることができる。絶縁膜ＺＭ１が酸化シリコンからなる場合は、ステップＳ９のウェットエッチングで用いるエッチング液としては、フッ酸を好適に用いることができる。バルク領域１Ｂにおいて、絶縁膜ＺＭ１をエッチングして除去すると、半導体層ＳＭの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、絶縁膜ＺＭ１はフォトレジストパターンＰＲ１で覆われるため、エッチングされずに残存する。また、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われている領域は、エッチングされずに済むが、素子分離領域ＳＴのうち、フォトレジストパターンＰＲ１で覆われずに露出していた領域は、バルク領域１Ｂにおける絶縁膜ＺＭ１のエッチング厚み（エッチング量）と同程度、エッチングされ得る。その後、図１２に示されるように、フォトレジストパターンＰＲ１をアッシングなどにより除去する。
この段階では、図１２に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が残存して絶縁膜ＺＭ１の上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出された状態になっている。
次に、図１３に示されるように、バルク領域１Ｂの半導体層ＳＭをエッチングして除去する（図２のステップＳ１０）。このステップＳ１０では、半導体層ＳＭに比べて絶縁層ＢＸ、絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされにくい条件で、バルク領域１Ｂの半導体層ＳＭをエッチングして除去することが好ましい。言い換えると、ステップＳ１０では、半導体層ＳＭのエッチング速度に比べて絶縁層ＢＸ、絶縁膜ＺＭ１および素子分離領域ＳＴの各エッチング速度が小さく（遅く）なる条件で、バルク領域１Ｂの半導体層ＳＭをエッチングして除去することが好ましい。これにより、バルク領域１Ｂの半導体層ＳＭをエッチングして除去するとともに、バルク領域１Ｂの絶縁層ＢＸをエッチングストッパとして機能させることができ、また、素子分離領域ＳＴとＳＯＩ領域１Ａの絶縁膜ＺＭ１とがエッチングされるのを抑制または防止することができる。また、ステップＳ１０のエッチングには、ウェットエッチングを好適に用いることができる。半導体層ＳＭがシリコンからなり、絶縁層ＢＸ、絶縁膜ＺＭ１および素子分離領域ＳＴが酸化シリコンからなる場合は、ステップＳ１０のウェットエッチングで用いるエッチング液としては、ＡＰＭ液（Ammonium Hydrogen-preoxide Mixture：アンモニア過水液）を好適に用いることができる。ＡＰＭ液は、アンモニア水と過酸化水素水との混合液に対応している。バルク領域１Ｂにおいて、半導体層ＳＭをエッチングして除去すると、絶縁層ＢＸの上面が露出する。一方、ＳＯＩ領域１Ａにおいては、半導体層ＳＭは絶縁膜ＺＭ１で覆われているため、エッチングされずに残存する。
また、ステップＳ１０のエッチングは、バルク領域１Ｂの半導体層ＳＭの上面と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の上面と、素子分離領域ＳＴの上面と、が露出した状態で行われる。このため、ステップＳ１０でバルク領域１Ｂの半導体層ＳＭをエッチングする際に、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の表層部分がわずかにエッチングされる場合もあるが、そのような場合でも、ステップＳ１０のエッチングを終了した段階で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１は層状に残存しており、ＳＯＩ領域１Ａの半導体層ＳＭは露出されない。すなわち、ステップＳ１０でＳＯＩ領域１Ａの絶縁膜ＺＭ１がエッチングされたとしても、その絶縁膜ＺＭ１のエッチング量（エッチング厚み）は、ステップＳ１０を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さよりも小さい。また、ステップＳ１０では、ＳＯＩ領域１Ａの絶縁膜ＺＭ１のエッチング量（エッチング厚み）と同程度、素子分離領域ＳＴもエッチングされ得る。
この段階では、図１３に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が層状に残存して絶縁膜ＺＭ１の上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁膜ＺＭ１および半導体層ＳＭが除去されて絶縁層ＢＸの上面が露出された状態になっている。
次に、図１４に示されるように、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングすることにより、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くする（図２のステップＳ１１）。このステップＳ１１のエッチングには、ウェットエッチングを好適に用いることができる。
なお、図１３には、ステップＳ１０のエッチングを終了した後で、ステップＳ１１のエッチング工程を行う前の段階が示され、図１４には、ステップＳ１１のエッチング工程が終了した段階が示されている。
ステップＳ１０とステップＳ１１とでは、エッチング対象が相違しているため、ステップＳ１１で使用するエッチング液は、ステップＳ１０で使用するエッチング液とは相違している。すなわち、ステップＳ１０は、バルク領域１Ｂの半導体層ＳＭを積極的に（意図的に）エッチングする工程であり、それに対して、ステップＳ１１は、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとを積極的に（意図的に）エッチングする工程である。
ステップＳ１０では、半導体層ＳＭをエッチング対象としているため、半導体層ＳＭをエッチングしやすいエッチング液、すなわち半導体層ＳＭのエッチング速度がある程度大きくなるようなエッチング液を使用する。一方、ステップＳ１１では、絶縁膜ＺＭ１および絶縁層ＢＸをエッチング対象としているため、絶縁膜ＺＭ１および絶縁層ＢＸをエッチングしやすいエッチング液、すなわち絶縁膜ＺＭ１および絶縁層ＢＸのエッチング速度がある程度大きくなるようなエッチング液を使用する。
このため、ステップＳ１１で使用するエッチング液を用いた場合の絶縁膜ＺＭ１および絶縁層ＢＸのエッチング速度は、ステップＳ１０で使用するエッチング液を用いた場合の絶縁膜ＺＭ１および絶縁層ＢＸのエッチング速度よりも大きく（速く）なる。すなわち、ステップＳ１１のエッチング工程におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各エッチング速度は、ステップＳ１０のエッチング工程におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各エッチング速度よりも大きく（速く）なる。なお、絶縁膜ＺＭ１と絶縁層ＢＸとは同じ材料（好ましくは酸化シリコン）からなるため、ステップＳ１１における絶縁膜ＺＭ１のエッチング速度と絶縁層ＢＸのエッチング速度とは、ほぼ同じになり、また、ステップＳ１０における絶縁膜ＺＭ１のエッチング速度と絶縁層ＢＸのエッチング速度とは、ほぼ同じになる。
また、ステップＳ１０のエッチング工程では、絶縁層ＢＸおよび絶縁膜ＺＭ１に比べて半導体層ＳＭがエッチングされやすいエッチング液を使用するため、半導体層ＳＭのエッチング速度に比べて、絶縁層ＢＸおよび絶縁膜ＺＭ１の各エッチング速度が小さく（遅く）なる。一方、ステップＳ１１のエッチング工程では、絶縁層ＢＸおよび絶縁膜ＺＭ１をエッチングするのが目的であるため、半導体層ＳＭに比べて絶縁層ＢＸおよび絶縁膜ＺＭ１がエッチングされやすいエッチング液、すなわち、半導体層ＳＭのエッチング速度に比べて絶縁層ＢＸおよび絶縁膜ＺＭ１の各エッチング速度が大きく（速く）なるようなエッチング液、を使用する。
絶縁膜ＺＭ１および絶縁層ＢＸが酸化シリコンからなる場合は、ステップＳ１１のウェットエッチングで用いるエッチング液としては、フッ酸を好適に用いることができる。
ステップＳ１１のエッチングは、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸとの厚さとを薄くするために行われる。このため、ステップＳ１１のエッチングは、ＳＯＩ領域１Ａにおいて絶縁膜ＺＭ１の厚みの全てが除去されて半導体層ＳＭが露出されてしまう前に終了し、かつ、バルク領域１Ｂにおいて絶縁層ＢＸの厚みの全てが除去されて半導体基板ＳＢが露出されてしまう前に終了する。このため、ステップＳ１１のエッチングを行う直前も、ステップＳ１１のエッチングを行った直後も、ＳＯＩ領域１Ａでは絶縁膜ＺＭ１が層状に残存しており、バルク領域１Ｂでは絶縁層ＢＸが層状に残存している。このため、ステップＳ１１のエッチングを行う直前も、ステップＳ１１のエッチングを行った直後も、ＳＯＩ領域１Ａでは半導体層ＳＭは露出されておらず、バルク領域１Ｂでは半導体基板ＳＢは露出されていない。
ステップＳ１１のエッチングを行った直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ３は、ステップＳ１１のエッチングを行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１よりも薄い（すなわち０＜Ｔ３＜Ｔ１）。また、ステップＳ１１のエッチングを行った直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴ４は、ステップＳ１１のエッチングを行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴ２よりも薄い（すなわち０＜Ｔ４＜Ｔ２）。
なお、ステップＳ１１のエッチングを行う直前の構造は、図１３に対応し、ステップＳ１１のエッチングを行った直後の構造は、図１４に対応している。このため、ステップＳ１１のエッチングを行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１とバルク領域１Ｂの絶縁層ＢＸの厚さＴ２とは、図１３に示されており、ステップＳ１１のエッチングを行った直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ３とバルク領域１Ｂの絶縁層ＢＸの厚さＴ４とは、図１４に示されている。
ステップＳ１１のエッチングは、素子分離領域ＳＴの上面と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の上面と、バルク領域１Ｂの絶縁層ＢＸの上面とが露出した状態で行われるため、ステップＳ１１で、素子分離領域ＳＴの表層部と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の表層部と、バルク領域１Ｂの絶縁層ＢＸの表層部とがエッチングされて除去される。しかしながら、ステップＳ１１におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１のエッチング量（エッチング厚み）は、ステップＳ１１を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１よりも小さく、また、ステップＳ１１におけるバルク領域１Ｂの絶縁層ＢＸのエッチング量（エッチング厚み）は、ステップＳ１１を行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴ２よりも小さい。このため、ステップＳ１１を行っても、ＳＯＩ領域１Ａにおいて半導体層ＳＭ上に絶縁膜ＺＭ１が層状に残存し、バルク領域１Ｂの半導体基板ＳＢ上に絶縁層ＢＸが層状に残存した状態は、維持されており、ＳＯＩ領域１Ａでは、半導体層ＳＭは露出されず、バルク領域１Ｂでは、半導体基板ＳＢは露出されない。また、ステップＳ１１では、ＳＯＩ領域１Ａの絶縁膜ＺＭ１のエッチング量（エッチング厚み）と同程度、素子分離領域ＳＴもエッチングされ得る。
次に、図１５に示されるように、マスク層として、バルク領域１Ｂを覆いかつＳＯＩ領域１Ａを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ２を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。バルク領域１Ｂの絶縁層ＢＸは、フォトレジストパターンＰＲ２で覆われるが、ＳＯＩ領域１Ａの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ２で覆われずに露出される。フォトレジストパターンＰＲ２の端部（側面）は、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界に配置されている素子分離領域ＳＴ上に位置している。
次に、フォトレジストパターンＰＲ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ領域１Ａの半導体基板ＳＢに対して、しきい値調整用のイオン注入を行なう（図２のステップＳ１２）。このステップＳ１２で行うイオン注入を、図１５では矢印で模式的に示し、以降ではイオン注入Ｐ１と称することとする。また、図１５では、イオン注入Ｐ１で不純物が導入された領域を、符号ＧＰを付して半導体領域（不純物拡散層）ＧＰとして示してある。ステップＳ１２のイオン注入Ｐ１により、ＳＯＩ領域１Ａの半導体基板ＳＢに不純物が導入されて半導体領域ＧＰが形成される。
イオン注入Ｐ１は、ＳＯＩ領域１Ａに後で形成するＭＩＳＦＥＴのしきい値電圧（しきい値）を制御するためのイオン注入である。このイオン注入Ｐ１では、ＳＯＩ領域１Ａにおいて、ＳＯＩ基板１の半導体基板ＳＢに不純物イオンが導入されるが、ＳＯＩ基板１の半導体層ＳＭには不純物イオンが導入されないようにすることが望ましい。また、このイオン注入Ｐ１では、フォトレジストパターンＰＲ２がイオン注入阻止マスクとして機能するため、ＳＯＩ基板１のバルク領域１Ｂには不純物が導入されず、従って、バルク領域１Ｂの半導体基板ＳＢおよび半導体層ＳＭには不純物が導入されない。
イオン注入Ｐ１では、ＳＯＩ領域１Ａの半導体層ＳＭに不純物イオンが注入されないようにすることが好ましいが、これは、イオン注入Ｐ１でＳＯＩ領域１Ａの半導体層ＳＭに不純物イオンが注入されてしまうと、ＳＯＩ領域１Ａに後で形成されるＭＩＳＦＥＴの電気的特性のばらつきの原因となるからである。
このため、不純物イオンが半導体層ＳＭを突き抜けることができるような高い注入エネルギーで、イオン注入Ｐ１を行なうことが好ましい。イオン注入Ｐ１の注入エネルギーは、絶縁膜ＺＭ１の厚さと半導体層ＳＭの厚さと絶縁層ＢＸの厚さとにより調整され、少なくとも、不純物イオンの飛程（飛距離）が半導体基板ＳＢ内に位置するように設定する。これにより、イオン注入Ｐ１で、ＳＯＩ領域１Ａの半導体層ＳＭに不純物イオンを注入することなく、ＳＯＩ領域１Ａの半導体基板ＳＢに不純物イオンを注入することができる。
また、イオン注入Ｐ１では、ＳＯＩ領域１Ａにおいて、絶縁層ＢＸの下の半導体基板ＳＢに不純物をイオン注入するが、半導体基板ＳＢにおける絶縁層ＢＸに近い領域（絶縁層ＢＸに隣接する領域）にも不純物イオンが注入されるようにすることが好ましい。すなわち、半導体基板ＳＢ内に形成された半導体領域ＧＰが絶縁層ＢＸに接する（隣接する）ようにすることが好ましい。この半導体領域ＧＰの不純物濃度をイオン注入Ｐ１の注入量（ドーズ量）で調整することにより、ＳＯＩ領域１Ａに後で形成するＭＩＳＦＥＴのしきい値を制御することができる。従って、製造された半導体装置においては、ＳＯＩ領域１Ａの半導体基板ＳＢにおける絶縁層ＢＸに隣接する領域（半導体領域ＧＰに対応）には、不純物が導入された状態となる。イオン注入Ｐ１の後、フォトレジストパターンＰＲ２は除去する。
ステップＳ１２のイオン注入Ｐ１では、ＳＯＩ基板１の半導体層ＳＭに不純物イオンができるだけ注入されないようにすることが好ましいが、そのためには、イオン注入エネルギーがかなり高くなる。また、イオン注入Ｐ１は、ドーズ量もかなり多くなり、例えば、一般的なチャネルドープイオン注入のドーズ量の１０倍程度である。一例を挙げると、イオン注入Ｐ１のドーズ量は、１×１０１２〜１×１０１４／ｃｍ２程度である。このため、イオン注入Ｐ１では、上記フォトレジストパターンＰＲ２で覆われていない部分の素子分離領域ＳＴにも、不純物イオンがかなり注入されてしまう。つまり、平面視においてＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴにも、イオン注入Ｐ１で不純物イオンがかなり注入されてしまう。素子分離領域ＳＴは、イオン注入で不純物イオンが注入されると、エッチングされやすくなり、後で行うステップＳ１４のエッチング工程で、エッチング速度が大きくなりやすい。しかしながら、本実施の形態では、ステップＳ１１のエッチング工程で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの各厚さを薄くしているため、後述のステップＳ１４において、エッチング量を抑制することができ、それによって、素子分離領域ＳＴが過剰にエッチングされるのを防止できる。従って、後述のステップＳ１４において、素子分離領域ＳＴに後述のディボットＤＴが発生するのを抑制または防止することができる。
なお、ステップＳ６で素子分離領域ＳＴを形成した後、ステップＳ１１のエッチング工程を終了するまでは、ＳＯＩ基板１に対してイオン注入工程は行われていないため、ステップＳ１０のエッチング工程やステップＳ１１のエッチング工程は、素子分離領域ＳＴに不純物がイオン注入されていない状態で行われる。一方、ステップＳ１１のエッチング工程の後、ステップＳ１４のエッチングを行う前までに、ＳＯＩ基板１に対してイオン注入工程（ステップＳ１２，Ｓ１３）が行われているため、ステップＳ１４のエッチング工程は、素子分離領域ＳＴにも不純物がイオン注入された状態で、行われる。
また、イオン注入Ｐ１では、ｐ型不純物（例えばホウ素など）またはｎ型不純物（例えばリンまたはヒ素など）をイオン注入する。イオン注入Ｐ１でｐ型不純物をイオン注入した場合は、半導体領域ＧＰは、ｐ型不純物が導入されたｐ型半導体領域である。また、イオン注入Ｐ１でｎ型不純物をイオン注入した場合は、半導体領域ＧＰは、ｎ型不純物が導入されたｎ型半導体領域である。なお、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴがｎチャネル型ＭＩＳＦＥＴの場合は、イオン注入Ｐ１で注入する不純物がｐ型不純物であれば、より好ましい。そうすれば、イオン注入Ｐ１において半導体基板ＳＢだけでなく半導体層ＳＭにも不純物イオンが注入されてしまった場合でも、それに伴う不具合が生じにくくなる。
半導体領域ＧＰは、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのしきい値電圧を制御するために形成される。製造された半導体装置においては、ＳＯＩ領域１Ａの半導体基板ＳＢに形成された半導体領域ＧＰに所定の電圧（電位）を印加することによって、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴのしきい値電圧を制御することができる。
また、半導体層ＳＭの表面（シリコン面）上や、半導体基板ＳＢの表面（シリコン面）上に、フォトレジストパターンを直接的に形成することは望ましくない。本実施の形態では、半導体層ＳＭや半導体基板ＳＢが露出していない状態でフォトレジストパターンＰＲ２を形成しており、フォトレジストパターンＰＲ２は、素子分離領域ＳＴ上とバルク領域１Ｂの絶縁層ＢＸ上とに形成されるため、フォトレジストパターンＰＲ２は半導体基板ＳＢの表面（シリコン面）や半導体層ＳＭの表面（シリコン面）には接しないで済む。また、上記フォトレジストパターンＰＲ１は、半導体層ＳＭや半導体基板ＳＢが露出していない状態で形成され、上記フォトレジストパターンＰＲ１は素子分離領域ＳＴ上とＳＯＩ領域１Ａの絶縁膜ＺＭ１上とに形成されるため、フォトレジストパターンＰＲ１は半導体基板ＳＢの表面（シリコン面）や半導体層ＳＭの表面（シリコン面）には接しないで済む。また、後述のフォトレジストパターンＰＲ３は、半導体層ＳＭや半導体基板ＳＢが露出していない状態で形成され、後述のフォトレジストパターンＰＲ３は素子分離領域ＳＴ上とＳＯＩ領域１Ａの絶縁膜ＺＭ１上とに形成されるため、後述のフォトレジストパターンＰＲ３は半導体基板ＳＢの表面（シリコン面）や半導体層ＳＭの表面（シリコン面）には接しないで済む。
ステップＳ１２を終了した段階でも、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が層状に残存して絶縁膜ＺＭ１の上面が露出された状態が維持されており、また、バルク領域１Ｂでは、絶縁層ＢＸが層状に残存して絶縁層ＢＸの上面が露出された状態が維持されている。ＳＯＩ領域１Ａでは、半導体層ＳＭは露出されておらず、バルク領域１Ｂでは、半導体基板ＳＢは露出されていない。
次に、図１６に示されるように、マスク層として、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターン（レジストパターン、マスク層）ＰＲ３を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。ＳＯＩ領域１Ａの絶縁膜ＺＭ１は、フォトレジストパターンＰＲ３で覆われるが、バルク領域１Ｂの絶縁層ＢＸは、フォトレジストパターンＰＲ３で覆われずに露出される。フォトレジストパターンＰＲ３の端部（側面）は、素子分離領域ＳＴ上に位置している。
次に、フォトレジストパターンＰＲ３をマスク（イオン注入阻止マスク）として用いて、バルク領域１Ｂの半導体基板ＳＢに対してｐ型不純物（例えばホウ素など）をイオン注入することによって、ｐ型ウエルＰＷを形成する（図２のステップＳ１３）。
ｐ型ウエルＰＷを形成するためのイオン注入では、フォトレジストパターンＰＲ３がイオン注入阻止マスクとして機能するため、ＳＯＩ基板１のＳＯＩ領域１Ａには不純物が導入されず、従って、ＳＯＩ領域１Ａの半導体層ＳＭおよび半導体基板ＳＢには不純物が導入されない。ｐ型ウエルＰＷは、バルク領域１Ｂの半導体基板ＳＢに形成される。ステップＳ１３のイオン注入の後、図１７に示されるように、フォトレジストパターンＰＲ３は除去する。
また、ｐ型ウエルＰＷを形成するためのイオン注入の前または後に、フォトレジストパターンＰＲ３をマスク（イオン注入阻止マスク）として用いて、バルク領域１Ｂの半導体基板ＳＢに対してチャネルドープイオン注入を行うこともできる。
また、ここでは、ステップＳ１２の後にステップＳ１３を行う場合について説明したが、他の形態として、ステップＳ１２とステップＳ１３との順番を入れ替えて、ステップＳ１２を行う前にステップＳ１３を先に行ってから、その後にステップＳ１２を行うこともできる。その場合は、ステップＳ１１のエッチング工程の後、フォトレジストパターンＰＲ３形成工程、ステップＳ１３のイオン注入（ｐ型ウエルＰＷ形成工程）、フォトレジストパターンＰＲ３除去工程、フォトレジストパターンＰＲ２形成工程、ステップＳ１２のイオン注入Ｐ１（半導体領域ＧＰ形成工程）、およびフォトレジストパターンＰＲ２除去工程、を順に行うことになる。
次に、図１８に示されるように、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去する（図２のステップＳ１４）。
このステップＳ１４では、絶縁膜ＺＭ１および絶縁層ＢＸに比べて半導体層ＳＭおよび半導体基板ＳＢがエッチングされにくい条件で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去することが好ましい。言い換えると、ステップＳ１４では、絶縁膜ＺＭ１のエッチング速度および絶縁層ＢＸのエッチング速度に比べて半導体層ＳＭのエッチング速度および半導体基板ＳＢのエッチング速度が小さくなる条件で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングして除去することが好ましい。これにより、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸをエッチングして除去するとともに、ＳＯＩ領域１Ａの半導体層ＳＭとバルク領域１Ｂの半導体基板ＳＢとをエッチングストッパとして機能させることができ、ＳＯＩ領域１Ａの半導体層ＳＭとバルク領域１Ｂの半導体基板ＳＢとがエッチングされるのを抑制または防止することができる。
ステップＳ１４のエッチングには、ウェットエッチングを好適に用いることができる。ステップＳ１１とステップＳ１４とでエッチング対象は共通であり、ステップＳ１４のエッチング対象は、絶縁膜ＺＭ１および絶縁層ＢＸをエッチング対象としている。このため、ステップＳ１４のエッチングには、ステップＳ１１で使用したエッチング液と同種のエッチング液を用いることができる。絶縁膜ＺＭ１および絶縁層ＢＸが酸化シリコンからなる場合は、ステップＳ１１と同様にステップＳ１４においても、エッチング液としてフッ酸を好適に用いることができる。なお、ステップＳ１１のエッチング液とステップＳ１４のエッチング液とにそれぞれフッ酸を用いる場合、フッ酸の濃度は、ステップＳ１１とステップＳ１４とで同じ場合と異なる場合とがあり得る。
すなわち、ステップＳ１４のエッチングには、ステップＳ１１で使用したエッチング液と同種のエッチング液を用いるが、これは、ステップＳ１１で使用したエッチング液がフッ酸である場合は、ステップＳ１４でもフッ酸を使用することを意味し、エッチング液の濃度（ここではフッ酸の濃度）は、ステップＳ１１とステップＳ１４とで相違していてもよい。すなわち、同種のエッチング液という場合は、エッチング液の種類が同じであることを意味し、エッチング液の濃度が同じ場合だけでなく、エッチング液の濃度が異なる場合も含むものとする。
ステップＳ１４のエッチングは、素子分離領域ＳＴの上面と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の上面と、バルク領域１Ｂの絶縁層ＢＸの上面とが露出した状態で行われるため、ステップＳ１４で、素子分離領域ＳＴの表層部と、ＳＯＩ領域１Ａの絶縁膜ＺＭ１と、バルク領域１Ｂの絶縁層ＢＸとがエッチングされて除去される。ステップＳ１４のエッチングは、ＳＯＩ領域１Ａで絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出され、かつ、バルク領域１Ｂで絶縁層ＢＸが除去されて半導体基板ＳＢの上面が露出された段階で終了する。また、ステップＳ１４では、ＳＯＩ領域１Ａの絶縁膜ＺＭ１やバルク領域１Ｂの絶縁層ＢＸのエッチング量（エッチング厚み）と同程度、素子分離領域ＳＴもエッチングされ得る。
ステップＳ１４を終了した段階では、図１８に示されるように、ＳＯＩ領域１Ａでは、絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出された状態になっており、一方、バルク領域１Ｂでは、絶縁層ＢＸが除去されて半導体基板ＳＢ（ｐ型ウエルＰＷ）の上面が露出された状態になっている。
このようにして、ＳＯＩ基板１に素子分離領域ＳＴが形成され、バルク領域１Ｂでは、半導体層ＳＭと絶縁層ＢＸとが除去されて半導体基板ＳＢの上面が露出し（ＳＯＩ構造ではなくなり）、ＳＯＩ領域１Ａでは、半導体層ＳＭと絶縁層ＢＸとが残存してＳＯＩ構造（半導体基板ＳＢと絶縁層ＢＸと半導体層ＳＭとの積層構造）が維持される。また、ＳＯＩ領域１Ａの半導体基板ＳＢには、しきい値調整用の半導体領域ＧＰが形成されている。
この段階のＳＯＩ基板１を基板１Ｃと称することとする。ここで、基板１Ｃのバルク領域１Ｂは、半導体層ＳＭおよび絶縁層ＢＸが除去されて半導体基板ＳＢで構成され、基板１ＣのＳＯＩ領域１Ａは、ＳＯＩ構造（半導体基板ＳＢと絶縁層ＢＸと半導体層ＳＭとの積層構造）が維持されている。以下では、基板１Ｃの主面と言うときは、ＳＯＩ領域１Ａの半導体層ＳＭの主面およびバルク領域１Ｂの半導体基板ＳＢの主面と同義である。基板１ＣはＳＯＩ領域１Ａとバルク領域１Ｂとを有しているが、ＳＯＩ領域１Ａは、絶縁層ＢＸが埋め込まれたＳＯＩ構造を有する領域とみなすことができ、バルク領域１Ｂは、絶縁層ＢＸが埋め込まれておらずＳＯＩ構造を有していない領域とみなすことができる。具体的には、基板１ＣのＳＯＩ領域１Ａは、半導体基板ＳＢと半導体基板ＳＢ上の絶縁層ＢＸと絶縁層ＢＸ上の半導体層ＳＭとが積層された積層構造（ＳＯＩ構造）を有した領域であり、基板１Ｃのバルク領域１Ｂは、厚み全体が半導体基板ＳＢで構成された領域である。但し、ＳＯＩ領域１Ａおよびバルク領域１Ｂには、素子分離領域ＳＴが存在している領域も含まれ得る。バルク領域１Ｂでは、素子分離領域ＳＴの一部（絶縁層ＢＸの下面よりも下方に位置していた部分）が、半導体層ＳＭおよび絶縁層ＢＸの除去後も、半導体基板ＳＢに埋め込まれた状態で残存し、これがバルク領域１Ｂの素子分離領域ＳＴとなる。
次に、ＳＯＩ領域１Ａとバルク領域１Ｂとに、それぞれＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成する（図２のステップＳ１５）。
基板１ＣのＳＯＩ領域１Ａにおいて、半導体層ＳＭは、平面視において素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画されており、各活性領域の半導体層ＳＭにＭＩＳＦＥＴが形成される。基板１ＣのＳＯＩ領域１Ａにおいて、各活性領域の半導体層ＳＭは、平面視において周囲を素子分離領域ＳＴで囲まれ、下面が絶縁層ＢＸに隣接している。このため、各活性領域の半導体層ＳＭは、素子分離領域ＳＴと絶縁層ＢＸとで囲まれた状態になっている。また、基板１Ｃのバルク領域１Ｂにおいて、半導体基板ＳＢは、平面視において素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画されており、各活性領域の半導体基板ＳＢにＭＩＳＦＥＴが形成される。基板１Ｃのバルク領域１Ｂにおいて、各活性領域は、平面視において周囲を素子分離領域ＳＴで囲まれている。
ステップＳ１５の一例について、以下に具体的に説明する。
まず、図１９に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面と、バルク領域１Ｂの半導体基板ＳＢの上面とに、ゲート絶縁膜ＧＦ１を形成する。ゲート絶縁膜ＧＦ１は、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。
次に、バルク領域１Ｂのゲート絶縁膜ＧＦ１を覆い、かつＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１を露出するようなフォトレジストパターン（図示せず）を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。それから、このフォトレジストパターンをエッチングマスクとして用いてＳＯＩ領域１Ａのゲート絶縁膜ＧＦ１をエッチングして除去する。この際、バルク領域１Ｂのゲート絶縁膜ＧＦ１は、フォトレジストパターンで覆われているため、エッチングされずに残存する。その後、フォトレジストパターンは除去する。図２０には、この段階が示されている。
次に、図２１に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭの上面に、ゲート絶縁膜ＧＦ２を形成する。ゲート絶縁膜ＧＦ２は、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。ゲート絶縁膜ＧＦ２を形成するための熱酸化処理時に、バルク領域１Ｂのゲート絶縁膜ＧＦ１の厚さが厚くなる場合もあり得る。
このようにして、ＳＯＩ領域１Ａの半導体層ＳＭの上面にゲート絶縁膜ＧＦ２が形成され、バルク領域１Ｂの半導体基板ＳＢの上面にゲート絶縁膜ＧＦ１が形成された状態が得られる。この段階において、ゲート絶縁膜ＧＦ１は、ゲート絶縁膜ＧＦ２よりも厚い。
次に、図２２に示されるように、基板１Ｃの主面上に、すなわち、ゲート絶縁膜ＧＦ１，ＧＦ２および素子分離領域ＳＴ上に、ゲート電極形成用の導電膜として、ドープトポリシリコン膜のようなシリコン膜ＰＳを形成してから、シリコン膜ＰＳ上に窒化シリコン膜などの絶縁膜ＣＰＺを形成する。それから、図２３に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜ＣＰＺをパターニングしてから、パターニングされた絶縁膜ＣＰＺをエッチングマスクとして用いてシリコン膜ＰＳをドライエッチングしてパターニングする。
図２３に示されるように、パターニングされたシリコン膜ＰＳにより、ゲート電極ＧＥ１，ＧＥ２が形成される。ゲート電極ＧＥ１は、ＳＯＩ領域１Ａにおいて、半導体層ＳＭ上にゲート絶縁膜ＧＦ２を介して形成される。また、ゲート電極ＧＥ２は、バルク領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜ＧＦ１を介して形成される。ゲート電極ＧＥ１上には、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ１が形成され、ゲート電極ＧＥ２上には、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ２が形成される。キャップ絶縁膜ＣＰ１は、ゲート電極ＧＥ１とほぼ同じ平面形状を有し、キャップ絶縁膜ＣＰ２は、ゲート電極ＧＥ２とほぼ同じ平面形状を有している。ゲート電極ＧＥ１，ＧＥ２で覆われない部分のゲート絶縁膜ＧＦ１，ＧＦ２は、シリコン膜ＰＳをパターニングする際のドライエッチングまたはその後のウェットエッチングなどにより除去され得る。
ここで、ＳＯＩ領域１Ａに形成された、ゲート絶縁膜ＧＦ２とゲート電極ＧＥ１とキャップ絶縁膜ＣＰ１との積層構造体を、以下では積層体ＬＴ１と称することとする。また、バルク領域１Ｂに形成された、ゲート絶縁膜ＧＦ１とゲート電極ＧＥ２とキャップ絶縁膜ＣＰ２との積層構造体を、以下では積層体ＬＴ２と称することとする。
図２４および図２５は、図２３と同じ工程段階の要部平面図であり、図２４には、ＳＯＩ領域１Ａが示され、図２５には、バルク領域１Ｂが示されている。図２４および図２５からも分かるように、積層体ＬＴ１，ＬＴ２のそれぞれは、ゲート幅方向の両端部が素子分離領域ＳＴ上に位置している。なお、上記図１９の工程と上記図２１の工程においてゲート絶縁膜ＧＦ１，ＧＦ２は素子分離領域ＳＴ上には形成されない。このため、素子分離領域ＳＴ上に位置する部分の積層体ＬＴ１は、ゲート絶縁膜ＧＦ２を有さずに、ゲート電極ＧＥ１とキャップ絶縁膜ＣＰ１との積層構造を有し、素子分離領域ＳＴ上に位置する部分の積層体ＬＴ２は、ゲート絶縁膜ＧＦ１を有さずに、ゲート電極ＧＥ２とキャップ絶縁膜ＣＰ２との積層構造を有している。
次に、積層体ＬＴ１の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１形成工程は、次のようにして行うことができる。
まず、図２６に示されるように、基板１Ｃの主面全面上に、積層体ＬＴ１，ＬＴ２を覆うように、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２とからなる積層膜ＬＭを形成する。絶縁膜ＩＬ１と絶縁膜ＩＬ２とは、異なる材料からなり、好ましくは、絶縁膜ＩＬ１は酸化シリコン膜からなり、絶縁膜ＩＬ２は窒化シリコン膜からなる。それから、バルク領域１Ｂの積層膜ＬＭを覆いかつＳＯＩ領域１Ａの積層膜ＬＭを露出するようなフォトレジストパターンＰＲ４をフォトリソグラフィ技術を用いて積層膜ＬＭ上に形成する。それから、異方性エッチング技術により積層膜ＬＭをエッチバックすることにより、積層体ＬＴ１の両方の側面上にサイドウォールスペーサＳＷ１を形成する。図２７には、この段階が示されている。バルク領域１Ｂの積層膜ＬＭは、フォトレジストパターンＰＲ４で覆われていたため、エッチングされずに残存する。ここで、バルク領域１Ｂに残存する積層膜ＬＭを、以下では、積層膜ＬＭ１と称することとする。その後、フォトレジストパターンＰＲ４は除去する。サイドウォールスペーサＳＷ１は、半導体層ＳＭ上から積層体ＬＴ１の側面上にかけてほぼ一様な厚みで連続的に延在する絶縁膜ＩＬ１と、絶縁膜ＩＬ１を介して半導体層ＳＭおよび積層体ＬＴ１から離間する絶縁膜ＩＬ２とで形成されている。
次に、図２８に示されるように、エピタキシャル成長により、ＳＯＩ領域１Ａの半導体層ＳＭ上に半導体層ＥＰを形成する。半導体層ＥＰは、エピタキシャル成長により形成されたエピタキシャル層であり、例えば単結晶シリコンからなる。
エピタキシャル成長により半導体層ＥＰを形成するため、半導体層ＳＭの露出面（Ｓｉ面）上にエピタキシャル層（半導体層ＥＰ）が選択的に成長し、絶縁膜上にはエピタキシャル層は成長しない。このため、ＳＯＩ領域１Ａの半導体層ＳＭの表面のうち、積層体ＬＴ１およびサイドウォールスペーサＳＷ１で覆われていない領域（露出面）上に、半導体層ＥＰが選択的に成長することになる。このため、半導体層ＥＰは、ＳＯＩ領域１Ａにおいて、積層体ＬＴ１とサイドウォールスペーサＳＷ１とからなる構造体の両側に形成される。また、バルク領域１Ｂでは、半導体基板ＳＢは積層膜ＬＭ１で覆われているため、バルク領域１Ｂにはエピタキシャル層（半導体層ＥＰ）は形成されない。
なお、ＳＯＩ領域１Ａの半導体層ＳＭとその半導体層ＳＭ上に形成された半導体層ＥＰとを合わせたものを、以下では、半導体層ＳＭ１と称することとする。
次に、図２９に示されるように、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂを露出するようなフォトレジストパターンＰＲ５をフォトリソグラフィ技術を用いて形成する。それから、異方性エッチング技術によりバルク領域１Ｂの積層膜ＬＭ１をエッチバックすることにより、積層体ＬＴ２の両方の側面上にサイドウォールスペーサＳＷ２を形成する。ＳＯＩ領域１Ａの積層体ＬＴ１およびサイドウォールスペーサＳＷ１は、フォトレジストパターンＰＲ５で覆われていたため、エッチングされずに残存する。その後、フォトレジストパターンＰＲ５は除去する。図３０には、この段階が示されている。サイドウォールスペーサＳＷ２の構成も、サイドウォールスペーサＳＷ１の構成と基本的には同じであり、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜ＬＭにより形成されている。
次に、図３１に示されるように、サイドウォールスペーサＳＷ１，ＳＷ２を構成する絶縁膜ＩＬ２を、エッチングにより除去する。この際、絶縁膜ＩＬ２に比べて絶縁膜ＩＬ１がエッチングされにくい条件で絶縁膜ＩＬ２をエッチングして除去するため、サイドウォールスペーサＳＷ１，ＳＷ２を構成していた絶縁膜ＩＬ１は、ほとんどエッチングされずに残存する。また、絶縁膜ＩＬ２は、キャップ絶縁膜ＣＰ１，ＣＰ２と同じ材料により形成されていたため、この際のエッチングにより、キャップ絶縁膜ＣＰ１，ＣＰ２も除去することができる。キャップ絶縁膜ＣＰ１，ＣＰ２を除去しておけば、ゲート電極ＧＥ１，ＧＥ２の上部に後述の金属シリサイド層ＳＬを形成することが可能になる。
次に、図３２に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭ１におけるゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸ１を形成する。また、図３２に示されるように、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸ２を形成する。図３２においては、この際のイオン注入で不純物が注入された領域を、ドットのハッチングを付して示してある。
ｎ−型半導体領域ＥＸ１を形成するためのイオン注入では、ゲート電極ＧＥ１とゲート電極ＧＥ１の側面上に延在する部分の絶縁膜ＩＬ１とが、イオン注入阻止マスクとして機能することができる。また、ｎ−型半導体領域ＥＸ２を形成するためのイオン注入では、ゲート電極ＧＥ２とゲート電極ＧＥ２の側面上に延在する部分の絶縁膜ＩＬ１とが、イオン注入阻止マスクとして機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
次に、図３３に示されるように、ゲート電極ＧＥ１，ＧＥ２の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ３を形成する。サイドウォールスペーサＳＷ３形成工程は、次のようにして行うことができる。
すなわち、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２および絶縁膜ＩＬ１を覆うように、サイドウォールスペーサＳＷ３形成用の絶縁膜（例えば窒化シリコン膜）を形成してから、異方性エッチング技術により、この絶縁膜をエッチバックすることにより、ゲート電極ＧＥ１，ＧＥ２の側面上にサイドウォールスペーサＳＷ３を形成することができる。ＳＯＩ領域１Ａにおいて、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ１の側面上に絶縁膜ＩＬ１を介して形成され、また、バルク領域１Ｂにおいて、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ２の側面上に絶縁膜ＩＬ１を介して形成される。
次に、図３４に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭ１におけるゲート電極ＧＥ１およびサイドウォールスペーサＳＷ３の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１を形成する。また、図３４に示されるように、バルク領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ）におけるゲート電極ＧＥ２およびサイドウォールスペーサＳＷ３の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ２を形成する。図３４においては、この際のイオン注入で不純物が注入された領域を、ドットのハッチングを付して示してある。
ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入では、ゲート電極ＧＥ１とその両側のサイドウォールスペーサＳＷ３とが、イオン注入阻止マスクとして機能することができる。また、ｎ＋型半導体領域ＳＤ２を形成するためのイオン注入では、ゲート電極ＧＥ２とその両側のサイドウォールスペーサＳＷ３とが、イオン注入阻止マスクとして機能することができる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高い。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
ｎ−型半導体領域ＥＸ１は、半導体層ＳＭ１において、チャネル形成領域に隣接して形成され、ｎ＋型半導体領域ＳＤ１は、半導体層ＳＭ１において、チャネル形成領域からｎ−型半導体領域ＥＸ１の分だけ離間しかつｎ−型半導体領域ＥＸ１に隣接する位置に形成された状態となる。また、ｎ−型半導体領域ＥＸ２は、半導体基板ＳＢ（ｐ型ウエルＰＷ）において、チャネル形成領域に隣接して形成され、ｎ＋型半導体領域ＳＤ２は、半導体基板ＳＢ（ｐ型ウエルＰＷ）において、チャネル形成領域からｎ−型半導体領域ＥＸ２の分だけ離間しかつｎ−型半導体領域ＥＸ２に隣接する位置に形成された状態となる。
次に、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびｎ−型半導体領域ＥＸ１，ＥＸ２などに導入された不純物を活性化するための熱処理である活性化アニールを行う。イオン注入領域がアモルファス化された場合は、この活性化アニール時に、結晶化させることができる。
次に、図３５に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部（表層部）に、低抵抗の金属シリサイド層ＳＬを形成する。
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ３を覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト膜、ニッケル膜、または、ニッケル白金合金膜などからなる。それから、基板１Ｃに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部を上記金属膜と反応させる。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびゲート電極ＧＥ１，ＧＥ２の各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜を除去し、図３５には、この段階の断面図が示されている。金属シリサイド層ＳＬを形成したことで、ゲート電極ＧＥ１，ＧＥ２やｎ＋型半導体領域ＳＤ１，ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
このようにして、ステップＳ１５が行われ、ＳＯＩ領域１Ａとバルク領域１Ｂとに、それぞれＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成することができる。
次に、図３６に示されるように、基板１Ｃの主面上に、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷ３を覆うように、層間絶縁膜として絶縁膜ＳＺ１を形成する。絶縁膜ＳＺ１としては、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその窒化シリコン膜上の厚い酸化シリコン膜との積層膜などを用いることができる。絶縁膜ＳＺ１の形成後、必要に応じて、絶縁膜ＳＺ１の上面をＣＭＰ法で研磨することもできる。
次に、図３７に示されるように、絶縁膜ＳＺ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＳＺ１をドライエッチングすることにより、絶縁膜ＳＺ１にコンタクトホール（貫通孔）ＣＴを形成する。
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、まず、コンタクトホールＣＴの底面および側壁上を含む絶縁膜ＳＺ１上にバリア導体膜を形成してから、タングステン膜などからなる主導体膜をバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＳＺ１のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図３７では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。プラグＰＧは、ｎ＋型半導体領域ＳＤ１上の金属シリサイド層ＳＬ、ｎ＋型半導体領域ＳＤ２上の金属シリサイド層ＳＬ、ゲート電極ＧＥ１上の金属シリサイド層ＳＬ、あるいはゲート電極ＧＥ２上の金属シリサイド層ＳＬと電気的に接続される。
次に、プラグＰＧが埋め込まれた絶縁膜ＳＺ１上に第１層目の配線である配線Ｍ１を形成する。この配線Ｍ１を、ダマシン技術を用いて形成する場合について説明する。
まず、図３８に示されるように、プラグＰＧが埋め込まれた絶縁膜ＳＺ１上に、絶縁膜ＳＺ２を形成する。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＳＺ２の所定の領域に配線溝を形成した後、配線溝の底面および側壁上を含む絶縁膜ＳＺ２上にバリア導体膜を形成する。それから、バリア導体膜上に銅のシード層を形成し、さらにシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝以外の領域の銅めっき膜とシード層とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３８では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
また、本実施の形態では、ＭＩＳＦＥとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ＳＯＩ領域１Ａにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴのいずれか一方または両方を形成することもでき、また、バルク領域１Ｂにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴのいずれか一方または両方を形成することもできる。
＜検討例について＞
本発明者が検討した第１検討例について、図３９および図４０を参照して説明する。図３９および図４０は、第１検討例の半導体装置の製造工程中の要部断面図である。
上記ステップＳ１０を行って上記図１３の構造を得るまでは、第１検討例の半導体装置の製造工程も、本実施の形態の半導体装置の製造工程とほぼ同様であるので、ここではその説明は省略する。
第１検討例の場合は、上記ステップＳ１０と同様の工程を行ってバルク領域１Ｂの半導体層ＳＭをエッチングにより除去した後、上記ステップＳ１１を行うことなく、上記ステップＳ１２と同様の工程と上記ステップＳ１３と同様の工程とを行って、図３９に示されるように、半導体領域ＧＰおよびｐ型ウエルＰＷを形成する。その後、第１検討例の場合は、上記ステップＳ１４に相当する工程を行って、図４０に示されるように、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとをエッチングにより除去する。その後、第１検討例の場合も、上記ステップＳ１５と同様の工程を行って、ＳＯＩ領域１Ａとバルク領域１ＢとにそれぞれＭＩＳＦＥＴを形成するが、ここではその図示および説明は省略する。
第１検討例の製造工程の場合は、本実施の形態とは異なり、上記ステップＳ１１を行わない。このため、ステップＳ１４に相当するエッチング工程を行う直前の段階でのＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１０３とバルク領域１Ｂの絶縁層ＢＸの厚さＴ１０４とは、かなり厚くなっている（図３９参照）。具体的には、図３９に示されるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１０３は、上記図１３に示されるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１とほぼ同じ（Ｔ１０３＝Ｔ１）であり、図３９に示されるバルク領域１Ｂの絶縁層ＢＸの厚さＴ１０４は、上記図１３に示されるバルク領域１Ｂの絶縁層ＢＸの厚さＴ２とほぼ同じ（Ｔ１０４＝Ｔ２）である。
第１検討例の場合、上記ステップＳ１２，Ｓ１３に相当する工程を行って図３９の構造を得た後、ステップＳ１４に相当するエッチング工程を行って、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとを除去することで、ＳＯＩ領域１Ａの半導体層ＳＭの上面とバルク領域１Ｂの半導体基板ＳＢの上面とを露出させる。しかしながら、このステップＳ１４に相当するエッチング工程を行うと、図４０に示されるように、素子分離領域ＳＴにディボット（凹部、窪み部）ＤＴが発生する虞がある。ディボットＤＴは、素子分離領域ＳＴの端部（半導体層ＳＭに隣接する端部）に発生しやすい。素子分離領域ＳＴのディボットＤＴは、エッチング工程で使用する薬液（エッチング液）によって素子分離領域ＳＴが過剰にエッチングされることにより発生し得る。
図４０に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置に、素子分離領域ＳＴのディボットＤＴが発生してしまうと、種々の不具合が発生する虞があるが、その不具合の一例について以下に説明する。
図４０に示されるように、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置に素子分離領域ＳＴのディボットＤＴが発生し、そのディボットＤＴがＳＯＩ領域１Ａの絶縁層ＢＸに到達し、そのディボットＤＴから露出した絶縁層ＢＸがサイドエッチングされた場合を仮定する。この場合、上記シリコン膜ＰＳを形成してからそのシリコン膜ＰＳをパターニングして上記ゲート電極ＧＥ１，ＧＥ２を形成する際に、ディボットＤＴ内にシリコン膜ＰＳの残存部（以下、「シリコン膜ＰＳの残存部」と称する）が発生してしまう。ディボットＤＴ内にシリコン膜ＰＳの残存部が発生すると、そのシリコン膜ＰＳの残存部は、薄い絶縁膜を介して半導体層ＳＭに隣接してしまい、従って、薄い絶縁膜を介してｎ＋型半導体領域ＳＤ１（ソース・ドレイン領域）に隣接してしまうことになる。ディボットＤＴ内におけるシリコン膜ＰＳの残存部と半導体層ＳＭ（ｎ＋型半導体領域ＳＤ１）との間に介在する薄い絶縁膜は、上記ゲート絶縁膜ＧＦ２と同工程で形成された同層の絶縁膜である。また、ゲート電極ＧＥ１は、ゲート幅方向の端部が素子分離領域ＳＴ上に位置しているため、ディボットＤＴ内におけるシリコン膜ＰＳの残存部はゲート電極ＧＥ１と一体的に繋がった状態になっており、それゆえ、ディボットＤＴ内におけるシリコン膜ＰＳの残存部は、ゲート電極ＧＥ１と電気的に接続されている。このため、ディボットＤＴ内にシリコン膜ＰＳの残存部が発生することは、ゲート電極ＧＥ１と電気的に接続されたディボットＤＴ内のシリコン膜ＰＳの残存部が薄い絶縁膜を介してソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）と隣接することにつながるため、ゲート電極ＧＥ１とソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）との間のリーク電流を招く虞がある。これは、半導体装置の信頼性を低下させてしまう。
このように、素子分離領域ＳＴにディボットＤＴが発生することや、そのディボットＤＴの深さが深いことは、半導体装置の信頼性の低下につながるため、半導体装置の信頼性を向上させるには、素子分離領域ＳＴにディボットＤＴが発生するのを抑制するか、あるいは、ディボットＤＴが発生したとしても、その深さを浅くすることが望ましい。また、ゲート絶縁膜ＧＦ１，ＧＦ２を形成する工程よりも前に生じたディボットＤＴが、半導体装置の信頼性の低下につながりやすいため、ゲート絶縁膜ＧＦ１，ＧＦ２を形成する工程よりも前に素子分離領域ＳＴにディボットＤＴが発生するのを抑制することが望ましい。
素子分離領域ＳＴのディボットＤＴは、ステップＳ１４に相当するエッチング工程で素子分離領域ＳＴが過剰にエッチングされることにより発生する。ステップＳ１４に相当するエッチング工程を行う前には、素子分離領域ＳＴにディボットＤＴはほとんど発生していないが、ステップＳ１４に相当するエッチング工程で素子分離領域ＳＴが過剰にエッチングされてしまい、ディボットＤＴが形成され、その深さも深くなってしまう。
ステップＳ１４に相当するエッチング工程で素子分離領域ＳＴが過剰にエッチングされてディボットＤＴが発生する要因として、２つの要因がある。第１の要因は、ステップＳ１４に相当するエッチング工程の前に、イオン注入工程が行われ、そのイオン注入の際に素子分離領域ＳＴにも不純物イオンが注入されてしまっていることである。第２の要因は、ステップＳ１４に相当するエッチング工程のエッチング量が大きいことである。
ステップＳ１４に相当するエッチング工程の前に、素子分離領域ＳＴに不純物イオンが注入されていると、その素子分離領域ＳＴは、エッチングされやすい状態になり、ステップＳ１４に相当するエッチング工程を行った際にエッチング速度が大きくなりやすい。
このため、ステップＳ１４に相当するエッチング工程の前に、素子分離領域ＳＴに不純物イオンがイオン注入されないようにし、それによって、ステップＳ１４に相当するエッチング工程で、素子分離領域ＳＴが過剰にエッチングされるのを防止し、ディボットＤＴの発生を抑制することも考えられる。しかしながら、ＳＯＩ領域１Ａの半導体基板ＳＢに半導体領域ＧＰを形成し、それによって、ＳＯＩ領域１Ａに形成したＭＩＳＦＥＴのしきい値電圧を制御できるようにすることが望まれる場合がある。そのような場合は、ステップＳ１４に相当するエッチング工程を行う前に、イオン注入を行って半導体領域ＧＰを形成することが望ましい。なぜなら、ステップＳ１４に相当するエッチング工程の後で、ゲート絶縁膜の形成前に、イオン注入で半導体領域ＧＰを形成しようとすると、上記フォトレジストパターンＰＲ２に相当するフォトレジストパターンを、バルク領域１Ｂで露出する半導体基板ＳＢの表面（シリコン面）上に直接的に形成することになるが、これは望ましくないからである。かといって、ゲート絶縁膜を形成した後や、あるいはシリコン膜ＰＳを形成した後に、イオン注入で半導体領域ＧＰを形成しようとすると、ゲート絶縁膜やシリコン膜ＰＳがそのイオン注入による影響を受けてしまい、ＭＩＳＦＥＴの特性に影響を与えてしまう虞があるため、これも望ましくない。また、ゲート電極を形成した後に、イオン注入で半導体領域ＧＰを形成しようとすると、ゲート電極が邪魔になって、半導体領域ＧＰを上手く形成できなくなる虞がある。このため、ステップＳ１４に相当するエッチング工程を行う前に、イオン注入を行って半導体領域ＧＰを形成することが望ましい。
イオン注入を行って半導体領域ＧＰを形成する際には、バルク領域１Ｂの半導体基板ＳＢへのイオン注入を防ぐためにフォトレジストパターン（ＰＲ２）を形成した状態でイオン注入を行うが、注入する不純物イオンは、ＳＯＩ領域１Ａの半導体基板ＳＢだけでなく、フォトレジストパターン（ＰＲ２）で覆われない部分の素子分離領域ＳＴにも注入されてしまう。つまり、平面視においてＳＯＩ領域１Ａの半導体層ＳＭに隣接する領域の素子分離領域ＳＴにも、不純物イオンが注入されてしまう。このため、イオン注入を行って半導体領域ＧＰを形成した後、ステップＳ１４に相当するエッチング工程を行う直前の段階において、ＳＯＩ領域１Ａの半導体層ＳＭに平面視で隣接する位置（領域）において、素子分離領域ＳＴには不純物イオンがかなり注入された状態になっている。素子分離領域ＳＴは、イオン注入で不純物イオンが注入されると、エッチングされやすくなり、エッチング速度が大きくなりやすい。すなわち、素子分離領域ＳＴにおいて、イオン注入で注入された不純物イオンが通過した領域と存在している領域とは、エッチングされやすい（エッチング速度が大きくなりやすい）状態になっている。このため、ＳＯＩ領域１Ａの半導体層ＳＭに平面視で隣接する位置（領域）において、素子分離領域ＳＴに不純物イオンがかなり注入されていると、ステップＳ１４に相当するエッチング工程を行った際に、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置にディボットＤＴが発生する懸念がある。
そこで、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さと、上記ステップＳ２で絶縁膜ＺＭ１を形成する段階での絶縁膜ＺＭ１の厚さとを、薄くしておくことが考えられる。そうすれば、ステップＳ１４に相当するエッチング工程において、エッチングすべきＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの各厚さが小さくなるため、ステップＳ１４に相当するエッチング工程におけるエッチング量を小さくすることができ、それによって、ステップＳ１４に相当するエッチング工程における素子分離領域ＳＴのエッチング量を小さくすることができる。これにより、ステップＳ１４に相当するエッチング工程で素子分離領域ＳＴが過剰にエッチングされるのを防止し、ディボットＤＴの発生を抑制することができ、また、ディボットＤＴが形成された場合でも、その深さを浅くすることができる。
しかしながら、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くすることは、容易ではない。なぜなら、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くすれば、必然的に、製造された半導体装置において、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さが薄くなってしまうが、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さは、半導体装置の要求特性などに応じて最適な厚さに設定されるべきものだからである。なお、製造された半導体装置におけるＳＯＩ領域１Ａの絶縁層ＢＸの厚さは、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さが維持されている。ＳＯＩ領域１Ａの絶縁層ＢＸの厚さを薄くしてしまうと、半導体装置の特性に悪影響を及ぼす虞がある。また、上記ステップＳ２で絶縁膜ＺＭ１を形成する段階での絶縁膜ＺＭ１の厚さを薄くしたとしても、それによって、ステップＳ１４に相当するエッチング工程におけるエッチング量を小さくできるわけではない。なぜなら、上記ステップＳ２で絶縁膜ＺＭ１を形成する段階での絶縁膜ＺＭ１の厚さを薄くしたとしても、絶縁層ＢＸの厚さが厚ければ、ステップＳ１４に相当するエッチング工程におけるエッチング量は、バルク領域１Ｂの絶縁層ＢＸを除去するのに十分なエッチング量に設定する必要があるからである。
また、半導体領域ＧＰに電圧を印加してＳＯＩ領域１ＡのＭＩＳＦＥＴのしきい値電圧を制御する場合は、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さが薄すぎると、その絶縁層ＢＸの信頼性、例えばＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命、が低くなる虞があるため、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さをある程度確保することが望ましい。例えば、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さ、すなわち上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さは、１０〜２０ｎｍ程度とすることができる。
このように、半導体装置の要求特性などを考慮してＳＯＩ領域１Ａの絶縁層ＢＸの厚さを設定する必要があるため、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くすることは、容易ではない。このため、図３９および図４０の第１検討例の製造工程の場合は、ステップＳ１４に相当するエッチング工程を行う直前の段階でのＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１０３とバルク領域１Ｂの絶縁層ＢＸの厚さＴ１０４とは、かなり厚くなってしまい、それゆえ、ステップＳ１４に相当するエッチング工程におけるエッチング量がかなり大きくなってしまう。そして、図３９および図４０の第１検討例の製造工程の場合は、ステップＳ１４に相当するエッチング工程を行う前に、ＳＯＩ領域１Ａの半導体基板ＳＢに半導体領域ＧＰを形成するためのイオン注入を行っていることで、そのイオン注入の際に素子分離領域ＳＴにも不純物イオンがかなり注入されてしまっている。
従って、図３９および図４０の第１検討例の製造工程の場合、不純物イオンがかなり注入された素子分離領域ＳＴは、ステップＳ１４に相当するエッチング工程を行った際にエッチング速度が大きくなりやすく、しかも、ステップＳ１４に相当するエッチング工程におけるエッチング量がかなり大きいことから、ＳＯＩ領域１Ａの半導体層ＳＭに隣接する位置にディボットＤＴが発生する虞がある。ディボットＤＴが発生は、製造された半導体装置の信頼性の低下につながるため、半導体装置の信頼性を向上させるには、素子分離領域ＳＴにディボットＤＴが発生するのを抑制するか、あるいは、ディボットＤＴが発生したとしても、その深さを浅くすることが望ましい。
＜本実施の形態の主要な特徴について＞
本実施の形態の主要な特徴のうちの一つは、ステップＳ１１のエッチング工程を行うことである。
すなわち、本実施の形態では、ステップＳ１〜Ｓ８で、半導体基板ＳＢと、半導体基板ＳＢ上の絶縁層ＢＸと、絶縁層ＢＸ上の半導体層ＳＭと、半導体層ＳＭ上の絶縁膜ＺＭ１（第１絶縁膜）と、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通して半導体基板ＳＢに達する溝ＴＲと、溝ＴＲ内に埋め込まれた素子分離領域ＳＴと、を有する基板（ＳＯＩ基板１）を準備する。なお、絶縁層ＢＸと絶縁膜ＺＭ１と素子分離領域ＳＴとは、同じ材料からなり、好ましくは酸化シリコンからなる。それから、ステップＳ９で、バルク領域１Ｂ（第１領域）の絶縁膜ＺＭ１（第１絶縁膜）をエッチングにより除去してバルク領域１Ｂの半導体層ＳＭを露出させ、ＳＯＩ領域１Ａ（第２領域）の絶縁膜ＺＭ１（第１絶縁膜）を残す。それから、ステップＳ１０で、バルク領域１Ｂの半導体層ＳＭをエッチングにより除去してバルク領域１Ｂの絶縁層ＢＸを露出させる。それから、ステップＳ１１で、バルク領域１Ｂの絶縁層ＢＸとＳＯＩ領域１Ａの絶縁膜ＺＭ１とをエッチングして、バルク領域１Ｂの絶縁層ＢＸの厚さとＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとを薄くする。それから、ステップＳ１２で、ＳＯＩ領域１Ａの半導体基板ＳＢに不純物をイオン注入して半導体領域ＧＰ（第１半導体領域）を形成する。それから、ステップＳ１４で、バルク領域１Ｂの絶縁層ＢＸとＳＯＩ領域１Ａの絶縁膜ＺＭ１とをエッチングにより除去して、バルク領域１Ｂの半導体基板ＳＢとＳＯＩ領域１Ａの半導体層ＳＭとを露出させる。その後、バルク領域１Ｂの半導体基板ＳＢに第１トランジスタ（ＭＩＳＦＥＴ）を形成し、ＳＯＩ領域１Ａの半導体層ＳＭに第２トランジスタ（ＭＩＳＦＥＴ）を形成する。
本実施の形態においては、ステップＳ１０のエッチング工程で、バルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後、ステップＳ１１のエッチング工程を行うことにより、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを薄くする。これにより、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くすることができるため、ステップＳ１４のエッチング工程におけるエッチング量を小さくすることができ、それによって、ステップＳ１４のエッチング工程で素子分離領域ＳＴが過剰にエッチングされるのを抑制または防止することができる。このため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを抑制または防止することができ、また、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が形成された場合でも、その深さを浅くすることができる。従って、素子分離領域ＳＴのディボット（ＤＴ）に起因する不具合を抑制または防止することができるため、半導体装置の信頼性を向上させることができる。
すなわち、本実施の形態とは異なり、ステップＳ１０のエッチング工程の後にステップＳ１１のエッチング工程を行わなかった場合には、上記図３９および図４０の第１検討例の場合のように、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さが厚くなるため、ステップＳ１４におけるエッチング量が大きくなってしまう。そして、ステップＳ１４の前のステップＳ１２のイオン注入工程で素子分離領域ＳＴにも不純物イオンがかなり注入されてしまうことから、ステップＳ１４における素子分離領域ＳＴのエッチング速度は大きくなりやすい。この場合、不純物イオンがかなり注入された素子分離領域ＳＴはステップＳ１４のエッチング工程でエッチング速度が大きくなりやすいことと、ステップＳ１４のエッチング工程におけるエッチング量が大きいことから、素子分離領域ＳＴにディボット（ＤＴ）が発生する虞があるため、半導体装置の信頼性が低下してしまう。
それに対して、本実施の形態では、ステップＳ１０のエッチング工程の後にステップＳ１１のエッチング工程を行っているため、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くすることができ、それによって、ステップＳ１４におけるエッチング量を小さくすることができる。このため、ステップＳ１２のイオン注入工程で素子分離領域ＳＴにも不純物イオンがかなり注入されてしまうことから、素子分離領域ＳＴのエッチング速度が大きくなりやすいとしても、ステップＳ１４におけるエッチング量を小さくできることで、素子分離領域ＳＴにディボットが発生するのを抑制または防止することができ、ディボットが形成された場合でも、その深さを浅くすることができる。これにより、素子分離領域ＳＴのディボットに起因する不具合を抑制または防止することができるため、半導体装置の信頼性を向上させることができる。
上述のように、図３９および図４０の第１検討例の場合に、ステップＳ１４に相当するエッチング工程で素子分離領域ＳＴが過剰にエッチングされてディボットＤＴが発生する要因として、２つの要因がある。第１の要因は、ステップＳ１４に相当するエッチング工程の前に、イオン注入工程(ステップＳ１２に相当)が行われ、そのイオン注入の際に素子分離領域ＳＴにも不純物イオンが注入されてしまっていることである。第２の要因は、ステップＳ１４に相当するエッチング工程のエッチング量が大きいことである。この第１の要因と第２の要因とが組み合わさることで、ステップＳ１４に相当するエッチング工程で素子分離領域ＳＴにディボットＤＴが発生してしまう。本実施の形態では、ステップＳ１０のエッチング工程の後でかつステップＳ１２のイオン注入の前に、ステップＳ１１のエッチング工程を行ってＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを薄くしたことで上記第２の要因を改善し、それによって、ステップＳ１４で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを抑制または防止している。
また、本実施の形態では、ステップＳ１１を行うことで、ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを薄くしなくとも、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くすることができ、ステップＳ１４におけるエッチング量を小さくすることができる。このため、本実施の形態では、半導体装置の要求特性などを考慮してＳＯＩ領域１Ａの絶縁層ＢＸの厚さを最適な厚さに設定することができるとともに、ステップＳ１１のエッチング工程を行うことで、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くすることができる。このため、半導体装置の要求特性などを考慮してＳＯＩ領域１Ａの絶縁層ＢＸの厚さを最適な厚さに設定することと、ステップＳ１４におけるエッチング量を小さくすることとを、両立させることできる。従って、ＳＯＩ領域１Ａの絶縁層ＢＸの厚さを最適な厚さに設定できることによる半導体装置の性能向上と、ステップＳ１４におけるエッチング量を小さくしたことで素子分離領域ＳＴのディボットを抑制または防止できることによる半導体装置の信頼性の向上とを、両立させることができる。
本実施の形態の主要な特徴のうちの他の一つは、次のことである。すなわち、ステップＳ１０のエッチング工程とステップＳ１１のエッチング工程とは、いずれもウェットエッチングを行うが、ステップＳ１０のエッチング工程とステップＳ１１のエッチング工程とで、互いに異なるエッチング液を使用することである。すなわち、ステップＳ１０では、第１エッチング液を使用し、ステップＳ１１では、第１エッチング液とは異なる第２エッチング液を使用する。
ステップＳ１０のエッチング工程は、バルク領域１Ｂの半導体層ＳＭを積極的にエッチングする工程である。一方、ステップＳ１１のエッチング工程は、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとを積極的にエッチングする工程である。このため、ステップＳ１０のエッチング工程とステップＳ１１のエッチング工程とは、エッチング対象が相違しているため、使用するエッチング液が相違している。
ステップＳ１０で使用するエッチング液（第１エッチング液）と、ステップＳ１０で使用するエッチング液（第２エッチング液）とは、次のような第１の条件および第２の条件を満たすように選択されている。すなわち、第１の条件として、ステップＳ１０で使用するエッチング液（第１エッチング液）を用いた場合の絶縁膜ＺＭ１および絶縁層ＢＸのエッチング速度は、ステップＳ１０で使用するエッチング液（第１エッチング液）を用いた場合の半導体層ＳＭのエッチング速度よりも小さい（遅い、低い）。そして、第２の条件として、ステップＳ１１で使用するエッチング液（第２エッチング液）を用いた場合の絶縁膜ＺＭ１および絶縁層ＢＸのエッチング速度は、ステップＳ１０で使用するエッチング液（第１エッチング液）を用いた場合の絶縁膜ＺＭ１および絶縁層ＢＸのエッチング速度よりも大きい（速い、高い）。
上記第１の条件は、ステップＳ１０が、バルク領域１Ｂの半導体層ＳＭをエッチングして除去することが主目的であるために、要求される条件である。上記第１の条件を満たすようにステップＳ１０で使用するエッチング液を選択すれば、ステップＳ１０のエッチング工程では、半導体層ＳＭのエッチング速度に比べて、絶縁層ＢＸおよび絶縁膜ＺＭ１の各エッチング速度が小さくなる。別の見方をすると、ステップＳ１０のエッチング工程において、半導体層ＳＭのエッチング速度に比べて、絶縁層ＢＸおよび絶縁膜ＺＭ１の各エッチング速度が小さくなるように、ステップＳ１０で使用するエッチング液を選択するのである。このようにすることで、ステップＳ１０のエッチング工程で、バルク領域１Ｂの半導体層ＳＭを的確に除去することができる。
上記第２の条件は、ステップＳ１１が、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを薄くすることが主目的であるために、要求される条件である。上記第２の条件を満たすようにステップＳ１１で使用するエッチング液を選択すれば、ステップＳ１１のエッチング工程におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの各エッチング速度が、ステップＳ１０のエッチング工程におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの各エッチング速度よりも大きくなる。別の見方をすると、ステップＳ１１のエッチング工程におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの各エッチング速度が、ステップＳ１０のエッチング工程におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの各エッチング速度よりも大きくなるように、ステップＳ１１で使用するエッチング液を選択するのである。
具体的には、半導体層ＳＭがシリコンからなる場合は、ステップＳ１０で使用するエッチング液としては、ＡＰＭ液が好ましい。また、絶縁膜ＺＭ１および絶縁層ＢＸが、それぞれ酸化シリコンからなる場合は、ステップＳ１１で使用するエッチング液としては、フッ酸が好ましい。ステップＳ１０でＡＰＭ液を用い、ステップＳ１１でフッ酸を用いれば、上記第１の条件と第２の条件とを満たすことができる。
本実施の形態とは異なり、ステップＳ１０において、ＡＰＭ液などを用いたウェットエッチングでバルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後、エッチング液を変えずにそのままウェットエッチングを継続して、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを薄くすることも考えられる。この場合を、以下では、第２検討例と称することとする。第２検討例の場合は、ステップＳ１０のエッチング工程において、バルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後のオーバーエッチングを長時間行うことで、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを薄くする。すなわち、第２検討例の場合は、ステップＳ１１を行わずに、ステップＳ１０においてオーバーエッチングを長時間行う場合に対応している。
しかしながら、第２検討例の場合は、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを正確に制御することは困難である。
すなわち、ステップＳ１０で使用するエッチング液（好ましくはＡＰＭ液）は、半導体層ＳＭをエッチングするために相応しいエッチング液であり、このエッチング液を用いることで半導体層ＳＭを選択的にエッチングでき、上記第１の条件を満たすことができる。このようなエッチング液を用いることにより、ステップＳ１０でバルク領域１Ｂの半導体層ＳＭを的確に除去することができる。しかしながら、このステップＳ１０で使用するエッチング液（好ましくはＡＰＭ液）は、半導体層ＳＭをエッチングするために相応しいエッチング液であるため、このエッチング液を用いたときの半導体層ＳＭのエッチング速度は、ある程度正確に制御することができるが、このエッチング液を用いたときの絶縁膜ＺＭ１と絶縁層ＢＸの各エッチング速度は、あまり正確には制御できない。このため、第２の検討例の場合は、バルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後、エッチング液を変えずにそのままウェットエッチングを継続して、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを薄くしても、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各残存膜厚は、あまり正確には制御できない。このため、第２検討例の場合は、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを正確に制御することは困難である。
上述のように、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを防止するためには、ステップＳ１４におけるエッチング量を小さくすることが有効である。ステップＳ１４におけるエッチング量を小さくするためには、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くすることが有効である。しかしながら、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くしたとしても、その厚さをある程度正確に制御できなければ、ステップＳ１４におけるエッチング量を小さくすることはできない。なぜなら、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さがばらついてしまう場合は、ステップＳ１４後にＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸとの除去残りが生じないように、ステップＳ１４のエッチング工程のエッチング量は多めに設定しなければならなくなるからである。ステップＳ１４におけるエッチング量を小さくするには、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くするだけではなく、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さをある程度正確に制御できることも必要である。
それに対して、本実施の形態では、ステップＳ１０において、第１エッチング液（好ましくはＡＰＭ液）を用いてバルク領域１Ｂの半導体層ＳＭを除去してバルク領域１Ｂの絶縁層ＢＸを露出させた後、ステップＳ１１において、第１エッチング液とは異なる第２エッチング液（好ましくはフッ酸）を用いてＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くする。このため、本実施の形態の場合は、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さをある程度正確に制御することができる。
すなわち、ステップＳ１１で使用するエッチング液（好ましくはフッ酸）は、絶縁膜ＺＭ１および絶縁層ＢＸをエッチングするために相応しいエッチング液であり、このエッチング液を用いることで絶縁膜ＺＭ１および絶縁層ＢＸの各エッチング速度を大きくすることができ、上記第２の条件を満たすことができる。このようなエッチング液を用いることにより、このエッチング液を用いたときの絶縁膜ＺＭ１と絶縁層ＢＸの各エッチング速度を、ある程度正確に制御することができる。このため、本実施の形態の場合は、ステップＳ１１のエッチング工程で、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くするとともに、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各残存膜厚を、ある程度正確に制御することができる。従って、本実施の形態の場合は、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さをある程度正確に制御することができる。
つまり、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さが、第２検討例と本実施の形態とで同じ場合であっても、その厚さをより正確に制御できるのは、第２検討例ではなく本実施の形態である。このため、第２検討例よりも、本実施の形態の方が、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを、より正確に制御することができ、それゆえ、ステップＳ１４におけるエッチング量を、より小さくすることができる。従って、第２検討例よりも、本実施の形態の方が、ステップＳ１４におけるエッチング量をより小さくすることができるため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボット（ＤＴ）が発生するのを、より的確に抑制または防止することができる。
ステップＳ１１のエッチング工程は、ステップＳ１２のイオン注入の前に行われるため、ステップＳ１１における素子分離領域ＳＴは、エッチングされやすい状態（不純物イオンが注入された状態）にはなっていない。このため、ステップＳ１１のエッチング工程を行っても、素子分離領域ＳＴにディボットは形成されずに済む。本実施の形態では、ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さを、半導体装置の要求特性などに応じて最適な厚さに設定できるとともに、ステップＳ１１のエッチング工程でＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くする。ステップＳ１０のエッチング工程では、半導体層ＳＭをエッチングするのに相応しいエッチング液、すなわち半導体層ＳＭがエッチングされやすいエッチング液、を使用することで、バルク領域１Ｂの半導体層ＳＭを的確に除去している。そして、ステップＳ１１のエッチング工程では、絶縁膜ＺＭ１および絶縁層ＢＸをエッチングするのに相応しいエッチング液、すなわち絶縁膜ＺＭ１および絶縁層ＢＸがエッチングされやすいエッチング液、を使用して、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くしている。これにより、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くすることができるとともに、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを所定の厚さに的確に制御することができる。このため、ステップＳ１４のエッチング工程において、エッチング量を的確に小さくすることができるので、素子分離領域ＳＴにディボットが発生するのを、的確に抑制または防止することができ、また、ディボットが形成された場合でも、その深さを浅くすることができる。従って、素子分離領域ＳＴのディボットに起因する不具合を的確に抑制または防止することができ、半導体装置の信頼性を的確に向上させることができる。
本実施の形態の他の特徴について、更に説明する。
ステップＳ１１のエッチングを終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ３とバルク領域１Ｂの絶縁層ＢＸの厚さＴ４とは、それぞれ３ｎｍ以上であることが好ましい（すなわちＴ３≧３ｎｍ、Ｔ４≧３ｎｍ）。
ステップＳ１１のエッチングを終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ３とバルク領域１Ｂの絶縁層ＢＸの厚さＴ４とが薄すぎると、ステップＳ１１を終了した段階でＳＯＩ領域１Ａの半導体層ＳＭやバルク領域１Ｂの半導体基板ＳＢが部分的に露出する虞がある。ステップＳ１１を終了した段階でＳＯＩ領域１Ａの半導体層ＳＭやバルク領域１Ｂの半導体基板ＳＢが部分的に露出してしまうと、ステップＳ１２やステップＳ１３で形成するフォトレジスト膜が半導体層ＳＭや半導体基板ＳＢの露出面に接触することになるが、これは望ましくない。このため、ステップＳ１１のエッチングを終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ３とバルク領域１Ｂの絶縁層ＢＸの厚さＴ４とは、それぞれ３ｎｍ以上であることが好ましく、これにより、ステップＳ１１を終了した段階でＳＯＩ領域１Ａの半導体層ＳＭやバルク領域１Ｂの半導体基板ＳＢが部分的に露出してしまうのを的確に防止することができる。
また、ステップＳ１１のエッチング工程におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１のエッチング厚さとバルク領域１Ｂの絶縁層ＢＸのエッチング厚さとは、それぞれ５ｎｍ以上であることが好ましい。すなわち、ステップＳ１１のエッチングを行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１と、ステップＳ１１のエッチングを行った直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ３との差は、５ｎｍ以上であることが好ましい（すなわちＴ１−Ｔ３≧５ｎｍ）。また、ステップＳ１１のエッチングを行う直前におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴ２と、ステップＳ１１のエッチングを行った直後におけるバルク領域１Ｂの絶縁層ＢＸの厚さＴ４との差は、５ｎｍ以上であることが好ましい（すなわちＴ２−Ｔ４≧５ｎｍ）。これにより、ステップＳ１４のエッチング工程におけるエッチング量を的確に減らすことができるため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボットが発生するのを抑制または防止する効果を、的確に得ることができるようになる。
また、素子分離領域ＳＴにディボットが形成されてしまう課題は、素子分離領域ＳＴの材料が絶縁膜ＺＭ１および絶縁層ＢＸの材料と同じであることで、ステップＳ１４のエッチング工程で絶縁膜ＺＭ１および絶縁層ＢＸをエッチングしたときに、素子分離領域ＳＴもエッチングされてしまうことから発生する課題である。このため、本実施の形態は、素子分離領域ＳＴと絶縁膜ＺＭ１と絶縁層ＢＸとが、同じ材料からなる場合に適用すれば、効果が大きい。素子分離領域ＳＴと絶縁膜ＺＭ１と絶縁層ＢＸとは、好ましくは酸化シリコンからなる。
また、本実施の形態では、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとは、同じであることが好ましい。これにより、ステップＳ１４のエッチング工程におけるエッチング量を効率的に減らすことができるため、ステップＳ１４のエッチング工程で素子分離領域ＳＴにディボットが発生するのを抑制または防止する効果を、的確に得ることができるようになる。
すなわち、ステップＳ１４のエッチング工程を行う直前において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１がバルク領域１Ｂの絶縁層ＢＸよりも厚い場合は、その厚い絶縁膜ＺＭ１の厚さに合わせて、ステップＳ１４におけるエッチング量を設定する必要がある。また、ステップＳ１４のエッチング工程を行う直前において、バルク領域１Ｂの絶縁層ＢＸがＳＯＩ領域１Ａの絶縁膜ＺＭ１よりも厚い場合は、その厚い絶縁層ＢＸの厚さに合わせて、ステップＳ１４におけるエッチング量を設定する必要がある。このため、ステップＳ１４におけるエッチング量を効率的に減らすためには、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さを薄くするとともに、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを同じにした方が、より有利である。
ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを同じにするためには、ステップＳ１１のエッチング工程を終了した直後におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１とバルク領域１Ｂの絶縁層ＢＸの厚さＴ２とが、互いに同じであればよい（すなわちＴ１＝Ｔ２）。また、絶縁膜ＺＭ１と絶縁層ＢＸとは、同じ材料により形成されているため、ステップＳ１１におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１のエッチング厚さとバルク領域１Ｂの絶縁層ＢＸのエッチング厚さとは、ほぼ同じになる。このため、ステップＳ１１のエッチング工程を行う直前の段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さＴ１とバルク領域１Ｂの絶縁層ＢＸの厚さＴ２とが同じ（Ｔ１＝Ｔ２）であることが好ましく、それによって、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを同じにすることができる。なお、ステップＳ１０のエッチング工程を終了した直後とステップＳ１１のエッチング工程を行う直前とで、ＳＯＩ領域１Ａの絶縁膜ＺＭ１とバルク領域１Ｂの絶縁層ＢＸの各厚さは変化しない。このため、ステップＳ１０のエッチング工程を終了した直後の段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さ（Ｔ１）とバルク領域１Ｂの絶縁層ＢＸの厚さ（Ｔ２）とが同じ（Ｔ１＝Ｔ２）であることが好ましく、それによって、ステップＳ１４のエッチング工程を行う直前におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さとバルク領域１Ｂの絶縁層ＢＸの厚さとを同じにすることができる。
このため、ステップＳ１０のエッチング工程を終了した直後の段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さ（Ｔ１）とバルク領域１Ｂの絶縁層ＢＸの厚さ（Ｔ２）とが同じ（Ｔ１＝Ｔ２）になるように、上記ステップＳ２における絶縁膜ＺＭ１の形成膜厚を設定することが好ましい。具体的には、上記ステップＳ２における絶縁膜ＺＭ１の形成膜厚は、上記ステップＳ２を行う段階での絶縁層ＢＸの厚さと、上記ステップＳ１０におけるＳＯＩ領域１Ａの絶縁膜ＺＭ１のエッチング厚さ(エッチング量)との合計の値に設定しておけばよい。そうすれば、ステップＳ１０のエッチング工程を終了した直後の段階において、ＳＯＩ領域１Ａの絶縁膜ＺＭ１の厚さ（Ｔ１）とバルク領域１Ｂの絶縁層ＢＸの厚さ（Ｔ２）とが同じ（Ｔ１＝Ｔ２）になる。一方、上記ステップＳ１でＳＯＩ基板１を用意した段階での絶縁層ＢＸの厚さは、半導体装置の要求特性などに応じて設定すればよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ＳＯＩ基板
１Ａ ＳＯＩ領域
１Ｂ バルク領域
１Ｃ 基板
ＢＸ 絶縁層
ＣＰ１，ＣＰ２ キャップ絶縁膜
ＣＰＺ 絶縁膜
ＣＴ コンタクトホール
ＤＴ ディボット
ＥＰ 半導体層
ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
ＧＦ１，ＧＦ２ ゲート絶縁膜
ＧＰ 半導体領域
ＩＬ１，ＩＬ２ 絶縁膜
ＬＭ，ＬＭ１ 積層膜
ＬＴ１，ＬＴ２ 積層体
Ｍ１ 配線
Ｐ１ イオン注入
ＰＧ プラグ
ＰＳ シリコン膜
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５ フォトレジストパターン
ＰＷ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＭ，ＳＭ１ 半導体層
ＳＴ 素子分離領域
ＳＷ１，ＳＷ２，ＳＷ３ サイドウォールスペーサ
ＳＺ１，ＳＺ２ 絶縁膜
ＴＲ 溝
ＺＭ１，ＺＭ２，ＺＭ３ 絶縁膜

Claims (11)

  1. （ａ）半導体基板と、第１材料から成り、かつ、前記半導体基板上に形成された絶縁層と、前記第１材料とは異なる第２材料から成り、かつ、前記絶縁層上に形成された半導体層と、前記第１材料から成り、かつ、前記半導体層上に形成された第１絶縁膜と、前記半導体層および前記絶縁層を介して前記半導体基板に達する溝と、前記第１材料から成り、かつ、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程と、
    （ｂ）前記（ａ）工程後、前記基板の第１領域における前記第１絶縁膜をエッチングにより除去し、前記第１領域における前記半導体層を露出させ、前記基板の前記第１領域とは異なる第２領域における前記第１絶縁膜を残す工程と、
    （ｃ）前記（ｂ）工程後、前記第１領域における前記半導体層をエッチングにより除去し、前記第１領域における前記絶縁層を露出させる工程と、
    （ｄ）前記（ｃ）工程後、前記第１領域における前記絶縁層と前記第２領域における前記第１絶縁膜とをエッチングし、前記第１領域における前記絶縁層の厚さと前記第２領域における前記第１絶縁膜の厚さとを薄くする工程と、
    （ｅ）前記（ｄ）工程後、前記第２領域における前記半導体基板に不純物を注入し、前記第２領域における前記半導体基板に第１半導体領域を形成する工程と、
    （ｆ）前記（ｅ）工程後、前記第１領域における前記絶縁層と前記第２領域における前記第１絶縁膜とをエッチングにより除去し、前記第１領域における前記半導体基板と前記第２領域における前記半導体層とを露出させる工程と、
    （ｇ）前記（ｆ）工程後、前記第１領域における前記半導体基板上に第１トランジスタを形成し、前記第２領域における前記半導体層上に第２トランジスタを形成する工程と、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１領域における前記半導体層は、第１エッチング液を用いたウェットエッチングにより除去され、
    前記（ｄ）工程では、前記第１領域における前記絶縁層および前記第２領域における前記第１絶縁膜は、前記第１エッチング液とは異なる第２エッチング液を用いたウェットエッチングにより除去され、
    前記第１エッチング液を用いた場合の前記第１絶縁膜および前記絶縁層のエッチング速度は、前記第１エッチング液を用いた場合の前記半導体層のエッチング速度よりも小さく、
    前記第２エッチング液を用いた場合の前記第１絶縁膜および前記絶縁層のエッチング速度は、前記第１エッチング液を用いた場合の前記第１絶縁膜および前記絶縁層のエッチング速度よりも大きい、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第１材料は、酸化シリコンから成り、
    前記第２材料は、単結晶シリコンから成る、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記第１エッチング液は、ＡＰＭ液であり、
    前記第２エッチング液は、フッ酸である、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１領域における前記絶縁層と前記第２領域における前記第１絶縁膜を、前記第２エッチング液と同種の第３エッチング液を用いたウェットエッチングにより除去する、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第２領域における前記第１絶縁膜を覆い、かつ、前記第１領域における前記第１絶縁膜を露出する第１マスク層をエッチングマスクとして用いて、前記第１領域における前記半導体層が露出するように、前記第１領域における前記第１絶縁膜をエッチングにより除去する、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記半導体基板と、前記半導体基板上に形成された前記絶縁層と、前記絶縁層上に形成された前記半導体層と、前記半導体層上に形成された前記第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜と、を有する前記基板を準備する工程と、
    （ａ２）前記（ａ１）工程後、前記第２絶縁膜、前記第１絶縁膜、前記半導体層および前記絶縁層を介して前記半導体基板に達する前記溝を形成する工程と、
    （ａ３）前記（ａ２）工程後、前記第２絶縁膜上に第３絶縁膜を形成し、前記溝内を前記第３絶縁膜で塞ぐ工程と、
    （ａ４）前記（ａ３）工程後、前記溝外の前記第３絶縁膜を除去し、前記第３絶縁膜からなる前記素子分離領域を前記溝内に形成する工程と、
    （ａ５）前記（ａ４）工程後、前記第２絶縁膜をエッチングにより除去する工程と、
    を有し、
    前記第２絶縁膜は、前記第１絶縁膜とは異なる材料からなる、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記絶縁層、前記第１絶縁膜および前記第３絶縁膜は、酸化シリコンから成り、
    前記第２絶縁膜は、窒化シリコンから成り、
    前記（ａ４）工程では、前記第３絶縁膜を研磨することにより、前記溝の外部の前記第３絶縁膜を除去し、前記溝内に前記第３絶縁膜から成る前記素子分離領域を形成する、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記第１半導体領域は、前記第２トランジスタのしきい値電圧を制御するために形成される、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記素子分離領域は、前記第１領域と前記第２領域との境界に配置されており、
    前記（ｅ）工程では、平面視において前記第２領域における前記半導体層に隣接する前記素子分離領域の領域にも、前記不純物が注入される、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程後、かつ、前記（ｅ）工程前に、
    前記第１領域における前記絶縁層を覆い、かつ、前記第２領域における前記第１絶縁膜を露出する第２マスク層を形成し、
    前記（ｅ）工程後、かつ、前記（ｆ）工程前に、前記第２マスク層を除去する、半導体装置の製造方法。
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