JP2004363121A

JP2004363121A - 半導体装置の製造方法

Info

Publication number: JP2004363121A
Application number: JP2003155877A
Authority: JP
Inventors: Yasushi Haga; 泰芳賀
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2004-12-24

Abstract

【課題】ＳＴＩの絶縁材埋め込み後の工程における、ＳＴＩ部分の体積変化を軽減し、シリコン基板へ与えるストレスやディボットの発生を少なくして、巨大転位ループの発生、及び電流不良や絶縁不良の発生を軽減できる半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１０に、トレンチ素子分離領域２２として酸化シリコン膜を埋め込んだ後、ウエル領域の形成を経て、基板１０表面にゲート酸化膜２６を形成する半導体装置の製造方法であって、ゲート酸化膜２６の形成直後にアニール処理を行うことを特徴としている。ゲート酸化膜２６の形成直後にアニール処理を行うことにより、ＳＴＩ部分２２の焼き締めがなされて、その後の工程における耐エッチング性（特に耐フッ酸性）を強めて、ＳＴＩ部分２２の酸化膜が膜減りするのを軽減でき、半導体装置の品質を向上させることが可能となる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に素子分離領域を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子、たとえばＭＯＳトランジスタの微細化に伴い、半導体素子間を分離するための領域の微細化が必要とされている。半導体素子間を分離する技術の１つとして、基板上の半導体素子間にトレンチ（溝）を設け、このトレンチに絶縁材を充填することによって、半導体素子間を分離するトレンチ素子分離技術（ＳＴＩと呼ばれる）がある。
【０００３】
従来、ＳＴＩにおける、トレンチへの絶縁材の埋め込みには、主としてハイデンシティ（高密度）プラズマＣＶＤで形成した酸化シリコン膜ＳｉＯ２が用いられていた。
【０００４】
【特許文献１】
特開２００１−８５５３３号公報
【０００５】
【発明が解決しようとする課題】
ところで、ハイデンシティ（高密度）プラズマＣＶＤで形成した酸化膜は、密度が高く硬質であるため、その後の酸化工程（トランジスタ形成時のウエル領域形成前のプレ酸化とかゲート酸化膜形成時のゲート酸化など）によって、トレンチ内に埋め込まれた酸化シリコン膜で構成される絶縁層（以下、ＳＴＩ部分という）の側壁または底面のシリコン基板が酸化され、ＳＴＩ部分が体積膨張し、シリコン基板に物理的応力（ストレス）を与えやすい。このストレスによりシリコン基板に結晶欠陥、或いは巨大な転位ループが生じ、基板内の領域間のジャンクションリークなどによって待機時電流の不良を引き起こしていた。また、ＳＴＩ部分の埋め込み酸化膜の種類によっては、例えばＴＥＯＳを用いた減圧ＣＶＤによる酸化膜では、ＳＴＩ部分の埋め込み後の工程において行われるフッ酸などのウエットエッチングによって、ＳＴＩ部分が体積収縮し、ＳＴＩ部分の表面に深いディボットを生じて、後の工程で絶縁不良を引き起こす虞れがあった。
【０００６】
そこで、本発明は、上記の問題に鑑みてなされたもので、ＳＴＩの絶縁材埋め込み後の工程における、ＳＴＩ部分の体積変化を軽減し、シリコン基板へ与えるストレスやディボットの発生を少なくして、巨大転位ループの発生、及び電流不良や絶縁不良の発生を軽減できる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による半導体装置の製造方法は、シリコン基板に、トレンチ素子分離領域として酸化シリコン膜を埋め込んだ後、ウエル領域の形成を経て、基板表面にゲート酸化膜を形成する半導体装置の製造方法であって、前記ゲート酸化膜の形成直後にアニール処理を行うことを特徴とするものである。
【０００８】
本発明のこのような製造方法によれば、ゲート酸化膜の形成直後にアニール処理を行うことにより、ＳＴＩ部分の焼き締めがなされて、その後の工程における耐エッチング性を強めることができる。特にフッ酸などのウエットエッチングによってＳＴＩ部分の酸化膜が膜減りするのを軽減し、ＳＴＩ膜減りに起因した各種の不具合を低減して、半導体装置の品質及び信頼性を向上させることができる。
【０００９】
本発明による導体装置の製造方法は、シリコン基板に、トレンチ素子分離領域として埋め込まれた酸化シリコン膜と、前記トレンチ素子分離領域を境として異なった膜厚のゲート酸化膜をそれぞれ有する第１，第２のウエル領域とを含み、前記異なった膜厚のゲート酸化膜は、１回目のゲート酸化を第１，第２のウエル領域の両方に行った後、第１のウエル領域の酸化膜をレジストで覆って第２のウエル領域の酸化膜をエッチング除去し、その後に２回目のゲート酸化を第１，第２のウエル領域の両方に行うことによって形成する、半導体装置の製造方法であって、前記１回目のゲート酸化の工程と、前記エッチング除去の工程との間に、アニール処理を行うことを特徴とするものである。
【００１０】
本発明のこのような製造方法によれば、同一基板上に、高耐圧トランジスタと低耐圧トランジスタを形成する場合のように、膜厚の異なったトランジスタを製造する方法においては、１回目のゲート酸化の工程と、２回目のゲート酸化の工程との間に一方のウエル領域の酸化膜をエッチング除去する工程が設けられているが、このエッチング除去の工程の前、すなわち１回目のゲート酸化の工程の後に、アニール処理を行うことにより、ＳＴＩ部分の焼き締めがなされて、その後に行われるエッチング処理の耐エッチング性を強めることができる。特にフッ酸などのウエットエッチングによってＳＴＩ部分の酸化膜が膜減りするのを軽減し、ＳＴＩ膜減りに起因した各種の不具合を低減して、半導体装置の品質及び信頼性を向上させることができる。
【００１１】
また、本発明において、前記酸化シリコン膜として、ＴＥＯＳを用いた減圧ＣＶＤで形成した酸化シリコン膜を使用することが好ましい。
【００１２】
このような製造方法によれば、ＳＴＩ部分として、ＴＥＯＳを用いた減圧ＣＶＤで形成した酸化シリコン膜を使用することにより、従来使用されていたハイデンシティ・プラズマＣＶＤによる密度の高い酸化シリコン膜に比べて、膜質が疎であるため、ＳＴＩ部分の体積変化ストレス、特に体積膨張によるストレスをＳＴＩ酸化膜が吸収できる効果がある。一方、ＴＥＯＳを用いた減圧ＣＶＤで形成した酸化シリコン膜を使用することにより、後のエッチング処理、特にフッ酸によるエッチングにてＳＴＩ部分の酸化シリコン膜が膜減りする虞れがあるが、エッチング処理の前にアニールによる焼き締めを行っていれば、その虞れを軽減することが可能となる。
【００１３】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
図１は本発明の一実施の形態に係る半導体装置の製造方法を模式的に示す断面図である。
【００１４】
図１（ａ）において、半導体基板であるシリコン基板１０に、パッド層１２を形成する。パッド層１２としては、例えば酸化窒化シリコン（ＳｉＯＮ）が用いられ、ＣＶＤ法などにより形成される。パッド層１２の膜厚は、例えば１００Åである。次に、パッド層１２上に、ストッパ層１４を形成する。ストッパ層１４としては、例えば窒化シリコン（Ｓｉ３Ｎ４）が用いられ、ＣＶＤ法などにより形成される。ストッパ層１４は、後の化学的機械的研磨（ＣＭＰ）におけるストッパとして機能するのに十分な膜厚、例えば１５００Åの膜厚を有する。
【００１５】
続いて、図１（ｂ）のように、フォトリソグラフィ工程とエッチング工程を用いてパターン形成を行い、トレンチ１６を形成する。３６００Åの深さに溝（トレンチという）が形成される。
【００１６】
トレンチ形成後、図１（ｃ）に示すように、フッ酸（ＨＦ）で表面を軽くエッチングする（ライトエッチングと呼ばれる）。このライトエッチングは、トレンチ１６におけるパッド層１２の端部に対してなされ、酸化シリコン（ＳｉＯ２）膜相当の膜厚２３０Åをエッチングする。
【００１７】
続いて、熱酸化法により、トレンチ１６におけるシリコン基板１０の露出面を酸化し、トレンチ酸化膜１８（図１（ｄ）参照）を形成する。次に埋め込み酸化膜として、ハイデンシティ（高密度）プラズマＣＶＤ法或いはテトラエチルオルソシリケート（ＴＥＯＳ）を用いた減圧ＣＶＤ法で、酸化シリコン膜からなるトレンチ絶縁層２０を埋め込む。トレンチ絶縁層２０の膜厚は６５００Åである。その結果、ストッパ層１４の上に絶縁層２０が堆積される。そして、図１（ｄ）に示すようにストッパ層１４の上に堆積した絶縁層２０をＣＭＰ法により平坦化することにより、図１（ｄ）に示すような状態となる。
【００１８】
続いて、トレンチ絶縁層２０の両側の領域に存在するストッパ層１４及びパッド層１２を除去する。まず、ストッパ層１４を、熱リン酸液によるウエットエッチングを用いて除去する。そして、シリコン基板１０上のパッド層１２もフッ酸によるウエットエッチングで除去する。ストッパ層１４及びパッド層１２を除去した後は、シリコン基板１０の素子形成領域の表面よりトレンチ絶縁層２０が突出した状態となるが、この場合、パッド層１２を除去するフッ酸により絶縁層２０の突出部が少しずつ小さくなって、図１（ｅ）に示すような状態となる。これにより、ＳＴＩによる素子分離領域２２（前記のＳＴＩ部分に相当する）が形成される。
【００１９】
次に、トランジスタ形成のための犠牲酸化膜形成としてのプレ酸化の工程に入る。プレ酸化では、図１（ｆ）に示すように、熱酸化法により、シリコン基板１０上に犠牲酸化膜２４としての酸化シリコン膜ＳｉＯ２が形成される。このときシリコン基板１０の露出面が酸化されるが、同時にトレンチ絶縁層２０と接するシリコンＳｉも酸化されていく。プレ酸化膜はトランジスタ形成におけるイオン注入のダメージを防ぐ役割をする。本実施の形態では、トランジスタ形成工程の前におけるこのプレ酸化を、７５０℃でウエット酸化し、膜厚１００Åとする。ウエット酸化とは、酸素Ｏ２＋水素Ｈ２の雰囲気中で行う熱酸化である。
【００２０】
続いて、図示しないが、トランジスタ形成工程におけるウエル領域の形成を行う。高耐圧トランジスタ（以下、ＨＶ）と低耐圧トランジスタ（以下、ＬＶ）を形成する場合には、ＳＴＩ部分２２の両側の領域に対してフォトリソグラフィ工程とイオン注入工程を繰り返して行って、ＨＶ，ＬＶの各エリアにそれぞれウエル領域とチャネル領域（ウエル領域のソース領域とドレイン領域との間に存在）を形成する。
【００２１】
その後、前述の図１（ｆ）で形成したプレ酸化膜２４を、フッ酸ＨＦを用いて膜厚１５０Å相当のエッチングを行うことにより、図１（ｇ）のように膜厚１００Å分のプレ酸化膜を除去する。
【００２２】
次に、ゲート酸化膜形成工程に入る。ＨＶとＬＶを形成する場合には、ＨＶエリアとＬＶエリアとでは耐圧が異なるため、異なった膜厚のゲート酸化膜形成（以下、単にゲート酸化という）を行う必要がある。すなわち、１回目のゲート酸化を第１，第２のウエル領域の両方に行った後、第１のウエル領域の酸化膜をレジストで覆って第２のウエル領域の酸化膜をエッチング除去し、その後に２回目のゲート酸化を第１，第２のウエル領域の両方に行うことによって、第１，第２のウエル領域の表面にそれぞれ互いに膜厚の異なったゲート酸化膜を形成する。ＨＶエリアの第１のウエル領域のゲート酸化膜が厚く、ＬＶエリアの第２のウエル領域のゲート酸化膜が薄く形成される。
【００２３】
下記の表１に、ＨＶとＬＶを形成する際のゲート酸化の具体例を示してある。１回目のゲート酸化をＧ１−ＯＸ、第２のウエル領域の酸化膜除去のためのエッチングをＨＶＯＸ−ＥＴ、２回目のゲート酸化をＧ２−ＯＸとしてある。
【００２４】

まず、１回目のゲート酸化を行って、図１（ｈ）に示すように、図１（ｇ）のシリコン基板１０の表面（ＳＴＩ部分を含む）に膜厚１５０Åの１回目のゲート酸化膜２６を形成する。次のアニール処理については本発明の要部となるので後述することにして、図１（ｉ）の工程を説明する。図１（ｈ）の工程の後に、アニール処理を行った後、ＨＶエリアをレジストで覆い、図１（ｉ）のように、フッ酸ＨＦを用いて膜厚２３０Å相当のエッチングを行い、ＬＶエリアとＳＴＩ部分２２における酸化膜２６の点線部分が、膜厚１５０Å分除去される。このとき、ＨＶエリアはレジストされていて除去されない（表１では――としてある）。その後に、図示しないが、図１（ｉ）の状態に対して、２回目のゲート酸化をＨＶ，ＬＶの両方のエリア（ＳＴＩ部分も含む）に行うことによって、膜厚３５Åのゲート酸化膜（図１（ｊ）の符号２８）を形成する。然るに、最終的に形成されるゲート酸化膜の膜厚は、ＨＶエリアで１６５Å、ＬＶエリアで３５Åとなる。なお、ＨＶエリアについて、最終的に形成されるゲート酸化膜が、１回目，２回目のゲート酸化膜の各膜厚の合計となっていないのは、ゲート酸化膜が収縮した結果である。
【００２５】
一方、図１（ｉ）で示したようにフッ酸ＨＦによるエッチングがなされた結果、ＳＴＩ部分２２が収縮もしくは削られている。ＳＴＩ部分の上端部分内周側に深い溝ができたりする。その結果、図１（ｊ）に示すように、その後のゲート電極形成工程において、導電層として多結晶シリコン層３０を堆積すると、多結晶シリコン層３０が深い溝に落ち込んでしまい、後に導電層をパターンニングしたときにＳＴＩ部分の溝に多結晶シリコン層３０が残ってしまい、電気的にショートし電気的不良をを発生する可能性がある。
【００２６】
そこで、本発明の実施の形態では、半導体装置の製造方法におけるゲート酸化膜形成工程において、１回目のゲート酸化の工程（図１（ｈ）の工程）と、フッ酸ＨＦによるエッチングの工程（図１（ｉ）の工程）との間に、アニール処理の工程（ｋ）を挿入することで、フッ酸ＨＦによるエッチングを行う前に、１回目のゲート酸化によって形成される酸化膜２６及びトレンチ絶縁層（ＳｉＯ２膜）２０に対してアニール処理、すなわち、焼き締めを行う。アニール処理の条件は、Ｎ２雰囲気下、温度１０００℃、時間３０分である。アニール処理をしておくと、その後の前記エッチング（ＨＶＯＸ−ＥＴ）の後でも、ＳＴＩ部分の絶縁層２０に縮みを生ずることが少なくなる結果、ＳＴＩ部分に深い溝できるのを抑え、前記の電気的ショートの発生を防ぐことが可能となる。
【００２７】
このように、図１（ｈ）の工程と、図１（ｉ）の工程との間に、アニール処理工程を入れることによって得られる効果は、後の酸化工程でのＳＴＩ部分２２の体積膨張ストレスを吸収する意味で、ＳＴＩの埋め込み絶縁層２０として、ＴＥＯＳを用いた減圧ＣＶＤで形成した酸化膜（ＳｉＯ２）を使用する場合に特に大きいと考えられる。何故なら、ＴＥＯＳを用いた減圧ＣＶＤで形成した酸化膜（ＳｉＯ２）は、体積膨張ストレスを吸収可能な素材として使用していることからも分るように、膜質が疎な（密度が比較的低い）ため、耐フッ酸性が弱い欠点があり、この欠点を克服するにはフッ酸処理（エッチング処理）を行う前に、アニール処理によって焼き締めることによって、耐フッ酸性を強くすることができるからである。
【００２８】
以上述べたように本発明によれば、ＳＴＩの絶縁材埋め込み後の工程において、ＳＴＩ部分の体積変化を軽減し、シリコン基板へ与えるストレスやディボットの発生を少なくして、巨大転位ループの発生、及び電流不良や絶縁不良の発生を低減することが可能な半導体装置の製造方法を実現することができる。
【００２９】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の製造方法を模式的に示す断面図。
【符号の説明】
１０…シリコン基板、２０…トレンチ絶縁層（ＳＴＩ部分）、２６，２８…ゲート酸化膜。

Claims

シリコン基板に、トレンチ素子分離領域として酸化シリコン膜を埋め込んだ後、ウエル領域の形成を経て、基板表面にゲート酸化膜を形成する半導体装置の製造方法であって、
前記ゲート酸化膜の形成直後にアニール処理を行うことを特徴とする半導体装置の製造方法。
シリコン基板に、トレンチ素子分離領域として埋め込まれた酸化シリコン膜と、前記トレンチ素子分離領域を境として異なった膜厚のゲート酸化膜をそれぞれ有する第１，第２のウエル領域とを含み、前記異なった膜厚のゲート酸化膜は、１回目のゲート酸化を第１，第２のウエル領域の両方に行った後、第１のウエル領域の酸化膜をレジストで覆って第２のウエル領域の酸化膜をエッチング除去し、その後に２回目のゲート酸化を第１，第２のウエル領域の両方に行うことによって形成する、半導体装置の製造方法であって、
前記１回目のゲート酸化の工程と、前記エッチング除去の工程との間に、アニール処理を行うことを特徴とする半導体装置の製造方法。
前記酸化シリコン膜として、ＴＥＯＳを用いた減圧ＣＶＤで形成した酸化シリコン膜を使用することを特徴とする請求項１又は２記載の半導体装置の製造方法。