TW201606945A - 半導體裝置之製造方法 - Google Patents

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TW201606945A
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film
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memory
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中西伸登
川嶋祥之
西田彰男
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瑞薩電子股份有限公司
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Abstract

本發明之課題在於提高半導體裝置之可靠性。 本發明係於半導體基板上介隔絕緣膜GF而形成記憶胞用之控制閘極電極CG，且以介隔絕緣膜MZ而與控制閘極電極CG相鄰之方式，於半導體基板上，介隔於內部具有電荷蓄積部之絕緣膜MZ而形成記憶胞用之記憶體閘極電極MG。然後，藉由離子注入法而於半導體基板形成源極或汲極用之n-型半導體區域EX1、EX2，且於控制閘極電極CG及記憶體閘極電極MG之側壁上形成側壁隔片SW，並藉由離子注入法而於半導體基板形成源極或汲極用之n+型半導體區域SD1、SD2。其後，將介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部去除，該絕緣膜MZ之去除量大於n+型半導體區域SD1、SD2之深度。

Description

半導體裝置之製造方法
本發明係關於半導體裝置之製造方法，例如可較佳地利用於具有非揮發性記憶體之半導體裝置之製造方法。
作為可電性寫入、抹除之非揮發性半導體記憶裝置，廣泛使用EEPROM(Electrically Erasable Programmable Read Only Memory：電可擦除可編程唯讀記憶體)。以當前廣泛使用之快閃記憶體為代表之該等記憶裝置係於MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬-絕緣體-半導體場效應電晶體)之閘極電極下，具有被氧化膜包圍之導電性之浮動閘極電極或陷阱性絕緣膜，且將於浮動閘極或陷阱性絕緣膜之電荷蓄積狀態作為記憶資訊，並將該記憶資訊作為電晶體之閾值而讀出。該陷阱性絕緣膜稱為可蓄積電荷之絕緣膜，例舉氮化矽膜等作為一例。藉由向此種電荷蓄積區域注入電荷與自此種電荷蓄積區域釋放電荷，而使MISFET之閾值變化來作為記憶元件動作。作為該快閃記憶體係有使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor：金屬-氧化物-氮化物-氧化物-半導體)膜之分裂閘極型胞。於該記憶體中，藉由使用氮化矽膜作為電荷蓄積區域而具有如下等優點：與導電性浮動閘極膜相比離散性地蓄積電荷，故資料保持之可靠性優異，又，因資料保持之可靠性優異，故可使氮化矽膜上下之氧化膜薄膜化，從而可使寫入、抹除動作低電壓化。
於日本專利特開2007-258497號公報(專利文獻1)及日本專利特開2008-211016號公報(專利文獻2)中，記述有與非揮發性半導體記憶裝置相關之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-258497號公報
[專利文獻2]日本專利特開2008-211016號公報
即便於具有非揮發性記憶體之半導體裝置中，亦期望儘量提高可靠性。
其他課題與新穎之特徵係可根據本說明書之記述及附加圖式而變得明確。
根據一實施形態，半導體裝置之製造方法具有：(a)步驟，其準備半導體基板；(b)步驟，其於上述半導體基板上介隔第1絕緣膜而形成記憶胞用之第1閘極電極；(c)步驟，其以與上述第1閘極電極介隔第2絕緣膜而相鄰之方式，於上述半導體基板上，介隔上述第2絕緣膜而形成上述記憶胞用之第2閘極電極。上述第2絕緣膜係於內部具有電荷蓄積部。半導體裝置之製造方法更具有：(d)步驟，其於上述(c)步驟後，藉由離子注入法，而於上述半導體基板形成上述記憶胞之源極或汲極用之第1半導體區域；(e)步驟，其於上述(d)步驟後，於上述第1閘極電極及上述第2閘極電極之與相互鄰接之側為相反側之側壁上形成側壁絕緣膜。半導體裝置之製造方法更具有：(f)步驟，其於上述(e)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第2半導體區域；(g)步驟，其於上述(f)步驟後，以覆 蓋上述第1閘極電極及上述第2閘極電極之方式形成第1層間絕緣膜。半導體裝置之製造方法更具有：(h)步驟，其研磨上述第1層間絕緣膜而使上述第1閘極電極及上述第2閘極電極露出；且上述(h)步驟中之上述第2絕緣膜之去除量，大於在上述(f)步驟中形成之上述第2半導體區域之深度。
根據另一實施形態，半導體裝置之製造方法具有：(a)步驟，其準備半導體基板；(b)步驟，其於上述半導體基板上介隔第1絕緣膜而形成記憶胞用之第1閘極電極；(c)步驟，其以與上述第1閘極電極介隔第2絕緣膜而相鄰之方式，於上述半導體基板上介隔上述第2絕緣膜而形成上述記憶胞用之第2閘極電極。上述第2絕緣膜係於內部具有電荷蓄積部。半導體裝置之製造方法更具有：(d)步驟，其於上述(c)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第1半導體區域；(e)步驟，其於上述(d)步驟後，於上述第1閘極電極及上述第2閘極電極之與相互鄰接之側為相反側之側壁上形成側壁絕緣膜。半導體裝置之製造方法更具有：(f)步驟，其於上述(e)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第2半導體區域；(g)步驟，其於上述(f)步驟後，將介於上述第1閘極電極與上述第2閘極電極之間之上述第2絕緣膜之上部去除。且，上述(g)步驟中之上述第2絕緣膜之去除量，大於在上述(f)步驟中形成之上述第2半導體區域之深度。
根據又一實施形態，半導體裝置之製造方法具有：(a)步驟，其準備半導體基板；(b)步驟，其於上述半導體基板上介隔第1絕緣膜形成記憶胞用之第1閘極電極；(c)步驟，其以與上述第1閘極電極介隔第2絕緣膜而相鄰之方式，於上述半導體基板上介隔上述第2絕緣膜而形成上述記憶胞用之第2閘極電極。上述第2絕緣膜係於內部具有電荷蓄積部。半導體裝置之製造方法更具有：(d)步驟，其於上述(c)步驟 後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第1半導體區域。半導體裝置之製造方法更具有：(e)步驟，其於上述(d)步驟後，回蝕上述第1閘極電極及上述第2閘極電極而降低上述第1閘極電極及上述第2閘極電極之高度，使上述第2絕緣膜之一部分自上述第1閘極電極與上述第2閘極電極之間突出。半導體裝置之製造方法更具有：(f)步驟，其於上述(e)步驟後，於上述第1閘極電極及上述第2閘極電極之與相互鄰接之側為相反側之側壁上、及自上述第1閘極電極與上述第2閘極電極之間突出之部分之上述第2絕緣膜之側壁上形成側壁絕緣膜。半導體裝置之製造方法更具有：(g)步驟，其於上述(f)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第2半導體區域。
根據一實施形態，可提高半導體裝置之性能。或，可提高半導體裝置之可靠性。或可實現該兩者。
1A‧‧‧記憶胞區域
1B‧‧‧周邊電路區域
CG‧‧‧控制閘極電極
CG1‧‧‧矽閘極部
CN1‧‧‧角部
CN2‧‧‧角部
CP1‧‧‧頂蓋絕緣膜
CT‧‧‧接觸孔
D1‧‧‧深度
ET‧‧‧蝕刻位置
EX1‧‧‧n-型半導體區域
EX2‧‧‧n-型半導體區域
EX3‧‧‧n-型半導體區域
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GF‧‧‧絕緣膜
HK‧‧‧絕緣膜
IL1‧‧‧絕緣膜
IL2‧‧‧絕緣膜
IL3‧‧‧絕緣膜
IL4‧‧‧絕緣膜
IL5‧‧‧絕緣膜
IL6‧‧‧絕緣膜
KM‧‧‧研磨面
L1‧‧‧去除量
L2‧‧‧高度差
L3‧‧‧突出量
LF‧‧‧積層膜
LF1a‧‧‧積層膜
M1‧‧‧配線
MC‧‧‧記憶胞
MD‧‧‧半導體區域
ME‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
MM‧‧‧金屬膜
MS‧‧‧半導體區域
MZ‧‧‧絕緣膜
MZ1‧‧‧氧化矽膜
MZ2‧‧‧氮化矽膜
MZ3‧‧‧氧化矽膜
OX‧‧‧氧化膜
PG‧‧‧插塞
PR1‧‧‧抗蝕層
PS1‧‧‧矽膜
PS2‧‧‧矽膜
PS1a‧‧‧矽膜
PW1‧‧‧p型井
PW2‧‧‧p型井
RG1‧‧‧區域
S1~S28‧‧‧步驟
SB‧‧‧半導體基板
SD1‧‧‧n+型半導體區域
SD2‧‧‧n+型半導體區域
SD3‧‧‧n+型半導體區域
SK‧‧‧間隙
SL‧‧‧金屬矽化物層
SL2‧‧‧金屬矽化物層
SP‧‧‧矽隔.片
ST‧‧‧元件分離區域
SW‧‧‧側壁隔片
SW1‧‧‧側壁隔片
SWa‧‧‧絕緣膜
TR‧‧‧槽
Vb‧‧‧基極電壓
Vcg‧‧‧電壓
Vd‧‧‧電壓
Vmg‧‧‧電壓
Vs‧‧‧電壓
圖1係表示一實施形態之半導體裝置之製造步驟之一部分之流程圖。
圖2係表示一實施形態之半導體裝置之製造步驟之一部分之流程圖。
圖3係表示一實施形態之半導體裝置之製造步驟之一部分之流程圖。
圖4係一實施形態之半導體裝置之製造步驟中之主要部分剖視圖。
圖5係緊接著圖4之半導體裝置之製造步驟中之主要部分剖視圖。
圖6係緊接著圖5之半導體裝置之製造步驟中之主要部分剖視 圖。
圖7係緊接著圖6之半導體裝置之製造步驟中之主要部分剖視圖。
圖8係緊接著圖7之半導體裝置之製造步驟中之主要部分剖視圖。
圖9係緊接著圖8之半導體裝置之製造步驟中之主要部分剖視圖。
圖10係緊接著圖9之半導體裝置之製造步驟中之主要部分剖視圖。
圖11係緊接著圖10之半導體裝置之製造步驟中之主要部分剖視圖。
圖12係緊接著圖11之半導體裝置之製造步驟中之主要部分剖視圖。
圖13係緊接著圖12之半導體裝置之製造步驟中之主要部分剖視圖。
圖14係緊接著圖13之半導體裝置之製造步驟中之主要部分剖視圖。
圖15係緊接著圖14之半導體裝置之製造步驟中之主要部分剖視圖。
圖16係緊接著圖15之半導體裝置之製造步驟中之主要部分剖視圖。
圖17係緊接著圖16之半導體裝置之製造步驟中之主要部分剖視圖。
圖18係緊接著圖17之半導體裝置之製造步驟中之主要部分剖視圖。
圖19係緊接著圖18之半導體裝置之製造步驟中之主要部分剖視 圖。
圖20係緊接著圖19之半導體裝置之製造步驟中之主要部分剖視圖。
圖21係步驟S19之研磨步驟之說明圖。
圖22係緊接著圖20之半導體裝置之製造步驟中之主要部分剖視圖。
圖23係緊接著圖22之半導體裝置之製造步驟中之主要部分剖視圖。
圖24係緊接著圖23之半導體裝置之製造步驟中之主要部分剖視圖。
圖25係緊接著圖24之半導體裝置之製造步驟中之主要部分剖視圖。
圖26係緊接著圖25之半導體裝置之製造步驟中之主要部分剖視圖。
圖27係緊接著圖26之半導體裝置之製造步驟中之主要部分剖視圖。
圖28係緊接著圖27之半導體裝置之製造步驟中之主要部分剖視圖。
圖29係一實施形態之半導體裝置之主要部分剖視圖。
圖30係記憶胞之等價電路圖。
圖31係表示「寫入」、「抹除」及「讀出」時對選擇記憶胞之各部位施加電壓之條件之一例之表。
圖32係一實施形態之半導體裝置之製造步驟中之主要部分剖視圖。
圖33係另一實施形態之半導體裝置之製造步驟中之主要部分剖視圖。
圖34係緊接著圖33之半導體裝置之製造步驟中之主要部分剖視圖。
圖35係緊接著圖34之半導體裝置之製造步驟中之主要部分剖視圖。
圖36係緊接著圖35之半導體裝置之製造步驟中之主要部分剖視圖。
圖37係緊接著圖36之半導體裝置之製造步驟中之主要部分剖視圖。
圖38係緊接著圖37之半導體裝置之製造步驟中之主要部分剖視圖。
圖39係步驟S19之研磨步驟之說明圖。
圖40係又一實施形態之半導體裝置之製造步驟中之主要部分剖視圖。
圖41係緊接著圖40之半導體裝置之製造步驟中之主要部分剖視圖。
圖42係圖41之絕緣膜之去除步驟之說明圖。
圖43係緊接著圖41之半導體裝置之製造步驟中之主要部分剖視圖。
圖44係緊接著圖43之半導體裝置之製造步驟中之主要部分剖視圖。
圖45係緊接著圖44之半導體裝置之製造步驟中之主要部分剖視圖。
圖46係緊接著圖45之半導體裝置之製造步驟中之主要部分剖視圖。
圖47係緊接著圖46之半導體裝置之製造步驟中之主要部分剖視圖。
圖48係其他實施形態之半導體裝置之製造步驟中之主要部分剖視圖。
圖49係緊接著圖48之半導體裝置之製造步驟中之主要部分剖視圖。
圖50係緊接著圖49之半導體裝置之製造步驟中之主要部分剖視圖。
圖51係緊接著圖50之半導體裝置之製造步驟中之主要部分剖視圖。
圖52係緊接著圖51之半導體裝置之製造步驟中之主要部分剖視圖。
圖53係緊接著圖52之半導體裝置之製造步驟中之主要部分剖視圖。
圖54係緊接著圖53之半導體裝置之製造步驟中之主要部分剖視圖。
於以下實施形態中，為方便起見，於其必要時分割成複數個部分或實施形態而進行說明，除了特別明示之情形以外，該等並非互無關係者，而處於一方為另一方之一部分或全部之變化例、詳細內容、及補充說明等之關係。又，於以下實施形態中，於言及要素之數量等(包含個數、數值、量、及範圍)之情形時，除了特別明示之情形及原理上明確限定於特定之數量之情形等以外，並非限定於該特定之數，亦可為特定之數以上或以下。進而，於以下實施形態中，其構成要素(亦包含要素步驟等)，除了特別明示之情形及認為原理上明顯必需之情形等以外，當然不一定為必需者。同樣地，於以下實施形態中，於言及構成要素等之形狀、及位置關係等時，除了特別明示之情形及認為原理上明顯不為此之情形等以外，包含實質上近似或類似於該形狀 等者等。此點對於上述數值及範圍亦相同。
以下，基於圖式詳細說明實施形態。再者，於用以說明實施形態之所有圖中，對具有相同功能之構件附註相同符號，且省略其重複之說明。
又，於實施形態所使用之圖式中，即便為剖視圖，亦存在為容易觀察圖式而省略陰影線之情形。又，即便為俯視圖，亦存在為容易觀察圖式而附註陰影線之情形。
(實施形態1) <半導體裝置之製造步驟>
本實施形態及以下實施形態之半導體裝置係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)之半導體裝置。於本實施形態及以下實施形態中，非揮發性記憶體係基於以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)為基礎之記憶胞進行說明。又，本實施形態及以下實施形態之極性(寫入、抹除、讀出時之施加電壓之極性或載子之極性)係用以說明以n通道型MISFET為基礎之記憶胞之情形之動作者，以p通道型MISFET為基礎之情形可藉由使施加電位或載子之導電型等之所有極性反轉，而獲得原理上相同之動作。
參照圖式說明本實施形態之半導體裝置之製造方法。
圖1~圖3係表示本實施形態之半導體裝置之製造步驟之一部分之流程圖。圖4~圖28係本實施形態之半導體裝置之製造步驟中之主要部分剖視圖。其中，於圖4~圖20及圖22~圖28之剖視圖，表示記憶胞區域1A及周邊電路區域1B之主要部分剖視圖，且分別表示於記憶胞區域1A形成有非揮發性記憶體之記憶胞，於周邊電路區域1B形成有MISFET之情形。又，圖21係步驟S19之研磨步驟之說明圖，即放大表示記憶胞1A之一部分之剖視圖。再者，於圖21中，為容易觀察 圖式而省略了絕緣膜IL1之圖示。
此處，記憶胞區域1A係半導體基板SB(之主表面)之形成非揮發性記憶體之記憶胞之預定區域。又，周邊電路區域1B係半導體基板SB(之主表面)之形成周邊電路之預定區域。記憶胞區域1A與周邊電路區域1B係存在於相同之半導體基板SB。即，記憶胞區域1A與周邊電路區域1B係對應於同一半導體基板SB之主表面之互不相同之平面區域。再者，雖然記憶胞區域1A與周邊電路區域1B亦可不相鄰，但為便於理解，而於圖4~圖20及圖22~圖28之剖視圖中，於記憶胞區域1A之附近圖示有周邊電路區域1B。
此處，周邊電路為除非揮發性記憶體以外之電路，例如為CPU(central processing unit，中央處理單元)等處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。形成於周邊電路區域1B之MISFET為周邊電路用之MISFET。
又，於本實施形態中，說明於記憶胞區域1A形成n通道型之MISFET(控制電晶體及記憶體電晶體)之情形，亦可使導電型相反而於記憶胞區域1A形成p通道型之MISFET(控制電晶體及記憶體電晶體)。同樣，於本實施形態中，說明於周邊電路區域1B形成n通道型之MISFET之情形，亦可使導電型相反而於周邊電路區域1B形成p通道型之MISFET。又，亦可於周邊電路區域1B形成n通道型之MISFET與p通道型之MISFET之兩者，即CMISFET(Complementary MISFET：互補MISFET)。
於製造半導體裝置時，如圖4所示，首先準備(預備)包含具有例如1~10Ωcm左右之比電阻之p型之單晶矽等之半導體基板(半導體晶圓)SB(圖1之步驟S1)。繼而，於半導體基板SB之主表面，形成規定(劃定)活性區域之元件分離區域(元件間分離絕緣區域)ST(圖1之步驟S2)。
元件分離區域ST係可包含氧化矽等絕緣體，且藉由例如STI(Shallow Trench Isolation：淺槽隔離)法或LOCOS(Local Oxidization of Silicon：區域性矽氧化)法等形成。例如，可於在半導體基板SB之主表面形成元件分離用之槽後，藉由於該元件分離用之槽內埋入例如包含氧化矽之絕緣膜，而形成元件分離區域ST。更具體而言，於半導體基板SB之主表面形成元件分離用之槽後，於半導體基板SB上，以埋入該元件分離用之槽之方式形成元件分離區域形成用之絕緣膜(例如氧化矽膜)。然後，可藉由去除元件分離用之槽之外部之絕緣膜(元件分離區域形成用之絕緣膜)，而形成包含被埋入於元件分離用之槽之絕緣膜之元件分離區域ST。
其次，如圖5所示，於半導體基板SB之記憶胞區域1A形成p型井PW1，於周邊電路區域1B形成p型井PW2(圖1之步驟S3)。
p型井PW1、PW2係可藉由將例如硼(B)等p型雜質離子注入至半導體基板SB等而形成。p型井PW1、PW2係自半導體基板SB之主表面跨及特定深度而形成。由於p型井PW1與p型井PW2為相同導電型，故亦可於相同之離子注入步驟形成，又可於不同之離子注入步驟形成。
其次，為調整之後形成於記憶胞區域1A之控制電晶體之閾值電壓，而根據需要對記憶胞區域1A之p型井PW1之表面部(表層部)進行通道摻雜離子注入。又，為調整之後形成於周邊電路區域1B之MISFET之閾值電壓，而根據需要對周邊電路區域1B之p型井PW2之表面部(表層部)進行通道摻雜離子注入。
其次，藉由稀釋氟酸洗淨等而使半導體基板SB(p型井PW1、PW2)之表面潔淨化後，於半導體基板SB之主表面(p型井PW1、PW2之表面)形成閘極絕緣膜用之絕緣膜GF(圖1之步驟S4)。
絕緣膜GF形成於記憶胞區域1A之半導體基板SB之表面(即p型井PW1之上表面)、與周邊電路區域1B之半導體基板SB之表面(即p型井 PW2之上表面)。作為絕緣膜GF，可使用例如氧化矽膜，亦可使用氮氧化矽膜。記憶胞區域1A中絕緣膜GF與周邊電路區域1B中絕緣膜GF可於相同步驟形成，亦可於不同步驟形成。
於絕緣膜GF為氧化矽膜之情形時，可藉由例如熱氧化法而形成絕緣膜GF。又，於設絕緣膜GF為氮氧化矽膜之情形時，可藉由例如使用N2O與O2與H2之高溫短時間氧化法、或於利用熱氧化法形成氧化矽膜後於電漿中進行氮化處理(電漿氮化)之方法等形成。絕緣膜GF之形成膜厚可設為例如2~3nm左右。再者，於圖5中，為方便起見，而以絕緣膜GF亦形成於元件分離區域ST上之方式描畫，但於藉由熱氧化法形成絕緣膜GF之情形，實際上，絕緣膜GF未形成於元件分離區域ST上。
作為其他形態，亦可於步驟S4中，以與記憶胞區域1A之絕緣膜GF不同之步驟形成周邊電路區域1B之絕緣膜GF。
其次，如圖6所示，於半導體基板SB之主表面(主表面整面)上，即於記憶胞區域1A及周邊電路區域1B之絕緣膜GF上，形成(沈積)矽膜PS1作為控制閘極電極CG形成用之導電膜(圖1之步驟S5)。
矽膜PS1為控制電晶體之閘極電極用之導電膜，即，用以形成下述之控制閘極電極CG之導電膜。又，矽膜PS1係兼作用以形成下述之閘極電極GE1之導電膜。即，藉由矽膜PS1而形成下述之控制閘極電極CG與下述之閘極電極GE1。
矽膜PS1可包含多晶矽膜(多晶矽膜)，使用CVD(Chemical Vapor Deposition：化學氣相成長)法等形成。矽膜PS1之膜厚(沈積膜厚)可設為例如50~250nm左右。於成膜時形成矽膜PS1作為非晶矽膜後，於其後之熱處理，亦可將包含非晶矽膜之矽膜PS1變換為包含多晶矽膜之矽膜PS1。此外，矽膜PS1可藉由於成膜時導入雜質，或於成膜後離子注入雜質等，而成為低電阻之半導體膜(摻雜多晶矽膜)。記憶 胞區域1A之矽膜PS1較佳為導入有磷(P)或砷(As)等之n型雜質之n型之矽膜。
其次，如圖7所示，藉由使用光微影技術及蝕刻技術使矽膜PS1圖案化，而於記憶胞區域1A形成控制閘極電極CG(圖1之步驟S6)。步驟S6之圖案化步驟具體而言可例如以下述方式進行。
即，於矽膜PS1上使用光微影法形成光阻圖案後(未圖示)，使用該光阻圖案作為蝕刻遮罩蝕刻(較佳為乾蝕刻)記憶胞區域1A之矽膜PS1而使之圖案化。該光阻圖案雖未於此處圖示，但亦形成於控制閘極電極CG形成預定區域與周邊電路區域1B整體。於矽膜PS1之圖案化後，去除該光阻圖案。
如此，於步驟S6中使矽膜PS1圖案化，且如圖7所示，於記憶胞區域1A形成包含圖案化之矽膜PS1之控制閘極電極CG。此時，於周邊電路區域1B中因如上所述般形成有光阻圖案，故不進行矽膜PS1之圖案化，而使矽膜PS1直接殘存。將殘存於周邊電路區域1B之矽膜PS1附註符號PS1a而稱為矽膜PS1a。又，於記憶胞區域1A中，殘存於控制閘極電極CG下之絕緣膜GF成為控制電晶體之閘極絕緣膜。因此，包含矽膜PS1之控制閘極電極CG為介隔作為閘極絕緣膜之絕緣膜GF而形成於半導體基板SB(p型井PW1)上之狀態。
於記憶胞區域1A中，除被控制閘極電極CG覆蓋之部分以外之絕緣膜GF(即，除成為閘極絕緣膜之部分以外之絕緣膜GF)，可藉由於步驟S6之圖案化步驟中進行之乾蝕刻、或於該乾蝕刻後進行濕蝕刻而去除。
矽膜PS1a之側面(端部)較佳為位於元件分離區域ST上。藉此，周邊電路區域1B之活性區域(由元件分離區域ST所規定之活性區域)被矽膜PS1a覆蓋。藉此，可防止周邊電路區域1B之半導體基板SB之基板區域(Si基板區域)受到多餘之蝕刻。
其次，為調整之後形成於記憶胞區域1A之記憶體電晶體之閾值電壓，而根據需要對記憶胞區域1A之p型井PW1之表面部(表層部)進行通道摻雜離子注入。
其次，進行洗淨處理而對半導體基板SB之主表面進行潔淨化處理後，如圖8所示，於半導體基板SB之主表面整面，即，於半導體基板SB之主表面(表面)上與控制閘極電極CG之表面(上表面及側面)上，形成記憶體電晶體之閘極絕緣膜用之絕緣膜MZ(圖1之步驟S7)。此時，於周邊電路區域1B中，因殘存有矽膜PS1a，故亦於該矽膜PS1a之表面(上表面及側面)上形成絕緣膜MZ。因此，於步驟S7中，絕緣膜MZ以覆蓋控制閘極電極CG及周邊電路區域1B之矽膜PS1a之方式形成於半導體基板SB上。
絕緣膜MZ為記憶體電晶體之閘極絕緣膜用之絕緣膜，即為於內部具有電荷蓄積部(電荷蓄積層)之絕緣膜。該絕緣膜MZ係包含氧化矽膜(氧化膜)MZ1、形成於氧化矽膜MZ1上之氮化矽膜(氮化膜)MZ2、形成於氮化矽膜MZ2上之氧化矽膜(氧化膜)MZ3之積層膜。氧化矽膜MZ1、氮化矽膜MZ2、及氧化矽膜MZ3之積層膜亦可視為ONO(oxide-nitride-oxide：氧-氮-氧)膜。
再者，為容易觀察圖式，於圖8中僅將包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之絕緣膜MZ作為絕緣膜MZ予以圖示，實際上，如圖8中以虛線圓包圍之區域之放大圖所示，絕緣膜MZ包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之積層膜。
絕緣膜MZ中，氧化矽膜MZ1、MZ3可藉由例如氧化處理(熱氧化處理)或CVD法或其組合而形成。於此時之氧化處理，亦可使用ISSG(In Situ Steam Generation：臨場蒸氣產生技術)氧化。絕緣膜MZ中，氮化矽膜MZ2可藉由例如CVD法而形成。
又，於本實施形態中，形成氮化矽膜MZ2作為具有陷阱能階之絕 緣膜(電荷蓄積層)。於可靠性之方面等，氮化矽膜較佳，但並未限定於氮化矽膜，亦可使用例如氧化鋁膜(氧化鋁)、氧化鉿膜或氧化鉭膜等具有較氮化矽膜更高之介電率之高介電率膜作為電荷蓄積層或電荷蓄積部。又能以矽奈米點形成電荷蓄積層或電荷蓄積部。
於形成絕緣膜MZ時，例如，首先藉由熱氧化法(較佳為ISSG氧化)形成氧化矽膜MZ1，其後於氧化矽膜MZ1上以CVD法沈積氮化矽膜MZ2，進而於氮化矽膜MZ2上以CVD法或熱氧化法或者該兩種方法形成氧化矽膜MZ3。藉此，可形成包含氧化矽膜MZ1、氮化矽膜MZ2及氧化矽膜MZ3之積層膜之絕緣膜MZ。
氧化矽膜MZ1之厚度可設為例如2~10nm左右，氮化矽膜MZ2之厚度可設為例如5~15nm左右，氧化矽膜MZ3之厚度可設為例如2~10nm左右。
絕緣膜MZ係作為之後形成之記憶體閘極電極MG之閘極絕緣膜而發揮功能，且具有電荷保持(電荷蓄積)功能。因此，絕緣膜MZ以可作為具有記憶體電晶體之電荷保持功能之閘極絕緣膜發揮功能之方式具有至少3層之積層構造，與作為電荷阻擋層而發揮功能之外側之層(此處為氧化矽膜MZ1、MZ3)之勢壘高度相比，作為電荷蓄積部而發揮功能之內側之層(此處為氮化矽膜MZ2)之勢壘高度變低。其係如本實施形態，可藉由將絕緣膜MZ設為具有氧化矽膜MZ1、氧化矽膜MZ1上之氮化矽膜MZ2、及氮化矽膜MZ2上之氧化矽膜MZ3之積層膜而達成。
絕緣膜MZ之頂部絕緣膜(此處為氧化矽膜MZ3)與底部絕緣膜(此處為氧化矽膜MZ1)之各者之帶隙必須大於頂部絕緣膜與底部絕緣膜之間之電荷蓄積層(此處為氮化矽膜MZ2)之帶隙。藉此，可使介隔作為電荷蓄積層之氮化矽膜MZ2之氧化矽膜MZ3與氧化矽膜MZ1分別作為用以將電荷封入於電荷蓄積層之電荷阻擋層(或電荷封入層)而發揮 功能。氧化矽膜因具有較氮化矽膜之帶隙更大之帶隙，故可採用氮化矽膜作為電荷蓄積層，且採用氧化矽膜分別作為頂部絕緣膜及底部絕緣膜。
其次，如圖9所示，於半導體基板SB之主表面(主表面整面)上，即於絕緣膜MZ上，以於記憶胞區域1A覆蓋控制閘極電極CG之方式，且以於周邊電路區域1B覆蓋矽膜PS1a之方式形成(沈積)矽膜PS2作為記憶體閘極電極MG形成用之導電膜(圖1之步驟S8)。
矽膜PS2係用以形成後述之記憶體閘極電極MG之膜(導電膜)。矽膜PS2係可包含多晶矽膜，且使用CVD法等形成。矽膜PS2之沈積膜厚可設為例如30~150nm左右。成膜時亦可於形成矽膜PS2作為非晶矽膜後，以其後之熱處理將包含非晶矽膜之矽膜PS2變換為包含多晶矽膜之矽膜PS2。
又，矽膜PS2係藉由於成膜時導入雜質、或於成膜後離子注入雜質等而導入雜質，從而成為低電阻之半導體膜(摻雜多晶矽膜)。矽膜PS2較佳為導入有磷(P)或砷(As)等n型雜質之n型之矽膜。於矽膜PS2之成膜時導入n型雜質之情形時，可藉由使摻雜氣體(n型雜質添加用之氣體)包含於矽膜PS2之成膜用之氣體，而使導入有n型雜質之矽膜PS2成膜。
其次，藉由異向性蝕刻技術回蝕矽膜PS2(蝕刻、乾蝕刻、異向性蝕刻)(圖1之步驟S9)。
於步驟S9之回蝕步驟中，藉由異向性蝕刻(回蝕)矽膜PS2之沈積膜厚量之矽膜PS2，而於控制閘極電極CG之兩側之側壁上，介隔絕緣膜MZ以側壁隔片狀殘留矽膜PS2且去除其他區域之矽膜PS2。藉此，如圖10所示，於記憶胞區域1A中，於控制閘極電極CG之兩側之側壁中，藉由介隔絕緣膜MZ以側壁隔片狀殘存於一側之側壁上之矽膜PS2而形成記憶體閘極電極MG。又，於記憶胞區域1A中，於控制閘極電 極CG之兩側之側壁中，藉由介隔絕緣膜MZ以側壁隔片狀殘存於另一側之側壁上之矽膜PS2而形成矽隔片SP。記憶體閘極電極MG係於絕緣膜MZ上，以介隔絕緣膜MZ而與控制閘極電極CG相鄰之方式形成。
記憶體閘極電極MG為記憶胞用之閘極電極，更特定而言，為記憶胞之記憶體電晶體用之閘極電極。
矽隔片SP亦可視為包含矽之側壁隔片。記憶體閘極電極MG與矽隔片SP係形成於控制閘極電極CG之成為相互相反側之側壁上，介隔控制閘極電極CG具有大致對稱之構造。又，亦可於殘存於周邊電路區域1B之矽膜PS1a之側壁上，介隔絕緣膜MZ而形成矽隔片SP。
藉由進行步驟S9之回蝕步驟，而露出未被記憶體閘極電極MG與矽隔片SP覆蓋之區域之絕緣膜MZ。絕緣膜MZ介於在步驟S9形成之記憶體閘極電極MG與半導體基板SB(p型井PW1)之間及記憶體閘極電極MG與控制閘極電極CG之間。記憶胞區域1A中記憶體閘極電極MG之下之絕緣膜MZ為記憶體電晶體之閘極絕緣膜。可藉由調整於上述步驟S8中沈積之矽膜PS2之沈積膜厚，而調整記憶體閘極電極MG之閘極長。
其次，使用光微影技術，於半導體基板SB上形成覆蓋記憶體閘極電極MG且使矽隔片SP露出般之光阻圖案(未圖示)後，藉由將該光阻圖案設為蝕刻遮罩之乾蝕刻而去除矽隔片SP(圖1之步驟S10)。其後，去除該光阻圖案。藉由步驟S10之蝕刻步驟，如圖11所示，去除矽隔片SP，記憶體閘極電極MG因被光阻圖案覆蓋，故未被蝕刻而殘存。
其次，於絕緣膜MZ中，藉由蝕刻(例如濕蝕刻)去除未被記憶體閘極電極MG覆蓋而露出之部分(圖2之步驟S11)。於圖11中表示有該階段。此時，於記憶胞區域1A中，位於記憶體閘極電極MG之下與記 憶體閘極電極MG及控制閘極電極CG間之絕緣膜MZ係未被去除而殘存，其他區域之絕緣膜MZ被去除。自圖11可知，於記憶胞區域1A中，絕緣膜MZ跨及記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之區域、及記憶體閘極電極MG與控制閘極電極CG之間之區域之兩個區域而連續延伸。再者，雖已上述，但於圖11中，如虛線圓包圍之區域之放大圖所示，絕緣膜MZ係包含氧化矽膜MZ1、氧化矽膜MZ1上之氮化矽膜MZ2、及氮化矽膜MZ2上之氧化矽膜MZ3之積層膜。
如此，藉由步驟S7~S11，而以與控制閘極電極CG相鄰之方式，於半導體基板SB(p型井PW1)上，介隔於內部具有電荷蓄積部之絕緣膜MZ而形成記憶胞用之記憶體閘極電極MG。更特定而言，以介隔絕緣膜MZ而與控制閘極電極CG相鄰之方式，於半導體基板SB(p型井PW1)上，介隔於內部具有電荷蓄積部之絕緣膜MZ而形成記憶胞用之記憶體閘極電極MG。
其次，藉由使用光微影技術及蝕刻技術使周邊電路區域1B之矽膜PS1a圖案化，而如圖12所示，於周邊電路區域1B形成閘極電極GE1(圖2之步驟S12)。
該步驟S12之圖案化步驟係可例如以下述方式進行。即，於形成於周邊電路區域1B之矽膜PS1a上使用光微影法形成光阻圖案(未圖示)。該光阻圖案係形成於記憶胞區域1A整體、與周邊電路區域1B中之預定形成閘極電極GE1之區域。其後使用該光阻圖案作為蝕刻遮罩，蝕刻(較佳為乾蝕刻)周邊電路區域1B中之矽膜PS1a而使之圖案化。此時，記憶胞區域1A之記憶體閘極電極MG及控制閘極電極CG係因被光阻圖案覆蓋而未被蝕刻。其後，去除該光阻圖案。藉此，如圖12所示，包含圖案化之矽膜PS1a之閘極電極GE1形成於周邊電路區域1B。
再者，閘極電極GE1為虛設之閘極電極(偽閘極電極)，於以後去除。又，閘極電極GE1係於以後去除且置換成後述之閘極電極GE2，因而亦可視為取代閘極電極或置換用閘極電極。
於周邊電路區域1B中，除被閘極電極GE1覆蓋之部分以外之絕緣膜GF係可藉由於步驟S12之圖案化步驟中進行之乾蝕刻、或於該乾蝕刻後進行濕蝕刻而去除。
如此，於周邊電路區域1B中，於半導體基板SB(p型井PW2)上，介隔絕緣膜GF而形成閘極電極GE1。
其次，如圖13所示，使用離子注入法形成n-型半導體區域(n型雜質擴散層、延伸區域、LDD(Lightly Doped Drain：輕摻雜汲極)區域)EX1、EX2、EX3(圖2之步驟S13)。
於步驟S13中，可藉由使用控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1作為遮罩(離子注入阻止遮罩)且以離子注入法將例如砷(As)或磷(P)等n型雜質導入至半導體基板SB(p型井PW1、PW2)，而形成n-型半導體區域EX1、EX2、EX3。此時，n-型半導體區域EX1係藉由於記憶胞區域1A中，以記憶體閘極電極MG發揮遮罩(離子注入阻止遮罩)功能，而自對準形成於記憶體閘極電極MG之側壁(介隔絕緣膜MZ而鄰接於控制閘極電極CG之側之相反側之側壁)。又，n-型半導體區域EX2係藉由於記憶胞區域1A中，以控制閘極電極CG發揮遮罩(離子注入阻止遮罩)功能，而自對準形成於控制閘極電極CG之側壁(介隔絕緣膜MZ而鄰接於記憶體閘極電極MG之側之相反側之側壁)。又，n-型半導體區域EX3係藉由於周邊電路區域1B中，以閘極電極GE1發揮遮罩(離子注入阻止遮罩)功能，而自對準形成於閘極電極GE1之兩側壁。
n-型半導體區域EX1及n-型半導體區域EX2係可作為形成於記憶胞區域1A之記憶胞之源極、汲極區域(源極或汲極區域)之一部分而發 揮功能。又，n-型半導體區域EX3係可作為形成於周邊電路區域1B之MISFET之源極、汲極區域(源極或汲極區域)之一部分而發揮功能。n-型半導體區域EX1與n-型半導體區域EX2與n-型半導體區域EX3係能以相同離子注入步驟形成，亦能以不同離子注入步驟形成。
其次，於控制閘極電極CG及記憶體閘極電極MG之側壁(介隔絕緣膜MZ而相互鄰接之側之相反側之側壁)上、與閘極電極GE1之側壁上，形成包含絕緣膜之側壁隔片(側壁、側壁絕緣膜)SW(圖2之步驟S14)。側壁隔片SW可視為側壁絕緣膜。
步驟S14之側壁隔片SW形成步驟具體而言可如下進行。即，首先如圖14所示，於半導體基板SB之主表面整面上，使用CVD法等沈積側壁隔片SW形成用之絕緣膜SWa。該側壁隔片SW形成用之絕緣膜SWa例如包含氧化矽膜、氮化矽膜、或該等之積層膜。其後，藉由對該側壁隔片SW形成用之絕緣膜SWa進行異向性蝕刻(回蝕)，而如圖15所示，於控制閘極電極CG及記憶體閘極電極MG之側壁(介隔絕緣膜MZ而相互鄰接之側之相反側之側壁)上、及閘極電極GE1之側壁上，選擇性殘留該絕緣膜SWa而形成側壁隔片SW。側壁隔片SW係形成於閘極電極GE1之兩側壁上、控制閘極電極CG之側壁中介隔絕緣膜MZ而鄰接於記憶體閘極電極MG之側之側壁之相反側之側壁上、記憶體閘極電極MG之側壁中介隔絕緣膜MZ而鄰接於控制閘極電極CG之側之側壁之相反側之側壁上。
其次，如圖16所示，使用離子注入法形成n+型半導體區域(n型雜質擴散層、源極、汲極區域)SD1、SD2、SD3(圖2之步驟S15)。
於步驟S15中，可藉由使用控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1與該等之側壁上之側壁隔片SW作為遮罩(離子注入阻止遮罩)將例如砷(As)或磷(P)等n型雜質離子注入至半導體基板SB(p型井PW1、PW2)，而形成n+型半導體區域SD1、SD2、SD3。此時， n+型半導體區域SD1係藉由於記憶胞區域1A中，以記憶體閘極電極MG與記憶體閘極電極MG之側壁上之側壁隔片SW發揮遮罩(離子注入阻止遮罩)功能，而自對準形成於記憶體閘極電極MG之側壁上之側壁隔片SW。又，n+型半導體區域SD2係藉由於記憶胞區域1A中，以控制閘極電極CG與其側壁上之側壁隔片SW發揮遮罩(離子注入阻止遮罩)功能，而自對準形成於控制閘極電極CG之側壁上之側壁隔片SW。又，n+型半導體區域SD3係藉由於周邊電路區域1B中，以閘極電極GE1與其側壁上之側壁隔片SW發揮遮罩(離子注入阻止遮罩)功能，而自對準形成於閘極電極GE1之兩側壁上之側壁隔片SW。藉此，形成LDD(Lightly Doped Drain，輕摻雜汲極)構造。n+型半導體區域SD1、n+型半導體區域SD2及n+型半導體區域SD3能以相同離子注入步驟形成，亦能以不同之離子注入步驟形成。又，亦能以相同之離子注入形成n+型半導體區域SD1與n+型半導體區域SD2，且以其他離子注入形成n+型半導體區域SD3。
如此，藉由n-型半導體區域EX1與較其更高雜質濃度之n+型半導體區域SD1，而形成作為記憶體電晶體之源極區域發揮功能之n型之半導體區域(與後述之圖29之半導體區域MS對應)。又，藉由n-型半導體區域EX2與較其更高雜質濃度之n+型半導體區域SD2，而形成作為控制電晶體之汲極區域發揮功能之n型之半導體區域(與後述之圖29之半導體區域MD對應)。又，藉由n-型半導體區域EX3與較其更高雜質濃度之n+型半導體區域SD3，而形成作為周邊電路區域1B之MISFET之源極、汲極區域(源極或汲極用之半導體區域)發揮功能之n型半導體區域。n+型半導體區域SD1係較n-型半導體區域EX1雜質濃度更高且接合深度更深，n+型半導體區域SD2係較n-型半導體區域EX2雜質濃度更高且接合深度更深。又，n+型半導體區域SD3係較n-型半導體區域EX3雜質濃度更高且接合深度更深。
其次，進行用以使被導入至源極及汲極用之半導體區域(n-型半導體區域EX1、EX2、EX3及n+型半導體區域SD1、SD2、SD3)等之雜質活化之熱處理即活化退火(圖2之步驟S16)。
如此，於記憶胞區域1A形成非揮發性記憶體之記憶胞之記憶體閘極電極MG、控制閘極電極CG及源極、汲極區域，且於周邊電路區域1B形成MISFET之源極、汲極區域，但於周邊電路區域1B中，尚未形成最終使用之閘極電極(後述之閘極電極GE2)。
其次，形成金屬矽化物層SL(圖2之步驟S17)。
金屬矽化物層SL可藉由進行所謂之自對準矽化物(Salicide：Self Aligned Silicide)製程而形成。具體而言，可如下所述形成金屬矽化物層SL。
即，首先，如圖17所示，於包含n+型半導體區域SD1、SD2、SD3之上表面(表面)上之半導體基板SB之主表面整面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1及側壁隔片SW之方式，形成(沈積)金屬矽化物層SL形成用之金屬膜MM。該金屬膜MM可使用單體金屬膜(純金屬膜)或合金膜，例如可包含鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜，且使用濺鍍法等形成。其次，藉由對半導體基板SB實施熱處理(金屬矽化物層SL形成用之熱處理)，而使n+型半導體區域SD1、SD2、SD3、控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之各上層部分(表層部分)與金屬矽化物層SL形成用之金屬膜MM反應。藉此，如圖18所示，於n+型半導體區域SD1、SD2、SD3、控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之各上部(上表面、表面、上層部)分別形成金屬矽化物層SL。其後，藉由濕蝕刻等去除未反應之金屬膜MM，於圖18中表示有該階段之剖視圖。又，去除未反應之金屬膜MM後，亦可更而進行熱處理。於金屬膜MM為鈷膜之情形時，金屬矽化物層SL包含矽化鈷層，於金屬膜MM 為鎳膜之情形時，金屬矽化物層SL包含矽化鎳層，於金屬膜MM為鎳鉑合金膜之情形時，金屬矽化物層SL包含添加鉑矽化鎳層。
如此，可藉由進行所謂之自對準矽化物製程，而於n+型半導體區域SD1、SD2、SD3之上部形成金屬矽化物層SL，藉此，降低源極、汲極之電阻。可藉由使用自對準矽化物製程，而於n+型半導體區域SD1、SD2、SD3上分別自對準地形成金屬矽化物層SL。
又，於圖18中，表示有於步驟S17中，不僅於n+型半導體區域SD1、SD2、SD3之各上部，並於控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之各上部(上表面、表面、上層部)亦形成有金屬矽化物層SL之情形。只要不僅是n+型半導體區域SD1、SD2、SD3之上表面(表面)，而且各閘極電極CG、MG、GE1之上表面(表面)亦露出之狀態下形成上述金屬膜MM，則可藉由上述熱處理而使各閘極電極CG、MG、GE1之上層部分(表層部分)與金屬膜MM反應，而於各閘極電極CG、MG、GE1之上部形成金屬矽化物層SL。控制閘極電極CG上之金屬矽化物層SL亦可視為控制閘極電極CG之一部分。又，記憶體閘極電極MG上之金屬矽化物層SL亦可視為記憶體閘極電極MG之一部分。又，閘極電極GE1上之金屬矽化物層SL亦可視為閘極電極GE1之一部分。
然而，於本實施形態中，即便於步驟S17中於各閘極電極CG、MG、GE1之上部形成金屬矽化物層SL，仍會於後述之步驟S19之研磨步驟去除各閘極電極CG、MG、GE1之上部之金屬矽化物層SL。因此，於本實施形態中，於步驟S17中，亦可不於各閘極電極CG、MG、GE1之上部形成金屬矽化物層SL。
其次，如圖19所示，以於半導體基板SB之主表面整面上，覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1及側壁隔片SW之方式，形成(沈積)絕緣膜(層間絕緣膜)IL1作為層間絕緣膜(圖2之步 驟S18)。
絕緣膜IL1可包含氧化矽膜之單體膜、或於氮化矽膜與於該氮化矽膜上較該氮化矽膜更厚地形成之氧化矽膜之積層膜等，且使用例如CVD法等而形成。
其次，使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等研磨絕緣膜IL1之上表面(圖2之步驟S19)。
藉由步驟S19之研磨步驟而如圖20所示，露出控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之各上表面。
步驟S19之研磨步驟中較為重要的是去除形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部，使該絕緣膜MZ之去除量(研磨量)L1大於步驟S15中形成之n+型半導體區域SD1、SD2之深度D1(L1>D1)。圖21係步驟S19之研磨步驟之說明圖，雖放大表示有進行步驟S19之研磨步驟前之階段之記憶胞區域1A之一部分之剖視圖，但為了便於觀察圖式，而於圖21中省略絕緣膜IL1之圖示。
於步驟S19之研磨步驟中，進行研磨直至圖21中以虛線所示之位置為止。於圖21中以虛線表示的是於步驟S19之研磨步驟結束之階段之研磨面(研磨表面、研磨位置)KM之位置。
即，於步驟S19之研磨步驟中，若研磨絕緣膜IL1，則研磨面到達介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，該絕緣膜MZ自研磨面露出，進而進行研磨，將介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部去除特定量。此時，介隔絕緣膜MZ之控制閘極電極CG與記憶體閘極電極MG之各上部亦與絕緣膜MZ一同被研磨去除。即，於圖21中，位於較研磨面KM更靠上之部分之控制閘極電極CG、記憶體閘極電極MG、絕緣膜MZ、側壁隔片SW及絕緣膜IL1，於步驟S19中被研磨去除(其中圖21中未圖示絕緣膜IL1)。
於本實施形態中，於步驟S19之研磨步驟中，形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之去除量(研磨量)L1，大於在步驟S15形成之n+型半導體區域SD1、SD2之深度D1(L1>D1)。此處，於步驟S15形成之n+型半導體區域SD1、SD2之深度D1係如上述圖16所示，與於步驟S15中使用離子注入法形成n+型半導體區域SD1、SD2時之自半導體基板SB之表面(上表面)至n+型半導體區域SD1、SD2之底面為止之深度(與半導體基板之主表面大致垂直之方向之尺寸)對應。又，步驟S19之研磨步驟中絕緣膜MZ之去除量(研磨量)L1係如圖21所示，與於步驟S19之研磨步驟去除之部分之絕緣膜MZ之尺寸(與半導體基板SB之主表面大致垂直之方向之尺寸)對應。
若例舉一例，則於在步驟S15中形成之n+型半導體區域SD1、SD2之深度D1為50nm之情形時，形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之於步驟S19之去除量(研磨量)L1大於50nm。
由於以使L1>D1成立之方式設定步驟S19之研磨步驟之研磨量，故若步驟S19之研磨步驟結束，則如圖20所示，控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之各上表面成為露出之狀態。於步驟S17中，於在控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之各上部形成有金屬矽化物層SL之情形時，亦可於步驟S19之研磨步驟中，去除控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之各上部之金屬矽化物層SL。
再者，於在步驟S18使絕緣膜IL1成膜之階段，於絕緣膜IL1之上表面，如上述圖19所示，亦有形成有反映控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1及側壁隔片SW等之凹凸或階差之情形，但步驟S19之研磨步驟後，如圖20所示，絕緣膜IL1之上表面平坦化。
又，作為其他形態，亦可藉由於CMP等研磨處理中組合乾蝕刻及濕蝕刻而進行步驟S19之研磨步驟。
其次，蝕刻去除閘極電極GE1(圖3之步驟S20)。
步驟S20係例如能以下述方式進行。即，首先，如圖22所示，於絕緣膜IL1形成覆蓋控制閘極電極CG及記憶體閘極電極MG，且未覆蓋而露出閘極電極GE1般之絕緣膜(遮罩層)IL2。絕緣膜IL2可藉由例如於半導體基板SB上，即於絕緣膜IL1上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1之方式形成絕緣膜(絕緣膜IL2形成用之絕緣膜)後，使用光微影技術及蝕刻技術使該絕緣膜圖案化而形成。雖藉由步驟S19之研磨步驟而露出控制閘極電極CG、記憶體閘極電極MG及閘極電極GE1，但若形成絕緣膜IL2，則閘極電極GE1之上表面成為未被絕緣膜IL2覆蓋而露出之狀態，且控制閘極電極CG及記憶體閘極電極MG因被絕緣膜IL2覆蓋而成為未露出之狀態。又，介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ亦因被絕緣膜IL2覆蓋而成為未露出之狀態。因此，絕緣膜IL2可視為覆蓋介於控制閘極電極CG、記憶體閘極電極MG、及控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ且露出閘極電極CE1之遮罩膜。繼而，蝕刻去除閘極電極GE1，於圖22中表示有該階段。步驟S20之蝕刻係可使用乾蝕刻或濕蝕刻或兩者之組合。
再者，於言及步驟S20之蝕刻或蝕刻步驟之情形時，並非為形成絕緣膜IL2(圖案化)時之蝕刻，而為用以於形成作為遮罩層之絕緣膜IL2後選擇性去除閘極電極GE1而進行之蝕刻。
藉由於步驟S20去除閘極電極GE1而形成槽(凹部、凹陷部)TR。槽TR係將閘極電極GE1去除而得之區域，即與於去除閘極電極GE1之前存在有閘極電極GE1之區域對應。槽TR之底面係藉由絕緣膜GF之上表面而形成，槽TR之側壁(側面)係藉由側壁隔片SW之側面(於去除閘極電極GE1之前與閘極電極GE1接觸之側面)而形成。
步驟S20之閘極電極GE1之蝕刻步驟較佳為以與閘極電極GE1相 比難以蝕刻絕緣膜IL1、絕緣膜IL2、絕緣膜GF及側壁隔片SW之條件進行蝕刻。即，較佳為以與閘極電極GE1之蝕刻速度相比，絕緣膜IL1、絕緣膜IL2、絕緣膜GF及側壁隔片SW之蝕刻速度變小之條件進行閘極電極GE1之蝕刻。藉此，於步驟S20之閘極電極GE1之蝕刻步驟中，可選擇性蝕刻閘極電極GE1。因閘極電極GE1藉由矽(多晶矽)而形成，故於步驟S20中，容易確保閘極電極GE1之高蝕刻選擇比。藉此，可於步驟S20中，容易且確實地選擇性地去除閘極電極GE1。
於步驟S20之閘極電極GE1之蝕刻步驟中，控制閘極電極CG、記憶體閘極電極MG、及介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ被絕緣膜IL2覆蓋而未露出，故未被蝕刻便結束。因此，於步驟S20中，閘極電極GE1被蝕刻而去除，控制閘極電極CG、記憶體閘極電極MG及該等之間之絕緣膜MZ未被蝕刻而直接殘存。
又，絕緣膜IL2較佳為藉由與絕緣膜IL1不同之絕緣材料而形成，藉此，容易形成具有期望之平面形狀之絕緣膜IL2。例如，於藉由氧化矽膜形成絕緣膜IL1之情形時，可藉由氮化矽膜形成絕緣膜IL2。
其次，如圖23所示，於半導體基板SB上，即於包含槽TR之內表面(底面及側壁)上之絕緣膜IL1、IL2上，形成絕緣膜HK(圖3之步驟S21)。其次，於半導體基板SB上，即於絕緣膜HK上，以填埋槽TR內之方式形成金屬膜(導電膜)ME作為閘極電極用之導電膜(圖3之步驟S22)。
雖於槽TR中，於步驟S21中於槽TR之底面及側壁(側面)上形成絕緣膜HK，但槽TR未被絕緣膜HK完全填埋，藉由於步驟S22中形成金屬膜ME，槽TR成為完全被絕緣膜HK與金屬膜ME填埋之狀態。
絕緣膜HK係形成於周邊電路區域1B之MISFET之閘極絕緣膜用之絕緣膜，金屬膜ME係形成於周邊電路區域1B之MISFET之閘極電極用之導電膜。
絕緣膜HK為介電率(介電常數)較氮化矽更高之絕緣材料膜，即所謂之High-k膜(高介電率膜)。再者，於本申請案中，於言及High-k膜、高介電率膜、高介電率絕緣膜或高介電率閘極絕緣膜時，意指介電率(介電常數)較氮化矽更高之膜。
作為絕緣膜HK，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鈦膜或氧化鑭膜等之金屬氧化物膜，又，該等之金屬氧化物膜亦可更含有氮(N)及矽(Si)之一者或兩者。絕緣膜HK可藉由例如ALD(Atomic layer Deposition：原子層沈積)法或CVD法而形成。於閘極絕緣膜使用高介電率膜(此處為絕緣膜HK)之情形時，因與使用氧化矽膜之情形相比，可增加閘極絕緣膜之物理膜厚，故獲得可降低洩漏電流之優點。
作為金屬膜ME，例如可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、碳氮化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鋁鈦(TiAl)膜或鋁(Al)膜等之金屬膜。再者，此處所言之金屬膜係指顯示金屬傳導之導電膜，不僅包含單體之金屬膜(純金屬膜)或合金膜，亦包含顯示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。因此，金屬膜ME係顯示金屬傳導之導電膜，不限定於單體之金屬膜(純金屬膜)或合金膜，亦可為顯示金屬傳導之金屬化合物膜(氮化金屬膜或碳化金屬膜等)。又，亦可將金屬膜ME設為積層膜(積層有複數層膜之積層膜)，該情形時，該積層膜之最下層採用金屬膜(顯示金屬傳導之導電膜)。又，亦可將該積層膜設為複數個金屬膜(顯示金屬傳遞之導電膜)之積層膜。金屬膜ME可使用例如濺鍍法等形成。
作為金屬膜ME之較佳之一例，可將金屬膜ME設為氮化鈦(TiN)膜與該氮化鈦膜上之鋁(Al)膜之積層膜。該情形時，於步驟S22中，首先於絕緣膜HK上形成氮化鈦膜後，於該氮化鈦膜上，以填埋槽TR 內之方式形成鋁膜。此時，較佳為使鋁膜厚於氮化鈦膜。因鋁膜為低電阻，故可謀求以後形成之閘極電極GE2之低電阻化。又，可利用與以後形成之閘極電極GE2之閘極絕緣膜接觸之部分(此處為氮化鈦膜)之材料之功函數，而控制具備該閘極電極GE2之MISFET之閾值電壓。
其次，如圖24所示，藉由利用CMP法等研磨處理而去除槽TR外部之多餘金屬膜ME及絕緣膜HK，將絕緣膜HK及金屬膜ME埋入於槽TR內(圖3之步驟S23)。
即，於步驟S23中，去除槽TR外部之金屬膜ME及絕緣膜HK，且於槽TR內殘留絕緣膜HK及金屬膜ME。藉此，成為絕緣膜HK與金屬膜ME殘存而被埋入於槽TR內之狀態。即，成為金屬膜ME介隔絕緣膜HK而埋入於槽TR內之狀態。
埋入於槽TR之金屬膜ME成為MISFET之閘極電極GE2，埋入於槽TR之絕緣膜HK作為該MISFET之閘極絕緣膜而發揮功能。即，金屬膜ME介隔絕緣膜HK而埋入於於槽TR，藉此形成閘極電極GE2。
如此，於步驟S20中，於虛設閘極電極即閘極電極GE1被去除之區域即槽TR內，藉由步驟S21、S22、S23而介隔高介電率絕緣膜即絕緣膜HK形成閘極電極GE2。閘極電極GE2係周邊電路之MISFET用(即除記憶胞以外之MISFET用)之閘極電極。閘極電極GE2為金屬閘極電極。
又，於本實施形態中，去除閘極電極GE1且置換成閘極電極GE2，並使用該閘極電極GE2作為周邊電路區域1B之MISFET之閘極電極。因此，上述閘極電極GE1為虛設閘極電極(偽閘極電極)，可視為取代閘極電極或置換用閘極電極，且閘極電極GE2可視為構成MISFET之閘極電極。
又，於本實施形態中，因使用金屬膜ME形成閘極電極GE2，故 可將閘極電極GE2設為金屬閘極電極。藉由將閘極電極GE2設為金屬閘極電極，可獲得能抑制閘極電極GE2之空乏化現象從而消除寄生電容之優點。又，亦可獲得能使電晶體元件小型化(閘極絕緣膜之薄膜化)之優點。
於周邊電路區域1B中，絕緣膜HK形成於槽TR之底面及側壁上，且閘極電極GE2係底面及側壁(側面)鄰接於絕緣膜HK。於閘極電極GE2與半導體基板SB(p型井PW2)之間介存有絕緣膜GF與絕緣膜HK，於閘極電極GE2與側壁隔片SW之間介存有絕緣膜HK。閘極電極GE2之正下方之絕緣膜GF、HK係作為MISFET之閘極絕緣膜而發揮功能，因絕緣膜HK為高介電率膜，故作為高介電率閘極絕緣膜而發揮功能。
又，於步驟S23中，亦可研磨去除絕緣膜IL2。因此，若進行步驟S23，則控制閘極電極CG及記憶體閘極電極MG之各上表面露出。
又，於本實施形態中，針對於步驟S20中蝕刻去除閘極電極GE1後，不去除槽TR之底部之絕緣膜GF而於步驟S21中形成絕緣膜HK之情形進行說明。該情形時，於周邊電路區域1B中，於絕緣膜HK與半導體基板SB(p型井PW2)之間(界面)介存有絕緣膜GF作為界面層。
作為其他形態，於在步驟S20中蝕刻去除閘極電極GE1之後，且於步驟S21中形成絕緣膜HK之前，亦可去除槽TR之底部之絕緣膜GF。該情形時，若於在去除槽TR之絕緣膜GF後露出於槽TR之底部之半導體基板SB(p型井PW2)之表面形成包含氧化矽膜或氮氧化矽膜之界面層後，於步驟S21中形成絕緣膜HK，則更佳。藉此，於絕緣膜HK與半導體基板SB(p型井PW2)之間(界面)介存有包含氧化矽膜或氮氧化矽膜之界面層。
於未使高介電率膜即絕緣膜HK直接形成於半導體基板SB之表面(矽面)上，且於絕緣膜HK與半導體基板SB(p型井PW2)之界面設置較 薄之包含氧化矽膜或氮氧化矽膜之界面層之情形時，可降低陷阱能階等缺陷數而提高驅動能力或可靠性。
又，於本實施形態中，高介電率閘極絕緣膜(此處為絕緣膜HK)係於步驟S20中藉由蝕刻去除閘極電極GE1後形成。
作為其他形態，亦可於形成閘極電極GE1之階段，既已形成有形成於周邊電路區域1B之金屬閘極型MISFET用之高介電率閘極絕緣膜。該情形時，於在步驟S20中藉由蝕刻去除閘極電極GE1後，可不進行步驟S21之絕緣膜HK形成步驟，而進行步驟S22之金屬膜ME形成步驟。例如，於周邊電路區域1B之絕緣膜GF上，形成相當於絕緣膜HK之高介電率膜(高介電率絕緣膜)後，形成上述矽膜PS1。具體而言，只要於上述步驟S4形成絕緣膜GF後，於半導體基板SB之主表面整面上形成相當於絕緣膜HK之高介電率膜後，選擇性去除記憶胞區域1A之高介電率膜，且殘留周邊電路區域1B之高介電率膜，並以該狀態形成矽膜PS1即可。藉此，若形成閘極電極GE1，則成為於閘極電極GE1下存在高介電率閘極絕緣膜之狀態。該情形時，因形成有高介電率閘極絕緣膜，故只要於步驟S20中藉由蝕刻去除閘極電極GE1後，不進行步驟S21之絕緣膜HK形成步驟，而進行步驟S22之金屬膜ME形成步驟即可。
其次，如圖25所示，於絕緣膜IL1形成覆蓋周邊電路1B整體，且於記憶胞區域1A露出控制閘極電極CG及記憶體閘極電極MG般之絕緣膜(遮罩層)IL3。絕緣膜IL3可例如於半導體基板SB上，即於絕緣膜IL1上，以覆蓋記憶胞區域1A整體與周邊電路區域1B整體之方式形成絕緣膜(絕緣膜IL3形成用之絕緣膜)後，藉由使用光微影技術及蝕刻技術使該絕緣膜圖案化而形成。若形成絕緣膜IL3，則控制閘極電極CG及記憶體閘極電極MG之上表面成為未被絕緣膜IL3覆蓋而露出之狀態，閘極電極GE2成為被絕緣膜IL3覆蓋而未露出之狀態。
絕緣膜IL3更佳為藉由與絕緣膜IL1不同之絕緣材料而形成，藉此，容易形成具有期望之平面形狀之絕緣膜IL3。例如，於藉由氧化矽膜形成絕緣膜IL1之情形時，可藉由氮化矽膜形成絕緣膜IL3。
其次，於控制閘極電極CG及記憶體閘極電極MG之各上部形成金屬矽化物層SL2(圖3之步驟S24)。
金屬矽化物層SL2可藉由進行所謂之自對準矽化物步驟而形成。具體而言，可如下所述般形成金屬矽化物層SL2。
即，首先於包含控制閘極電極CG及記憶體閘極電極MG之上表面(表面)上之絕緣膜IL1、IL3上，形成(沈積)金屬矽化物層SL2形成用之金屬膜。該金屬矽化物層SL2形成用之金屬膜可使用單體之金屬膜(純金屬膜)或合金膜，例如，可包含鈷(Co)膜、鎳(Ni)膜、或鎳鉑合金膜，且使用濺鍍法等形成。其次，藉由對半導體基板SB實施熱處理(金屬矽化物層SL2形成用之熱處理)，而使控制閘極電極CG及記憶體閘極電極MG之各上層部分(表層部分)與金屬矽化物層SL2形成用之金屬膜反應。藉此，如圖25所示，於控制閘極電極CG及記憶體閘極電極MG之各上部(上表面、表面、上層部)形成金屬矽化物層SL2。其後，藉由濕蝕刻等去除未反應之金屬膜(金屬矽化物層SL2形成用之金屬膜)。且於圖25中表示有該階段之剖視圖。又，於去除未反應之金屬膜(金屬矽化物層SL2形成用之金屬膜)後，亦可更進行熱處理。
金屬矽化物層SL2可採用例如矽化鈷層(金屬矽化物層SL2形成用之金屬膜為鈷膜之情形)、矽化鎳層(金屬矽化物層SL2形成用之金屬膜為鎳膜之情形)、或鎳鉑矽化物層(金屬矽化物層SL2形成用之金屬膜為鎳鉑合金膜之情形)。
如此，可藉由進行所謂之自對準矽化物步驟，而於控制閘極電極CG及記憶體閘極電極MG之各上部自對準形成金屬矽化物層SL2，且藉此降低控制閘極電極CG及記憶體閘極電極MG之電阻。
又，以絕緣膜IL3覆蓋金屬閘極電極即閘極電極GE2之狀態，而以自對準矽化物製程形成金屬矽化物層SL2。藉此，可確實防止金屬閘極電極即閘極電極GE2受自對準矽化物製程之影響。
又，於本實施形態中，針對於控制閘極電極CG及記憶體閘極電極MG之上部形成金屬矽化物層SL2之情形進行說明。作為其他形態，亦存在未於控制閘極電極CG及記憶體閘極電極MG之上部形成金屬矽化物層SL2之情形。未於控制閘極電極CG及記憶體閘極電極MG之上部形成金屬矽化物層SL2之情形，只要省略絕緣膜IL3形成步驟、與於步驟S24中以自對準矽化物製程形成金屬矽化物層SL2之步驟即可。
其次，如圖26所示，於半導體基板SB之主表面整面上形成(沈積)絕緣膜(層間絕緣膜)IL4作為層間絕緣膜(圖3之步驟S25)。
再者，於圖26中，表示有於藉由蝕刻等去除絕緣膜IL3後形成絕緣膜IL4之情形。該情形時，絕緣膜IL4係於絕緣膜IL1上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極GE2及側壁隔片SW之方式形成。又，作為其他形態，亦可去除絕緣膜IL3而形成絕緣膜IL4，該情形時，絕緣膜IL4係於絕緣膜IL1及絕緣膜IL3上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及側壁隔片SW之方式形成。
作為絕緣膜IL4，例如可使用以氧化矽為主體之氧化矽系之絕緣膜。亦可於形成絕緣膜IL4之後，藉由CMP法對絕緣膜IL4之上表面進行研磨等而提高絕緣膜IL4之上表面之平坦性。
其次，將使用光微影法形成於絕緣膜IL4上之光阻圖案(未圖示)作為蝕刻遮罩，乾蝕刻絕緣膜IL4、IL1，藉此如圖27所示，於絕緣膜IL4、IL1形成接觸孔(開口部、貫通孔)CT(圖3之步驟S26)。
其次，於接觸孔CT內，作為連接用之導電體部而形成包含鎢(W)等之導電型之插塞PG(圖3之步驟S27)。
於形成插塞PG時，例如於包含接觸孔CT之內部(底部及側壁上)之絕緣膜IL4上形成障壁導體膜。該障壁導體膜例如包含鈦膜、氮化鈦膜、或該等之積層膜。其次，於該障壁導體膜上以填埋接觸孔CT內之方式形成包含鎢膜等之主導體膜後，可藉由利用CMP法或回蝕法等去除接觸孔CT外部之多餘主導體膜及障壁導體膜而形成插塞PG。再者，為使圖式簡略化，而於圖27中，一體化顯示構成插塞PG之障壁導體膜及主導體膜(鎢膜)。
接觸孔CT及被埋入於此之插塞PG係形成於n+型半導體區域SD1、SD2、SD3、控制閘極電極CG、記憶體閘極電極MG、閘極電極GE2上等。再者，於圖27之剖視圖中，表示n+型半導體區域SD1、SD2、SD3(之表面上之金屬矽化物層SL)之一部分露出於接觸孔CT之底部，且與填埋該接觸孔CT之插塞PG電性連接之剖面。
其次，於埋入有插塞PG之絕緣膜IL4上形成第1層配線即配線(配線層)M1(圖3之步驟S28)。針對使用鑲嵌技術(此處為單金屬鑲嵌技術)形成該配線M1之情形進行說明。
首先，如圖28所示，於埋入有插塞PG之絕緣膜IL4上形成絕緣膜IL5。絕緣膜IL5亦能以複數個絕緣膜之積層膜形成。其次，藉由將光阻圖案(未圖示)作為蝕刻遮罩之乾蝕刻，而於絕緣膜IL5之特定之區域形成配線槽(配線用之槽)後，於包含配線槽之底面及側壁上之絕緣膜IL5上形成障壁導體膜。該障壁導體膜包含例如氮化鈦膜、鉭膜或氮化鉭膜等。其次，藉由CVD法或濺鍍法等於障壁導體膜上形成銅之屏蔽層，進而使用電解電鍍法等於屏蔽層上形成鍍銅膜，且藉由鍍銅膜埋入配線槽之內部。其次，藉由CMP法去除除配線槽以外之區域之主導體膜(鍍銅膜及屏蔽層)與障壁導體膜，形成將埋入於配線槽之銅作為主導電材料之第1層之配線M1。於圖28中，為使圖式簡略化，配線M1係將障壁導體膜、屏蔽層及鍍銅膜一體化表示。
配線M1經由插塞PG而與n+型半導體區域SD1、n+型半導體區域SD2、n+型半導體區域SD3、控制閘極電極CG、記憶體閘極電極MG或閘極電極GE2等電性連接。其後，藉由雙金屬鑲嵌法等形成第2層以後之配線，此處省略圖示及其說明。又，配線M1及較其更上層之配線未限定於鑲嵌配線，亦可將配線用之導電體膜圖案化而形成，亦可設為例如鎢配線或鋁配線等。
以上述方式製造本實施形態之半導體裝置。
<關於半導體裝置之構造>
其次，參照圖29及圖30針對本實施形態之半導體裝置中之非揮發性記憶體之記憶胞之構成進行說明。
圖29係本實施形態之半導體裝置之主要部分剖視圖，表示有非揮發性記憶體之記憶胞區域之主要部分剖視圖。圖30係記憶胞之等價電路圖。再者，於圖29中，為使圖式簡略化，而省略上述圖28之構造中絕緣膜IL1、IL4、IL5、接觸孔CT、插塞PG及配線M1之圖示。
如圖29所示，於半導體基板SB形成有包含記憶體電晶體及控制電晶體之非揮發性記憶體之記憶胞MC。實際上，於半導體基板SB以矩陣狀形成有複數個記憶胞MC，各記憶胞區域藉由元件分離區域(相當於上述元件分離區域ST者，但未於圖29中圖示)而自其他區域電性分離。
如圖29及圖30所示，本實施形態之半導體裝置中之非揮發性記憶體之記憶胞MC係分離閘極型之記憶胞，即係連接有具有控制閘極電極CG之控制電晶體與具有記憶體閘極電極MG之記憶體電晶體之2個MISFET者。
此處，將包含電荷蓄積部(電荷蓄積層)之閘極絕緣膜及具備記憶體閘極電極MG之MISFET稱為記憶體電晶體，又，將具備閘極絕緣膜及控制閘極電極CG之MISFET稱為控制電晶體。因此，記憶體閘極電 極MG為記憶體電晶體之閘極電極，控制閘極電極CG為控制電晶體之閘極電極，控制閘極電極CG及記憶體閘極電極MG為構成非揮發性記憶體之記憶胞之閘極電極。
再者，由於控制電晶體為記憶胞選擇用電晶體，故亦可視為選擇電晶體。因此，控制閘極電極CG亦可視為選擇閘極電極。記憶體電晶體為記憶用電晶體。
以下，具體說明記憶胞MC之構成。
如圖29所示，非揮發性記憶體之記憶胞MC係具有形成於半導體基板SB之p型井PW1中之源極及汲極用之n型之半導體區域MS、MD、形成於半導體基板SB(p型井PW1)上之控制閘極電極CG、及形成於半導體基板SB(p型井PW1)上且與控制閘極電極CG相鄰之記憶體閘極電極MG。而且，非揮發性記憶體之記憶胞MC更具有形成於控制閘極電極CG與半導體基板SB(p型井PW1)間之絕緣膜(閘極絕緣膜)GF、及形成於記憶體閘極電極MG與半導體基板SB(p型井PW1)間之絕緣膜MZ。
控制閘極電極CG及記憶體閘極電極MG係以絕緣膜MZ介於該等之對向側面之間之狀態，沿半導體基板SB之主表面延伸且並列配置。控制閘極電極CG及記憶體閘極電極MG之延伸方向為垂直於圖29或上述圖10~圖28之紙面之方向。控制閘極電極CG及記憶體閘極電極MG係介隔絕緣膜GF或絕緣膜MZ而形成於半導體區域MD及半導體區域MS間之半導體基板SB(p型井PW1)上，記憶體閘極電極MG位於半導體區域MS側，控制閘極電極CG位於半導體區域MD側。其中，控制閘極電極CG係介隔絕緣膜GF，且記憶體閘極電極MG係介隔絕緣膜MZ而形成於半導體基板SB上。
控制閘極電極CG與記憶體閘極電極MG係於中間介存有絕緣膜MZ而彼此相鄰。絕緣膜MZ係跨及記憶體閘極電極MG與半導體基板 SB(p型井PW1)之間之區域、及記憶體閘極電極MG與控制閘極電極CG之間之區域之兩區域而延伸。
形成於控制閘極電極CG與半導體基板SB(p型井PW1)之間之絕緣膜GF，即控制閘極電極CG之下之絕緣膜GF作為控制電晶體之閘極絕緣膜而發揮功能。又，記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之絕緣膜MZ，即記憶體閘極電極MG之下之絕緣膜MZ係作為記憶體電晶體之閘極絕緣膜(於內部具有電荷蓄積部之閘極絕緣膜)而發揮功能。再者，記憶體閘極電極MG與半導體基板SB(p型井PW1)之間之絕緣膜MZ係作為記憶體電晶體之閘極絕緣膜而發揮功能，記憶體閘極電極MG與控制閘極電極CG之間之絕緣膜MZ係作為用以使記憶體閘極電極MG與控制閘極電極CG之間絕緣(電性分離)之絕緣膜而發揮功能。
絕緣膜MZ中之氮化矽膜MZ2為用以蓄積電荷之絕緣膜，作為電荷蓄積層(電荷蓄積部)而發揮功能。即，氮化矽膜MZ2係形成於絕緣膜MZ中之陷阱性絕緣膜。因此，絕緣膜MZ可視為於其內部具有電荷蓄積部(此處為氮化矽膜MZ2)之絕緣膜。
位於氮化矽膜MZ2之上下之氧化矽膜MZ3及氧化矽膜MZ1係可作為電荷阻擋層或電荷封入層而發揮功能。於記憶體閘極電極MG與半導體基板SB之間之絕緣膜MZ，可藉由設為氧化矽膜MZ3及氧化矽膜MZ1介隔氮化矽膜MZ2之構造而向氮化矽膜MZ2蓄積電荷。
半導體區域MS及半導體區域MD係源極或汲極用之半導體區域。即，半導體區域MS係作為源極區域或汲極區域之一者而發揮功能之半導體區域，半導體區域MD係作為源極區域或汲極區域之另一者而發揮功能之半導體區域。此處，半導體區域MS係作為源極區域而發揮功能之半導體區域，半導體區域MD係作為汲極區域而發揮功能之半導體區域。半導體區域MS、MD包含導入有n型雜質之半導體區 域，且分別具有LDD構造。即，源極用半導體區域MS係具有n-型半導體區域EX1(延伸區域)、及較n-型半導體區域EX1具有更高雜質濃度之n+型半導體區域SD1(源極區域)。又，汲極用之半導體區域MD係具有n-型半導體區域EX2(延伸區域)、及較n-型半導體區域EX2具有更高雜質濃度之n+型半導體區域SD2(汲極區域)。
半導體區域MS係源極或汲極用之半導體區域，形成於與記憶體閘極電極MG於閘極長度方向(記憶體閘極電極MG之閘極長度方向)鄰接之位置之半導體基板SB。又，半導體區域MD係源極或汲極用之半導體區域，形成於與控制閘極電極CG於閘極長度方向(控制閘極電極CG之閘極長度方向)鄰接之位置之半導體基板SB。
於記憶體閘極電極MG及控制閘極電極CG之未相互鄰接之側之側壁上，形成有包含絕緣體(絕緣膜)之側壁隔片SW。
源極部之n-型半導體區域EX1係相對於記憶體閘極電極MG自對準地形成，n+型半導體區域SD1係相對於記憶體閘極電極MG之側壁上之側壁隔片SW自對準地形成。因此，於所製造之半導體裝置，低濃度之n-型半導體區域EX1形成於記憶體閘極電極MG之側壁上之側壁隔片SW之下方，高濃度之n+型半導體區域SD1形成於低濃度之n-型半導體區域EX1之外側。因此，低濃度之n-型半導體區域EX1係以鄰接於記憶體電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD1係以鄰接於低濃度之n-型半導體區域EX1，且自記憶體電晶體之通道區域離開n-型半導體區域EX1之量之方式形成。
汲極部之n-型半導體區域EX2係相對於控制閘極電極CG自對準地形成，n+型半導體區域SD2係相對於控制閘極電極CG之側壁上之側壁隔片SW自對準地形成。因此，於所製造之半導體裝置中，低濃度之n-型半導體區域EX2形成於控制閘極電極CG之側壁上之側壁隔片SW之下方，高濃度之n+型半導體區域SD2形成於低濃度之n-型半導體區 域EX2之外側。因此，低濃度之n-型半導體區域EX2係以鄰接於控制電晶體之通道區域之方式形成，高濃度之n+型半導體區域SD2係以鄰接於低濃度之n-型半導體區域EX2，且自控制電晶體之通道區域離開n-型半導體區域EX2之量之方式形成。
於記憶體閘極電極MG下之絕緣膜MZ下形成記憶體電晶體之通道區域。又，於控制閘極電極CG下之絕緣膜GF下形成控制電晶體之通道區域。
於n+型半導體區域SD1、SD2之上部，藉由自對準矽化物技術等而形成有金屬矽化物層SL。於記憶體閘極電極MG之上部與控制閘極電極CG之上部，藉由自對準矽化物技術等而形成有金屬矽化物層SL2，於記憶體閘極電極MG之上部與控制閘極電極CG之上部，亦可省略金屬矽化物層SL2之形成。
<關於非揮發性記憶體之動作>
其次，參照圖31對非揮發性記憶體之動作例進行說明。
圖31係表示本實施形態之「寫入」、「抹除」及「讀出」時之對選擇記憶胞之各部位施加電壓之條件之一例之表。於圖31之表中，記述有於「寫入」、「抹除」及「讀出」時之各者，施加於圖29與圖30所示之記憶胞之記憶體閘極電極MG之電壓Vmg、施加於源極區域(半導體區域MS)之電壓Vs、施加於控制閘極電極CG之電壓Vcg、施加於汲極區域(半導體區域MD)之電壓Vd、及施加於p型井PW1之基極電壓Vb。再者，圖31之表所示者為電壓之施加條件較佳之一例，但並未限定於此，可根據需要進行多種變更。此外，於本實施形態中，將向記憶體電晶體之絕緣膜MZ中之電荷蓄積部即氮化矽膜MZ2之電子注入定義為「寫入」，且將電洞(hole)之注入定義為「抹除」。
再者，於圖31之表中，A欄對應於寫入方法為SSI(Source Side Injection，源極側注入)方式，且抹除方法為BTBT(band-to-band tunneling，帶間隧穿)方式之情形，B欄對應於寫入方法為SSI方式，且抹除方法為FN(Fowler-Nordheim，福勒-諾得海姆)方式之情形，C欄對應於寫入方法為FN方式，且抹除方法為BTBT方式之情形，D欄對應於寫入方法為FN方式，且抹除方法為FN方式之情形。
SSI方式可視為藉由對氮化矽膜MZ2注入熱電子而進行記憶胞之寫入之動作方法，BTBT方式可視為藉由對氮化矽膜MZ2注入熱電洞而進行記憶胞之抹除之動作方法，FN方式可視為藉由電子或電洞之隧穿而進行寫入或抹除之動作方法。關於FN方式，以其他表述而言，FN方式之寫入可視為藉由對氮化矽膜MZ2利用FN隧道效應注入電子而進行記憶胞之寫入之動作方式，FN方式之抹除可視為藉由對氮化矽膜MZ2利用FN隧道效應注入電洞而進行記憶胞之抹除之動作方式。以下，進行具體說明。
寫入方式具有以利用被稱為所謂之SSI方式之源極側注入之熱電子注入進行寫入之寫入方式(熱電子注入寫入方式)、與藉由被稱為所謂之FN方式之FN隧穿進行寫入之寫入方式(隧穿寫入方式)。
於SSI方式之寫入中，藉由將例如圖31之表之A欄或B欄之「寫入動作電壓」所示之電壓(Vmg=10V、Vs=5V、Vcg=1V、Vd=0.5V、Vb=0V)施加於進行寫入之選擇記憶胞之各部位，且對選擇記憶胞之絕緣膜MZ中之氮化矽膜MZ2中注入電子而進行寫入。此時，熱電子係產生於2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間之下之通道區域(源極、汲極間)，且對記憶體閘極電極MG之下之絕緣膜MZ中之電荷蓄積部即氮化矽膜MZ2注入熱電子。所注入之熱電子(電子)被絕緣膜MZ中之氮化矽膜MZ2中之陷阱能階捕獲，其結果，記憶體電晶體之閾值電壓上升。即，記憶體電晶體為寫入狀態。
於FN方式之寫入中，將例如圖31之表之C欄或D欄之「寫入動作電壓」所示之電壓(Vmg=-12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0 V)施加於進行寫入之選擇記憶胞之各部位，且於選擇記憶胞中，自記憶體閘極電極MG使電子隧穿而注入至絕緣膜MZ中之氮化矽膜MZ2，藉此進行寫入。此時，電子係自記憶體閘極電極MG藉由FN隧穿(FN隧道效應)而隧穿氧化矽膜MZ3並注入至絕緣膜MZ中，並被絕緣膜MZ中之氮化矽膜MZ2中之陷阱能階捕獲，其結果，記憶體電晶體之閾值電壓上升。即，記憶體電晶體為寫入狀態。
再者，於FN方式之寫入中，亦可藉由自半導體基板SB使電子隧穿而注入至絕緣膜MZ中之氮化矽膜MZ2來進行寫入，於該情形時，寫入動作電壓可設為使例如圖31之表之C欄或D欄之「寫入動作電壓」之正負反轉者。
抹除方法具有藉由利用被稱為所謂之BTBT方式之BTBT(Band-To-Band-Tunneling，帶間隧穿現象)之熱電洞注入而進行抹除之抹除方式(熱電洞注入抹除方式)、與藉由被稱為所謂之FN方式之FN(Fowler Nordheim)隧穿而進行抹除之抹除方式(隧穿抹除方式)。
於BTBT方式之抹除中，藉由將利用BTBT產生之電洞(hole)注入至電荷蓄積部(絕緣膜MZ中之氮化矽膜MZ2)而進行抹除。將例如圖31之表之A欄或C欄之「抹除動作電壓」所示之電壓(Vmg=-6V、Vs=6V、Vcg=0V、Vd=open、Vb=0V)施加於進行抹除之選擇記憶胞之各部位。藉此，藉由利用BTBT現象產生電洞且進行電場加速而將電洞注入至選擇記憶胞之絕緣膜MZ中之氮化矽膜MZ2中，藉此降低記憶體電晶體之閾值電壓。即，記憶體電晶體成為抹除狀態。
於FN方式之抹除中，將例如圖31之表之B欄或D欄之「抹除動作電壓」所示之電壓(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)施加於進行抹除之選擇記憶胞之各部位，且於選擇記憶胞中，自記憶體閘極電極MG使電洞隧穿而注入至絕緣膜MZ中之氮化矽膜MZ2，藉此進行抹除。此時，電洞自記憶體閘極電極MG藉由FN隧穿(FN隧 道效應)而隧穿氧化矽膜MZ3且注入至絕緣膜MZ中，並被絕緣膜MZ中之氮化矽膜MZ2中之陷阱能階捕獲，其結果，記憶體電晶體之閾值電壓下降。即，記憶體電晶體成為抹除狀態。
再者，於FN方式之抹除中，亦可藉由自半導體基板SB使電洞隧穿且注入至絕緣膜MZ中之氮化矽膜MZ2而進行抹除，於該情形時，抹除動作電壓可設為使例如圖31之表之B欄或D欄之「抹除動作電壓」之正負反轉者。
又，於以FN方式進行寫入或抹除之情形(即動作方式B、C、D之情形)時自記憶體閘極電極MG使電荷隧穿且注入至氮化矽膜MZ2之情形時，較佳為預先將氧化矽膜MZ3之膜厚設得較氧化矽膜MZ1之膜厚更薄。另一方面，於以FN方式進行寫入或抹除之情形(即動作方式B、C、D之情形)時自半導體基板SB使電荷隧穿且注入至氮化矽膜MZ2之情形時，較佳為預先將氧化矽膜MZ1之膜厚設得較氧化矽膜MZ3之膜厚更薄。又，於寫入為SSI方式且抹除為BTBT方式之情形(即動作方式A之情形)時，較佳為預先將氧化矽膜MZ3之膜厚設為氧化矽膜MZ1之膜厚以上。
於讀出時，將例如圖31之表之A欄、B欄、C欄或D欄之「讀出動作電壓」所示之電壓施加於進行讀出之選擇記憶胞之各部位。藉由將讀出時之施加於記憶體閘極電極MG之電壓Vmg設為寫入狀態中之記憶體電晶體之閾值電壓與抹除狀態中之閾值電壓之間的值，可判別寫入狀態與抹除狀態。
<關於本發明者之研究>
分離閘極型之記憶胞係具有控制閘極電極(與控制閘極電極CG對應者)與記憶體閘極電極(與記憶體閘極電極MG對應者)，控制閘極電極與記憶體閘極電極之間係藉由介於該等之間之絕緣膜(與絕緣膜MZ對應者)而絕緣。因此，若於介於控制閘極電極與記憶體閘極電極之 間之絕緣膜存在耐電壓較低之區域，則存在該耐電壓較低之區域成為洩漏通路(洩漏路徑)而於控制閘極電極與記憶體閘極電極之間洩漏之虞。又，若於介於控制閘極電極與記憶體閘極電極之間之絕緣膜存在耐電壓較低之區域，則於控制閘極電極與記憶體閘極電極之間之電位差變大時，存在產生絕緣破壞而使控制閘極電極與記憶體閘極電極之間短路之虞。因此，若於介於控制閘極電極與記憶體閘極電極之間之絕緣膜存在耐電壓較低之區域，則半導體裝置之可靠性降低。
根據本發明者之研究，已知於用以形成分離閘極型之記憶胞之源極、汲極區域之離子注入步驟亦對介於控制閘極電極與記憶體閘極電極之間之絕緣膜注入有雜質，於注入有雜質之區域，絕緣膜之耐電壓降低。此易招致控制閘極電極與記憶體閘極電極之間之洩漏或短路，因而致使半導體裝置之可靠性降低。關於該點，參照圖32具體地說明。
圖32係半導體裝置之製造步驟中之主要部分剖視圖，即放大表示記憶胞區域1A之一部分之剖視圖，以步驟S15表示進行用以形成n+型半導體區域SD1、SD2之離子注入之階段。
構成記憶胞之源極、汲極區域係藉由n-型半導體區域EX1、EX2及n+型半導體區域SD1、SD2而形成，該等n-型半導體區域EX1、EX2及n+型半導體區域SD1、SD2係使用離子注入法而形成。於用以形成n-型半導體區域EX1、EX2及n+型半導體區域SD1、SD2之離子注入步驟(與上述步驟S13、S15對應)中，不僅對記憶胞區域1A之半導體基板SB(p型井PW1)中注入n型雜質，亦可對形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部注入n型雜質。
若對介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ中於離子注入步驟注入雜質，則於絕緣膜MZ之被注入雜質之區域中，因絕緣膜MZ受損，又於絕緣膜MZ中存在大量雜質而致使絕緣膜 MZ之耐電壓降低。
相較於用以形成n-型半導體區域EX1、EX2之離子注入，用以形成n+型半導體區域SD1、SD2之離子注入之離子注入劑量較大，且離子注入之注入能量較大。因此，雜質被注入於形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ中之現象、及伴隨此之絕緣膜MZ之耐電壓之降低，相較於用以形成n-型半導體區域EX1、EX2之離子注入，更易於用以形成n+型半導體區域SD1、SD2之離子注入中產生。即，若參照圖32，則於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，於以虛線包圍之區域RG1(即絕緣膜MZ之上部)中，用以形成n+型半導體區域SD1、SD2之離子注入亦會對絕緣膜MZ中注入雜質，使得絕緣膜MZ之耐電壓降低。
控制閘極電極CG與記憶體閘極電極MG之間係藉由介於該等之間之絕緣膜MZ而絕緣。因此，於所製造之半導體裝置中，若於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ存在藉由離子注入而注入有雜質之區域，則有因此致使絕緣膜MZ之耐電壓降低、控制閘極電極CG與記憶體閘極電極MG之間產生洩漏之虞。又，於控制閘極電極CG與記憶體閘極電極MG之間之電位差變大時，會有產生絕緣破壞而使控制閘極電極CG與記憶體閘極電極MG之間短路之虞。因此，於所製造之半導體裝置中，若介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ存在藉由離子注入而注入有雜質之區域，則半導體裝置之可靠性降低。
<關於主要特徵與效果>
本實施形態之主要特徵中之一者在於，於步驟S19之研磨步驟中，去除形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部，且將該絕緣膜MZ之去除量(研磨量)L1設得較步驟S15中形成之n+型半導體區域SD1、SD2之深度D1更大(L1>D1)。
如上所述，介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部(與圖32之區域RG1內之絕緣膜MZ大致對應)，因於用以形成n+型半導體區域SD1、SD2之離子注入(與上述步驟S15對應)中被注入雜質，故耐電壓變低。
然而，於本實施形態中，介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ中於用以形成n+型半導體區域SD1、SD2之離子注入(與上述步驟S15對應)中被注入有雜質之區域，於步驟S19之研磨步驟中被去除。
其理由為，於用以形成n+型半導體區域SD1、SD2之離子注入中，對於半導體基板SB之雜質之注入深度為深度D1，因而對於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之雜質之注入深度亦與深度D1大致相同。因此，只要將於步驟S19之研磨步驟中之絕緣膜MZ之去除量(研磨量)L1設得較深度D1更大(即L1>D1)，即可於絕緣膜MZ中，以步驟S19之研磨步驟去除於用以形成n+型半導體區域SD1、SD2之離子注入中被注入有雜質之區域之大致全部。
因此，於進行步驟S19之研磨步驟後之階段中，於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，幾乎不存在因用以形成n+型半導體區域SD1、SD2之離子注入而被注入有雜質之區域。因此，於所製造之半導體裝置中，於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，幾乎不存在因於用以形成n+型半導體區域SD1、SD2之離子注入中被注入有雜質而使耐電壓降低之區域。藉此，於所製造之半導體裝置中，可提高介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之耐電壓。因此，可提高所製造之半導體裝置之可靠性。例如，於所製造之半導體裝置中，可抑制或防止控制閘極電極CG與記憶體閘極電極MG之間之洩漏電流。又，於控制閘極電極CG與記憶體閘極電極MG之間之電位差變大時，可抑制或 防止產生絕緣破壞而使控制閘極電極CG與記憶體閘極電極MG之間短路。
又，用以形成n-型半導體區域EX1、EX2之離子注入中之注入深度，小於用以形成n+型半導體區域SD1、SD2之離子注入中之注入深度。因此，於用以形成n-型半導體區域EX1、EX2之離子注入中，針對半導體基板SB之雜質之注入深度較深度D1小，因此，針對介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之雜質之注入深度亦變得較深度D1小。因此，只要將於步驟S19之研磨步驟中之絕緣膜MZ之去除量(研磨量)L1設得較深度D1大(即，設為L1>D1)，即可於步驟S19之研磨步驟中必然地去除絕緣膜MZ中於用以形成n-型半導體區域EX1、EX2之離子注入中被注入有雜質之區域(部分)之大致全部。
因此，於進行步驟S19之研磨步驟後之階段中，於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，即便進行用以形成n-型半導體區域EX1、EX2之離子注入，或進行用以形成n+型半導體區域SD1、SD2之離子注入，均成為幾乎未被注入雜質之狀態。因此，於所製造之半導體裝置中，於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，無論是用以形成n-型半導體區域EX1、EX2之離子注入所致之耐電壓降低，還是用以形成n+型半導體區域SD1、SD2之離子注入所致之耐電壓降低皆幾乎不會產生，藉此，可提高半導體裝置之可靠性。
又，於藉由相同(共通之)離子注入而形成n+型半導體區域SD1與n+型半導體區域SD2之情形時，n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1大致一致。又，即便於藉由不同(個別之)之離子注入而形成n+型半導體區域SD1與n+型半導體區域SD2之情形時，只要使形成n+型半導體區域SD1之離子注入之注入能量與形成n+ 型半導體區域SD2之離子注入之注入能量大致相同，則亦可使n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1大致一致。於n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1大致一致之情形時，只要將於步驟S19之研磨步驟中之絕緣膜MZ之去除量(研磨量)L1設得較該深度D1更大即可。
另一方面，於藉由不同(個別之)之離子注入而形成n+型半導體區域SD1與n+型半導體區域SD2之情形，且形成n+型半導體區域SD1之離子注入之注入能量與形成n+型半導體區域SD2之離子注入之注入能量不同之情形時，可將n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1設為不同者。於n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1不同之情形時，將於步驟S19之研磨步驟中之絕緣膜MZ之去除量(研磨量)L1設得較n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1中較小者更大。即，將於步驟S19之研磨步驟中之絕緣膜MZ之去除量(研磨量)L1設得大於n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1中之至少一者。而且，若將於步驟S19之研磨步驟中之絕緣膜MZ之去除量(研磨量)L1設得大於n+型半導體區域SD1之深度D1與n+型半導體區域SD2之深度D1之兩者，則更佳。
(實施形態2)
圖33~圖38係本實施形態2之半導體裝置之製造步驟中之主要部分剖視圖，表示有與上述實施形態1之上述圖4~圖20及圖21~圖28對應之區域。
本實施形態2之製造步驟因直至進行上述步驟S5(矽膜PS1形成步驟)而獲得上述圖6之構造為止與上述實施形態1相同，故此處省略其重複說明。
於本實施形態2中，於進行上述步驟S5(矽膜PS1形成步驟)而獲得 上述圖6之構造後，如圖33所示，於矽膜PS1上形成絕緣膜IL6。絕緣膜IL6可藉由單層之絕緣膜或積層有複數個絕緣膜之積層絕緣膜而形成。例如，絕緣膜IL6包含氮化矽膜等，使用CVD法等形成。
藉由於步驟S5後進行絕緣膜IL6形成步驟，而成為形成有矽膜PS1與矽膜PS1上之絕緣膜IL6之積層膜LF之狀態。此處，積層膜LF係包含矽膜PS1與矽膜PS1上之絕緣膜IL6。
其次，進行上述步驟S6之圖案化步驟，但不同點在於，於上述實施形態1中使矽膜PS1圖案化，與此相對，於本實施形態2中，如圖34所示使積層膜LF圖案化。至於圖案化之方法，本實施形態2亦與上述實施形態1大致相同。
於本實施形態2中，於步驟S6中使積層膜LF圖案化，如圖34所示於記憶胞區域1A形成包含圖案化之積層膜LF之控制閘極電極CG。此時，於周邊電路區域1B中因形成有光阻圖案(未圖示)，故不進行積層膜LF之圖案化，而使積層膜LF直接殘存。將殘存於周邊電路區域1B之積層膜LF附註符號LF1a且稱為積層膜LF1a。
又，於記憶胞區域1A中，殘存於控制閘極電極CG下之絕緣膜GF成為控制電晶體之閘極絕緣膜。因此，包含圖案化之積層膜LF之控制閘極電極CG成為介隔作為閘極絕緣膜之絕緣膜GF而形成於半導體基板SB(p型井PW1)上之狀態。於記憶胞區域1A中，除被控制閘極電極CG覆蓋之部分以外之絕緣膜GF(即，除成為閘極絕緣膜之部分以外之絕緣膜GF)，可藉由於步驟S6之圖案化步驟中進行之乾蝕刻、或於該乾蝕刻後進行濕蝕刻而去除。
於上述實施形態1中，於在步驟S6形成控制閘極電極CG之階段中，控制閘極電極CG係包含圖案化之矽膜PS1，且未於構成控制閘極電極CG之矽膜PS1上形成絕緣膜。
另一方面，於本實施形態2中，於在步驟S6形成控制閘極電極CG 之階段中，控制閘極電極CG係包含矽膜PS1與矽膜PS1上之絕緣膜IL6之積層膜，且構成控制閘極電極CG之矽膜PS1(矽閘極部CG1)之平面形狀、與構成控制閘極電極CG之絕緣膜IL6(頂蓋絕緣膜CP1)之平面形狀大致一致。此處，將構成控制閘極電極CG之矽膜PS1附註符號CG1且稱為矽閘極部CG1，又，將構成控制閘極電極CG之絕緣膜IL6附註符號CP1且稱為頂蓋絕緣膜CP1。因此，控制閘極電極CG係具有矽閘極部CG1、及矽閘極部CG1上之頂蓋絕緣膜CP1之積層構造。
於上述步驟S6後，關於直至上述步驟S16為止之步驟，因本實施形態2亦與上述實施形態1基本相同，故此處省略其重複說明。於本實施形態2中，藉由與上述實施形態1同樣地進行上述步驟S7~S16，而可獲得相當於上述圖16之圖35之構造。
其中，如上所述，於本實施形態2中，如圖34所示，控制閘極電極CG係具有矽閘極部CG1與矽閘極部CG1上之頂蓋絕緣膜CP1之積層構造。又，於本實施形態2中，因於步驟S12使積層膜LF1a圖案化而形成閘極電極GE1，故如圖35所示，閘極電極GE1係包含矽膜PS1與矽膜PS1上之絕緣膜IL6之積層膜。
其次，進行上述步驟S17之金屬矽化物層SL形成步驟。至於金屬矽化物層SL之形成方法，本實施形態2亦與上述實施形態1相同。但是，於上述實施形態1中，於控制閘極電極CG上與閘極電極GE1上均形成有金屬矽化物層SL，與此相對，於本實施形態2中，如圖36所示，未於控制閘極電極CG上與閘極電極GE1上形成金屬矽化物層SL。
即，於本實施形態2中，於n+型半導體區域SD1、SD2、SD3之各上部與記憶體閘極電極MG之上部形成有金屬矽化物層SL，但未於控制閘極電極CG上與閘極電極GE1上形成金屬矽化物層SL。未於控制閘極電極CG上形成金屬矽化物層SL係因為控制閘極電極CG之最上層 由頂蓋絕緣膜CP1(絕緣膜IL6)構成，未於閘極電極GE1上形成金屬矽化物層SL係因為閘極電極GE1之最上層由絕緣膜IL6構成。即，用以形成金屬矽化物層SL之上述金屬膜MM(參照上述圖17)未接觸於構成控制閘極電極CG之矽閘極部CG1，且未接觸於構成閘極電極GE1之矽膜PS1，故未於控制閘極電極CG上與閘極電極GE1上形成金屬矽化物層SL。
其次，進行上述步驟S18之絕緣膜IL1形成步驟，獲得相當於上述圖19之圖37之構造。至於步驟S18之絕緣膜IL1形成步驟，本實施形態2亦與上述實施形態1相同。
其次，進行上述步驟S19之研磨步驟，獲得相當於上述圖20之圖38之構造。再者，圖39係本實施形態2之步驟S19之研磨步驟之說明圖，相當於上述實施形態1之上述圖21者。與上述圖21同樣，於圖39中亦為便於觀察圖式而省略絕緣膜IL1之圖示。
於步驟S19之研磨步驟中，本實施形態2亦與上述實施形態1基本上相同。因此，於步驟S19之研磨步驟中，將形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部去除，且該絕緣膜MZ之去除量(研磨量)L1為於步驟S15形成之n+型半導體區域SD1、SD2之深度D1以上(L1≧D1)之點，於本實施形態2亦與上述實施形態1相同。
即，於步驟S19之研磨步驟中，進行研磨至圖39中以虛線表示之研磨面(研磨表面、研磨位置)KM之位置為止，將介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部去除特定量。此時，介隔絕緣膜MZ之控制閘極電極CG與記憶體閘極電極MG之各上部亦與絕緣膜MZ一同被研磨去除。即，於圖39中，位於較研磨面KM更靠上之部分之控制閘極電極CG、記憶體閘極電極MG、絕緣膜MZ、側壁隔片SW及絕緣膜IL1，於步驟S19中被研磨去除(其中圖39 中未圖示絕緣膜IL1)。以此時之絕緣膜MZ之去除量(研磨量)L1大於在步驟S15形成之n+型半導體區域SD1、SD2之深度D1(L1>D1)之方式設定步驟S19之研磨步驟之研磨量。
但是，關於步驟S19之研磨步驟，於下述點本實施形態2與上述實施形態1不同。即，於本實施形態2中，於步驟S19之研磨步驟中，構成控制閘極電極CG之頂蓋絕緣膜CP1與構成閘極電極GE1之絕緣膜IL6被研磨去除。
因此，於結束步驟S19之研磨步驟之階段中，於本實施形態2中，構成控制閘極電極CG之矽閘極部CG1(矽膜PS1)與構成閘極電極GE1之矽膜PS1露出。因此，於本實施形態2中，結束步驟S19之研磨步驟之階段之構造(圖38之構造)與上述實施形態1中結束步驟S19之研磨步驟之階段之構造(上述圖20之構造)相同。
即，於本實施形態2中，於進行步驟S19之研磨步驟前之階段中，控制閘極電極CG與閘極電極GE1係具有矽膜PS1與矽膜PS1上之絕緣膜IL6之積層構造，但當進行步驟S19之研磨步驟時，因絕緣膜IL6被去除，故控制閘極電極CG與閘極電極GE1成為僅由矽膜PS1形成之狀態。
關於步驟S19後之步驟，本實施形態2亦與上述實施形態1相同，故此處省略圖示及重複之說明。
即便於本實施形態2中，亦與上述實施形態1同樣，於步驟S19之研磨步驟中，將形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部去除，且該絕緣膜MZ之去除量(研磨量)L1大於在步驟S15形成之n+型半導體區域SD1、SD2之深度D1(L1>D1)。因此，與上述實施形態1同樣，於本實施形態2中，介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ中於用以形成n+型半導體區域SD1、SD2之離子注入中被注入有雜質之區域，亦可於步驟S19之研磨 步驟去除。因此，於絕緣膜MZ中於用以形成n-型半導體區域EX1、EX2之離子注入或用以形成n+型半導體區域SD1、SD2之離子注入中被注入有雜質之區域，能於步驟S19之研磨步驟去除。藉此，於本實施形態2中，亦與上述實施形態1同樣，於進行步驟S19之研磨步驟後之階段中，對介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，無論於用以形成n-型半導體區域EX1、EX2之離子注入，還是於用以形成n+型半導體區域SD1、SD2之離子注入中，皆成為幾乎未注入雜質之狀態。因此，於本實施形態2中，亦於所製造之半導體裝置中，於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，無論是用以形成n-型半導體區域EX1、EX2之離子注入所致之耐電壓降低，還是用以形成n+型半導體區域SD1、SD2之離子注入所致之耐電壓降低皆幾乎不會產生，可提高半導體裝置之可靠性。
又，於進行用以形成n+型半導體區域SD1、SD2之離子注入之階段，記憶體閘極電極MG之上表面(鄰接於絕緣膜MZ之位置)之高度位置位於較構成控制閘極電極CG之矽閘極部CG1之上表面更低之位置之情形時，可較佳地應用本實施形態2。此係因為若以記憶體閘極電極MG之上表面(鄰接於絕緣膜MZ之位置)之高度位置位於較構成控制閘極電極CG之矽閘極部CG1之上表面更低之位置之狀態，進行用以形成n+型半導體區域SD1、SD2之離子注入，則會致使雜質被注入至介於矽閘極部CG1與記憶體閘極電極MG之間之絕緣膜MZ。
又，即便於在進行用以形成n+型半導體區域SD1、SD2之離子注入之階段，記憶體閘極電極MG之上表面(鄰接於絕緣膜MZ之位置)之高度位置位於較構成控制閘極電極CG之矽閘極部CG1之上表面更高之位置之情形時，亦於高度差L2小於深度D1(L2<D1)之情形時，可較佳地應用本實施形態2。此處，差L2係對應於記憶體閘極電極MG之上表面(鄰接於絕緣膜MZ之位置)之高度位置、與構成控制閘極電 極CG之矽閘極部CG1之上表面之高度位置之差(大致垂直於半導體基板之主表面之方向之尺寸)，且表示於上述圖35中。此係因為即便記憶體閘極電極MG之上表面(鄰接於絕緣膜MZ之位置)之高度位置位於較矽閘極部CG1之上表面更高之位置，只要其差L2小於深度D1，則當進行用以形成n+型半導體區域SD1、SD2之離子注入時，亦會致使雜質被注入至介於矽閘極部CG1與記憶體閘極電極MG之間之絕緣膜MZ。
(實施形態3)
圖40、圖41、圖43~圖47係本實施形態3之半導體裝置之製造步驟中之主要部分剖視圖，表示有上述記憶胞區域1A之剖視圖。圖42係圖41之絕緣膜MZ之去除步驟之說明圖。
本實施形態3之製造步驟因直至進行上述步驟S16(活化退火步驟)獲得上述圖16之構造為止與上述實施形態1相同，故此處省略該重複說明。
於本實施形態3中，與上述實施形態1同樣進行直至上述步驟S16(活化退火步驟)為止之步驟而獲得相當於上述圖16之圖40之構造。圖40之構造係與圖16中之上述記憶胞區域1A之構造相同。
其次，於本實施形態3中，如圖41所示，藉由蝕刻去除介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部。將該步驟於下文中稱為「圖41之絕緣膜MZ之去除步驟」。
圖42係圖41之絕緣膜MZ之去除步驟之說明圖，表示有即將進行圖41之絕緣膜MZ之去除步驟前之階段。
於圖41之絕緣膜MZ之去除步驟中，藉由選擇性蝕刻介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，而將絕緣膜MZ蝕刻去除至圖42中以虛線表示之蝕刻位置ET為止。即，使介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之端部(上端)，相較 於控制閘極電極CG之上表面及記憶體閘極電極MG之上表面後退。於圖41中，介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之端部(上端)之位置係與圖42中以虛線表示之蝕刻位置ET對應。即，於圖42中，位於較蝕刻位置ET更靠上之部分之絕緣膜MZ於圖41之絕緣膜MZ之去除步驟被蝕刻去除。當進行圖41之絕緣膜MZ之去除步驟時，介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之端部(上端)之高度位置變得低於控制閘極電極CG之上表面及記憶體閘極電極MG之上表面。
圖41之絕緣膜MZ之去除步驟中較為重要的是使絕緣膜MZ之去除量L1大於在步驟S15形成之n+型半導體區域SD1、SD2之深度D1(L1>D1)。於本實施形態3中，絕緣膜MZ之去除量(蝕刻量)L1係表示於圖42中，與於圖41之絕緣膜MZ之去除步驟去除(蝕刻)之部分之絕緣膜MZ之尺寸(大致垂直於半導體基板SB之主表面之方向之尺寸)對應。
即，於上述實施形態1、2中，絕緣膜MZ之去除量L1為步驟S19之研磨步驟中絕緣膜MZ之去除量(研磨量)，於本實施形態3中，絕緣膜MZ之去除量L1為圖41之絕緣膜MZ之去除步驟中之絕緣膜MZ之去除量(蝕刻量)。且，將絕緣膜MZ之去除量L1設為於步驟S15形成之n+型半導體區域SD1、SD2之深度D1以上(L1≧D1)之情況，上述實施形態1、2與本實施形態3共通。
即，若於圖42與上述圖21中n+型半導體區域SD1、SD2之深度D1相同，則圖42所示之蝕刻位置ET設定於與上述實施形態1之上述圖21所示之研磨面KM相同高度之位置。因此，上述實施形態1之步驟S19之研磨步驟中之絕緣膜MZ之去除量(研磨量)L1、與本實施形態3之圖41之絕緣膜MZ之去除步驟中之絕緣膜MZ之去除量(研磨量)L1，均被設定為大於在步驟S15形成之n+型半導體區域SD1、SD2之深度D1(L1>D1)。
又，圖41之絕緣膜MZ之去除步驟係使用與絕緣膜MZ相比難以蝕刻控制閘極電極CG、記憶體閘極電極MG及半導體基板SB之蝕刻條件，將絕緣膜MZ蝕刻去除至圖42之蝕刻位置ET之位置為止。因此，於圖41之絕緣膜MZ之去除步驟中，可一面抑制或防止控制閘極電極CG、記憶體閘極電極MG及半導體基板SB被蝕刻，一面選擇性去除絕緣膜MZ。因此，若進行圖41之絕緣膜MZ之去除步驟，則於絕緣膜MZ被去除之區域中，成為於控制閘極電極CG與記憶體閘極電極MG之間存在間隙(空間、槽)SK之狀態。間隙SK係與於圖41之絕緣膜MZ之去除步驟中被去除絕緣膜MZ之區域對應。於圖41之絕緣膜MZ之去除步驟中，可較佳地使用濕蝕刻。
又，如上所述，絕緣膜MZ包含氧化矽膜MZ1、氧化矽膜MZ1上之氮化矽膜MZ2、及氮化矽膜MZ2上之氧化矽膜MZ3之積層膜。因此，圖41之絕緣膜MZ之去除步驟亦可藉由選擇性蝕刻氧化矽膜MZ1、MZ3之蝕刻步驟(較佳為濕蝕刻步驟)、與選擇性蝕刻氮化矽膜MZ2之蝕刻步驟(較佳為濕蝕刻步驟)而進行。
其次，藉由進行氧化處理(例如熱氧化處理)，而如圖43所示，於控制閘極電極CG及記憶體閘極電極MG之露出表面形成氧化膜(犧牲氧化膜)OX。氧化膜OX形成於控制閘極電極CG之上表面、記憶體閘極電極MG之上表面、及控制閘極電極CG及記憶體閘極電極MG之介隔間隙SK而對向之側面。
即，於控制閘極電極CG中，於上表面、及與記憶體閘極電極MG對向之側之側面中未鄰接於絕緣膜MZ之區域(即鄰接於間隙SK之區域)形成有氧化膜OX。又，於記憶體閘極電極MG中，於上表面、及與控制閘極電極CG對向之側之側面中未鄰接於絕緣膜MZ之區域(即鄰接於間隙SK之區域)形成有氧化膜OX。
又，雖未於圖43中圖示，但亦可於半導體基板SB之露出表面形 成有氧化膜OX。
其次，如圖44所示，藉由蝕刻而去除氧化膜OX。於進行氧化處理而形成氧化膜OX後，進行去除該氧化膜OX之步驟，故可將氧化膜OX視為犧牲氧化膜，此外，用以形成氧化膜OX之氧化處理可視為犧牲氧化。
又，該氧化膜OX之去除步驟係使用與氧化膜OX相比難以蝕刻控制閘極電極CG、記憶體閘極電極MG及半導體基板SB之蝕刻條件，蝕刻去除氧化膜OX。因此，於氧化膜OX之去除步驟中，可一面抑制或防止控制閘極電極CG、記憶體閘極電極MG及半導體基板SB被蝕刻，一面選擇性去除氧化膜OX。於氧化膜OX之去除步驟中，可較佳地使用濕蝕刻。
其次，如圖45所示，形成金屬矽化物層SL。於本實施形態3中之金屬矽化物層SL形成步驟係與上述實施形態1之上述步驟S17基本上相同。如圖45所示，金屬矽化物層SL係形成於n+型半導體區域SD1、SD2、控制閘極電極CG及記憶體閘極電極MG之各上部(上表面、表面、上層部)。
其次，如圖46所示，於半導體基板SB之主表面整面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及側壁隔片SW之方式形成(沈積)絕緣膜(層間絕緣膜)IL1作為層間絕緣膜。
絕緣膜IL1包含氧化矽膜之單體膜、或氮化矽膜與較該氮化矽膜更厚地形成於該氮化矽膜上之氧化矽膜之積層膜等，且可使用例如CVD法等而形成。於形成絕緣膜IL1之後，根據需要而使用CMP法等使絕緣膜IL1之上表面平坦化。與上述實施形態1不同，於本實施形態3中，即便使用CMP法等研磨絕緣膜IL1之上表面，亦未使控制閘極電極CG或記憶體閘極電極MG露出。
又，藉由於圖41之絕緣膜MZ之去除步驟去除控制閘極電極CG與 記憶體閘極電極MG之間之絕緣膜MZ而產生的控制閘極電極CG與記憶體閘極電極MG之間之上述間隙SK，較理想為以絕緣膜IL1填充。
其次，藉由將使用光微影法而形成於絕緣膜IL1上之光阻圖案(未圖示)作為蝕刻遮罩乾蝕刻絕緣膜IL1，而如圖47所示，於絕緣膜IL1形成接觸孔(開口部、貫通孔)CT。於上述實施形態1中，於步驟S26中於絕緣膜IL1與絕緣膜IL4之積層膜形成接觸孔CT，於本實施形態3中，由於未形成絕緣膜IL4，故接觸孔CT形成於絕緣膜IL1。
其次，於接觸孔CT內，形成包含鎢(W)等之導電性之插塞PG作為連接用之導電體部。本實施形態3中之插塞PG形成步驟係與上述實施形態1之上述步驟S27基本上相同。
接觸孔CT及埋入於其中之插塞PG係形成於n+型半導體區域SD1、SD2、控制閘極電極CG、記憶體閘極電極MG上等。再者，於圖47之剖視圖中，表示有n+型半導體區域SD1、SD2(之表面上之金屬矽化物層SL)之一部分露出於接觸孔CT之底部，且與填埋該接觸孔CT之插塞PG電性連接之剖面。
其次，於埋入有插塞PG之絕緣膜IL1上形成第1層之配線即配線(配線層)M1。本實施形態3中之配線M1形成步驟係與上述實施形態1之上述步驟S28基本上相同。其後，雖形成第2層以後之配線，但此處省略圖示及其說明。
與上述實施形態1之步驟S19之研磨步驟同樣，於本實施形態3中之圖41之絕緣膜MZ之去除步驟中，將形成於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部去除，且該絕緣膜MZ之去除量(研磨量)L1大於在步驟S15形成之n+型半導體區域SD1、SD2之深度D1(L1>D1)。因此，與上述實施形態1同樣，於本實施形態3中，介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ中於用以形成n+型半導體區域SD1、SD2之離子注入中被注入有雜質之區域， 亦可於圖41之絕緣膜MZ之去除步驟去除。因此，於絕緣膜MZ中，於用以形成n-型半導體區域EX1、EX2之離子注入或用以形成n+型半導體區域SD1、SD2之離子注入中被注入有雜質之區域，可於圖41之絕緣膜MZ之去除步驟去除。藉此，於本實施形態3中，亦於進行圖41之絕緣膜MZ之去除步驟後之階段中，於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，無論於用以形成n-型半導體區域EX1、EX2之離子注入中，還是於用以形成n+型半導體區域SD1、SD2之離子注入中，皆成為幾乎未注入雜質之狀態。因此，於本實施形態3中，亦於所製造之半導體裝置中，於介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ，無論是用以形成n-型半導體區域EX1、EX2之離子注入所致之耐電壓降低，還是用以形成n+型半導體區域SD1、SD2之離子注入所致之耐電壓降低皆幾乎不會產生，可提高半導體裝置之可靠性。例如，於所製造之半導體裝置中，可抑制或防止控制閘極電極CG與記憶體閘極電極MG之間之洩漏電流。又，於控制閘極電極CG與記憶體閘極電極MG之間之電位差變大時，可抑制或防止產生絕緣破壞而使控制閘極電極CG與記憶體閘極電極MG之間短路。
又，於本實施形態3中，於圖41之絕緣膜MZ之去除步驟去除介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之上部，故控制閘極電極CG之角部(上表面角部)CN1、與記憶體閘極電極MG之角部(上表面角部)CN2露出。此處，控制閘極電極CG之角部CN1係由控制閘極電極CG之上表面、及與記憶體閘極電極MG對向之側之控制閘極電極CG之側面形成之角部，如圖41所示。又，記憶體閘極電極MG之角部CN2係由記憶體閘極電極MG之上表面、及與控制閘極電極CG對向之側之記憶體閘極電極MG之側面形成之角部，表示於圖41。
於本實施形態3中，於圖41之絕緣膜MZ之去除步驟後，進行氧化 膜OX形成步驟、與氧化膜OX去除步驟，亦可省略氧化膜OX形成步驟、與氧化膜OX去除步驟。但是，藉由於圖41之絕緣膜MZ之去除步驟後，進行氧化膜OX形成步驟、與氧化膜OX去除步驟，可獲得如下效果。
即，於本實施形態3中，於圖41之絕緣膜MZ之去除步驟後進行氧化處理，且如圖43所示，於控制閘極電極CG及記憶體閘極電極MG之露出表面形成有氧化膜OX。藉此，控制閘極電極CG之角部CN1與記憶體閘極電極MG之角部CN2成為帶弧度之狀態。即，於形成氧化膜OX之前，控制閘極電極CG之角部CN1與記憶體閘極電極MG之角部CN2尖銳，若進行形成氧化膜OX之氧化處理，則控制閘極電極CG之角部CN1與記憶體閘極電極MG之角部CN2成為具有弧形狀者。其後，即便去除氧化膜OX，亦維持控制閘極電極CG之角部CN1與記憶體閘極電極MG之角部CN2帶弧度之狀態(具有弧形狀之狀態)。
藉此，於所製造之半導體裝置中，可抑制於控制閘極電極CG之角部CN1或記憶體閘極電極MG之角部CN2之電場集中。因此，於所製造之半導體裝置中，可更抑制或防止控制閘極電極CG與記憶體閘極電極MG之間之洩漏電流。又，於所製造之半導體裝置中，於控制閘極電極CG與記憶體閘極電極MG之間之電位差變大時，可更抑制或防止控制閘極電極CG與記憶體閘極電極MG之間短路。因此，可更提高半導體裝置之可靠性。
又，於在圖41之絕緣膜MZ之去除步驟後進行氧化膜OX形成步驟、與氧化膜OX去除步驟後，進行金屬矽化物層SL形成步驟。於圖41之絕緣膜MZ之去除步驟後，且金屬矽化物層SL形成步驟前，於對控制閘極電極CG及記憶體閘極電極MG之露出表面進行氧化而形成氧化膜OX後，去除該氧化膜OX，因而可擴大控制閘極電極CG與記憶體閘極電極MG之間之間隙SK。即，相較於圖41之階段中之控制閘極電 極CG與記憶體閘極電極MG之間之間隙SK，可使圖44之階段中之控制閘極電極CG與記憶體閘極電極MG之間之間隙SK變大。因此，於形成金屬矽化物層SL時，可使形成於控制閘極電極CG之上部之金屬矽化物層SL、與形成於記憶體閘極電極MG之上部之金屬矽化物層SL之間之間隔變大。因此，可更提高所製造之半導體裝置之可靠性。例如，可更抑制或防止控制閘極電極CG與記憶體閘極電極MG之間之洩漏電流。又，於控制閘極電極CG與記憶體閘極電極MG之間之電位差變大時，可更抑制或防止控制閘極電極CG與記憶體閘極電極MG之間短路。
(實施形態4)
圖48~圖54係本實施形態4之半導體裝置之製造步驟中之主要部分剖視圖，表示有上述記憶胞區域1A之剖視圖。
本實施形態4之製造步驟直至進行上述步驟S13(n-型半導體區域EX1、EX2、EX3形成步驟)獲得上述圖13之構造為止，與上述實施形態1相同，因而此處省略其重複說明。
於本實施形態4中，與上述實施形態1同樣進行直至上述步驟S13(n-型半導體區域EX1、EX2形成步驟)為止之步驟，獲得相當於上述圖13之圖48之構造。圖48之構造係與圖13中之上述記憶胞區域1A之構造相同。
其次，於本實施形態4中，如圖49所示，於半導體基板SB之主表面上形成抗蝕層(光阻層)PR1。例如，於半導體基板SB之主表面上形成(塗佈)抗蝕層後，藉由回蝕該抗蝕層而可形成圖49所示之抗蝕層PR1。於該回蝕時，較佳為以較抗蝕層更難蝕刻控制閘極電極CG及記憶體閘極電極MG之蝕刻條件選擇性回蝕抗蝕層。
抗蝕層PR1之上表面低於控制閘極電極CG及記憶體閘極電極MG之各上表面，因此控制閘極電極CG及記憶體閘極電極MG之各上部自 抗蝕層PR1露出。另一方面，形成n-型半導體區域EX1、EX2之區域之半導體基板SB被抗蝕層PR1覆蓋。
其次，如圖50所示，對控制閘極電極CG及記憶體閘極電極MG進行回蝕(蝕刻、乾蝕刻、異向性蝕刻)，降低控制閘極電極CG及記憶體閘極電極MG之高度。此時，使用與控制閘極電極CG及記憶體閘極電極MG相比更難蝕刻絕緣膜MZ之蝕刻條件，回蝕控制閘極電極CG及記憶體閘極電極MG。藉此，可一面抑制或防止絕緣膜MZ之蝕刻，一面選擇性蝕刻控制閘極電極CG及記憶體閘極電極MG。若回蝕控制閘極電極CG及記憶體閘極電極MG，則成為絕緣膜MZ之一部分(上部)自控制閘極電極CG與記憶體閘極電極MG之間突出之狀態。又，於回蝕控制閘極電極CG及記憶體閘極電極MG時，因半導體基板SB被抗蝕層PR1覆蓋，故可防止半導體基板SB被蝕刻。
其次，去除抗蝕層PR1。於圖50表示有該階段。
其次，如圖51所示，於控制閘極電極CG及記憶體閘極電極MG之側壁(介隔絕緣膜MZ而相互鄰接之側之相反側之側壁)上，形成包含絕緣膜之側壁隔片(側壁、側壁絕緣膜)SW。側壁隔片SW可視為側壁絕緣膜。關於側壁隔片SW之形成方法，本實施形態4亦與上述實施形態1(上述步驟S14)相同。其中，於本實施形態4中，當進行相當於上述步驟S14之步驟形成側壁隔片SW時，於自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之側壁上亦形成有側壁隔片SW。因此，於本實施形態4中，側壁隔片SW係形成於控制閘極電極CG及記憶體閘極電極MG之側壁(介隔絕緣膜MZ而相互鄰接之側之相反側之側壁)上、及自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之側壁上。此處，將側壁隔片SW中形成於自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之側壁上之側壁隔片SW附註符號SW1且稱為側壁隔片SW1。
其次，如圖52所示，使用離子注入法形成n+型半導體區域(n型雜質擴散層、源極、汲極區域)SD1、SD2。關於n+型半導體區域SD1、SD2之形成方法，本實施形態4亦與上述實施形態1(上述步驟S15)同樣。
其次，與上述實施形態1(步驟S16)同樣，於本實施形態4中，亦進行用以使導入至源極及汲極用之半導體區域(n-型半導體區域EX1、EX2及n+型半導體區域SD1、SD2)等之雜質活化之熱處理，即活化退火。
其次，如圖53所示，形成金屬矽化物層SL。本實施形態4中之金屬矽化物層SL形成步驟係與上述實施形態1之上述步驟S17基本上相同。如圖53所示，金屬矽化物層SL係形成於n+型半導體區域SD1、SD2、控制閘極電極CG及記憶體閘極電極MG之各上部(上表面、表面、上層部)。其中，於本實施形態4中，於控制閘極電極CG及記憶體閘極電極MG之上表面中未被側壁隔片SW1覆蓋之區域形成有金屬矽化物層SL，且未於被側壁隔片SW1覆蓋之區域形成金屬矽化物層。
以後之步驟與上述實施形態3同樣。即，與上述實施形態3同樣，亦於本實施形態4中，如圖54所示，於半導體基板SB之主表面整面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG及側壁隔片SW之方式形成絕緣膜(層間絕緣膜)IL1。於形成絕緣膜IL1之後，根據需要使用CMP法等而使絕緣膜IL1之上表面平坦化。其次，與上述實施形態3同樣，亦於本實施形態4中，於在絕緣膜IL1上形成接觸孔CT後，於接觸孔CT內形成導電性之插塞PG。繼而，與上述實施形態3同樣，亦於本實施形態4中，於埋入有插塞PG之絕緣膜IL1上形成第1層之配線即配線(配線層)M1。其後，雖形成第2層以下之配線，但此處省略圖示及其說明。
於本實施形態4中，於藉由離子注入法而形成n-型半導體區域EX1、EX2後，於圖50之步驟，回蝕控制閘極電極CG及記憶體閘極電極MG而降低控制閘極電極CG及記憶體閘極電極MG之高度，使絕緣 膜MZ之一部分自控制閘極電極CG與記憶體閘極電極MG之間突出。其次，於在圖51之步驟形成側壁隔片SW時，不僅於控制閘極電極CG及記憶體閘極電極MG之側壁(介隔絕緣膜MZ而相互鄰接之側之相反側之側壁)上，亦於自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之側壁上形成側壁隔片SW。藉此，於在圖52之步驟中利用離子注入法形成n+型半導體區域SD1、SD2時，可抑制或防止雜質被注入至介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ中。此係因為於圖52之步驟中以離子注入法形成n+型半導體區域SD1、SD2時，可將自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ、與形成於該絕緣膜MZ之突出部之兩側(兩側壁上)之側壁隔片SW1作為遮蔽離子注入之遮罩而發揮功能。
即，於本實施形態4中，於以離子注入法形成n+型半導體區域SD1、SD2之前，預先回蝕控制閘極電極CG及記憶體閘極電極MG而使絕緣膜MZ之一部分自控制閘極電極CG與記憶體閘極電極MG之間突出，於該絕緣膜MZ之突出部之兩側(兩側壁上)形成側壁隔片SW1。藉此，於以離子注入法形成n+型半導體區域SD1、SD2時，因絕緣膜MZ之突出部與其兩側(兩側壁上)之側壁隔片SW1作為遮蔽離子注入之遮罩而發揮功能，故可抑制或防止雜質被注入至介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ中。
亦如上述實施形態1所說明，於介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ，若於用以形成n+型半導體區域SD1、SD2之離子注入步驟中被注入有雜質，則於被注入有雜質之區域，絕緣膜MZ之耐電壓降低。
與此相對，於本實施形態4中，可抑制或防止如上所述對介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ中注入雜質。因此，可抑制或防止由用以形成n+型半導體區域SD1、SD2之 離子注入所致之介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ之耐電壓降低。藉此，可提高所製造之半導體裝置之可靠性。
又，於本實施形態4中，自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之長度(突出量)L3，較佳為大於在圖52之步驟(與上述步驟S15對應)形成之n+型半導體區域SD1、SD2之深度D1(L3>D1)。
此處，自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之長度(突出量)L3如圖50所示，對應於自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之尺寸(大致垂直於半導體基板SB之主表面之方向之尺寸)。
於圖50之階段中，於控制閘極電極CG之上表面與記憶體閘極電極MG之上表面位於相同高度之情形時，長度(突出量)L3對應於從自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ的上端部至控制閘極電極CG之上表面或記憶體閘極電極MG之上表面為止之距離(大致垂直於半導體基板SB之主表面之方向之距離)。又，於圖50之階段中，於控制閘極電極CG之上表面與記憶體閘極電極MG之上表面位於不同高度之情形時，長度(突出量)L3係對應於從自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ的上端部至控制閘極電極CG之上表面與記憶體閘極電極MG之上表面中較低者為止之距離(大致垂直於半導體基板SB之主表面之方向之距離)。
藉由使自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ之長度(突出量)L3大於n+型半導體區域SD1、SD2之深度D1(L3>D1)，而於以離子注入法形成n+型半導體區域SD1、SD2時，對介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ幾乎不會注入雜質。即，以離子注入法形成n+型半導體區域SD1、 SD2時，可對自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ、與其兩側(兩側壁上)之側壁隔片SW1注入雜質，但對夾於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ幾乎未注入雜質而完成。因此，於所製造之半導體裝置中，於介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ，幾乎不存在因於用以形成n+型半導體區域SD1、SD2之離子注入中被注入雜質而導致耐電壓降低之區域。藉此，於製造之半導體裝置中，可更確實地提高介於控制閘極電極CG與記憶體閘極電極MG之間之絕緣膜MZ之耐電壓，從而可更確實地提高半導體裝置之可靠性。例如，於所製造之半導體裝置中，可抑制或防止控制閘極電極CG與記憶體閘極電極MG之間之洩漏電流。此外，於控制閘極電極CG與記憶體閘極電極MG之間之電位差變大時，可抑制或防止產生絕緣破壞而使控制閘極電極CG與記憶體閘極電極MG之間短路。
又，若使L3>D1成立，則於絕緣膜MZ中，於用以形成n-型半導體區域EX1、EX2之離子注入中被注入有雜質之區域係包含於自控制閘極電極CG與記憶體閘極電極MG之間突出之部分之絕緣膜MZ。因此，於製造之半導體裝置中，於介於控制閘極電極CG與記憶體閘極電極MG之間之部分之絕緣膜MZ，無論是用以形成n-型半導體區域EX1、EX2之離子注入所致之耐電壓降低，還是用以形成n+型半導體區域SD1、SD2之離子注入所致之耐電壓降低皆幾乎不會產生，藉此，可提高半導體裝置之可靠性。
又，於本實施形態4中，於形成金屬矽化物層SL時，未於控制閘極電極CG與記憶體閘極電極MG之上表面中被側壁隔片SW1覆蓋之區域形成金屬矽化物層SL。因此，控制閘極電極CG上之金屬矽化物層SL與記憶體閘極電極MG上之金屬矽化物層SL藉由絕緣膜MZ之突出部與其兩側(兩側壁上)之側壁隔片SW1而分離。藉此，可防止控制閘 極電極CG上之金屬矽化物層SL與記憶體閘極電極MG上之金屬矽化物層SL之間近接，可增大控制閘極電極CG上之金屬矽化物層SL與記憶體閘極電極MG上之金屬矽化物層SL之間之距離(間隔)。因此，可防止控制閘極電極CG上之金屬矽化物層SL與記憶體閘極電極MG上之金屬矽化物層SL之間短路、或產生洩漏電流。因此，可更提高半導體裝置之可靠性。
以上，基於該實施形態具體說明由本發明者完成之發明，但本發明並未限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
CG‧‧‧控制閘極電極
EX1‧‧‧n-型半導體區域
EX2‧‧‧n-型半導體區域
GF‧‧‧絕緣膜
KM‧‧‧研磨面
L1‧‧‧去除量
MG‧‧‧記憶體閘極電極
MZ‧‧‧絕緣膜
PW1‧‧‧p型井
SB‧‧‧半導體基板
SD1‧‧‧n+型半導體區域
SD2‧‧‧n+型半導體區域
SL‧‧‧金屬矽化物層
SW‧‧‧側壁隔片

Claims (16)

  1. 一種半導體裝置之製造方法，其係包含非揮發性記憶體之記憶胞之半導體裝置之製造方法，且具有：(a)步驟，其準備半導體基板；(b)步驟，其於上述半導體基板上介隔第1絕緣膜而形成上述記憶胞用之第1閘極電極；(c)步驟，其以與上述第1閘極電極相鄰之方式，於上述半導體基板上，介隔於內部具有電荷蓄積層之第2絕緣膜而形成上述記憶胞用之第2閘極電極；(d)步驟，其於上述(c)步驟後，藉由離子注入法，而於上述半導體基板形成上述記憶胞之源極或汲極用之第1半導體區域；(e)步驟，其於上述(d)步驟後，於上述第1閘極電極及上述第2閘極電極之與相互鄰接之側為相反側之側壁上形成側壁絕緣膜；(f)步驟，其於上述(e)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第2半導體區域；(g)步驟，其於上述(f)步驟後，以覆蓋上述第1閘極電極及上述第2閘極電極之方式形成第1層間絕緣膜；及(h)步驟，其研磨上述第1層間絕緣膜而使上述第1閘極電極及上述第2閘極電極露出；且於上述(c)步驟中形成之上述第2閘極電極係與上述第1閘極電極介隔上述第2絕緣膜而相鄰；於上述(f)步驟中形成之上述第2半導體區域係與上述第1半導體區域為相同之導電型，且雜質濃度較上述第1半導體區域更高；於上述(h)步驟中，將介於上述第1閘極電極與上述第2閘極電極之間之上述第2絕緣膜之上部去除；上述(h)步驟中之上述第2絕緣膜之去除量，大於在上述(f)步驟中形成之上述第2半導體區域之深度。
  2. 如請求項1之半導體裝置之製造方法，其中介於上述第1閘極電極與上述第2閘極電極之間之上述第2絕緣膜中、藉由上述(f)步 驟之離子注入而被注入有雜質之區域，於上述(h)步驟中被去除。
  3. 如請求項1之半導體裝置之製造方法，其中於上述(c)步驟後且上述(d)步驟前更包含(c1)步驟，其係於上述半導體基板上形成虛設閘極電極；於上述(g)步驟中，以覆蓋上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極之方式形成上述第1層間絕緣膜；於上述(h)步驟中，研磨上述第1層間絕緣膜，使上述第1閘極電極、上述第2閘極電極及上述虛設閘極電極露出。
  4. 如請求項3之半導體裝置之製造方法，其中於上述(h)步驟後更包含：(i)步驟，其去除上述虛設閘極電極；及(j)步驟，其於上述(i)步驟中經去除上述虛設閘極電極之區域即槽內形成第3閘極電極。
  5. 如請求項4之半導體裝置之製造方法，其中上述第3閘極電極為金屬閘極電極。
  6. 如請求項3之半導體裝置之製造方法，其中於上述(b)步驟中形成之上述第1閘極電極、及於上述(c1)步驟中形成之上述虛設閘極電極分別包含矽膜與上述矽膜上之第3絕緣膜之積層膜；於上述(h)步驟中，露出構成上述第1閘極電極之上述矽膜、與構成上述虛設閘極電極之上述矽膜。
  7. 一種半導體裝置之製造方法，其係包含非揮發性記憶體之記憶胞之半導體裝置之製造方法，且具有：(a)步驟，其準備半導體基板；(b)步驟，其於上述半導體基板上介隔第1絕緣膜而形成上述記憶胞用之第1閘極電極；(c)步驟，其以與上述第1閘極電極相鄰之方式，於上述半導體基板上介隔於內部具有電荷蓄積部之第2絕緣膜而形成上述記憶胞用之第2閘極電極；(d)步驟，其於上述(c)步驟後，藉由離子注入法而於上述半導體基板形成上 述記憶胞之源極或汲極用之第1半導體區域；(e)步驟，其於上述(d)步驟後，於上述第1閘極電極及上述第2閘極電極之與相互鄰接之側為相反側之側壁上形成側壁絕緣膜；(f)步驟，其於上述(e)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第2半導體區域；及(g)步驟，其於上述(f)步驟後，去除介於上述第1閘極電極與上述第2閘極電極之間之上述第2絕緣膜之上部；且，於上述(c)步驟中形成之上述第2閘極電極係與上述第1閘極電極介隔上述第2絕緣膜而相鄰；於上述(f)步驟中形成之上述第2半導體區域係與上述第1半導體區域為相同之導電型，且雜質濃度較上述第1半導體區域更高：上述(g)步驟中之上述第2絕緣膜之去除量大於在上述(f)步驟中形成之上述第2半導體區域之深度。
  8. 如請求項7之半導體裝置之製造方法，其中介於上述第1閘極電極與上述第2閘極電極之間之上述第2絕緣膜中、藉由上述(f)步驟之離子注入而被注入有雜質之區域，於上述(g)步驟中被去除。
  9. 如請求項7之半導體裝置之製造方法，其中於上述(g)步驟中，選擇性蝕刻介於上述第1閘極電極與上述第2閘極電極之間之上述第2絕緣膜，使上述第2絕緣膜之端部相較於上述第1閘極電極之上表面及上述第2閘極電極之上表面更後退。
  10. 如請求項7之半導體裝置之製造方法，其更包含：(h)步驟，其於上述(g)步驟後，將上述第1閘極電極及上述第2閘極電極之露出表面氧化。
  11. 如請求項10之半導體裝置之製造方法，其更包含：(i)步驟，其於上述(h)步驟後，去除於上述(h)步驟中形成於上述第1閘極電極及上述第2閘極電極之表面之氧化膜。
  12. 如請求項11之半導體裝置之製造方法，其更包含：(j)步驟，其於上述(i)步驟後，於上述第1閘極電極之上部、上述第2閘極電極之上部、及上述第2半導體區域之上部分別形成金屬矽化物層。
  13. 一種半導體裝置之製造方法，其係包含非揮發性記憶體之記憶胞之半導體裝置之製造方法，且具有：(a)步驟，其準備半導體基板；(b)步驟，其於上述半導體基板上介隔第1絕緣膜而形成上述記憶胞用之第1閘極電極；(c)步驟，其以與上述第1閘極電極相鄰之方式，於上述半導體基板上介隔於內部具有電荷蓄積層之第2絕緣膜而形成上述記憶胞用之第2閘極電極；(d)步驟，其於上述(c)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第1半導體區域；(e)步驟，其於上述(d)步驟後，回蝕上述第1閘極電極及上述第2閘極電極而降低上述第1閘極電極及上述第2閘極電極之高度，使上述第2絕緣膜之一部分自上述第1閘極電極與上述第2閘極電極之間突出；(f)步驟，其於上述(e)步驟後，於上述第1閘極電極及上述第2閘極電極之與相互鄰接之側為相反側之側壁上形成側壁絕緣膜；及(g)步驟，其於上述(f)步驟後，藉由離子注入法而於上述半導體基板形成上述記憶胞之源極或汲極用之第2半導體區域；且於上述(c)步驟中形成之上述第2閘極電極係與上述第1閘極電極介隔上述第2絕緣膜而相鄰；於上述(f)步驟中，於自上述第1閘極電極與上述第2閘極電極之間突出之部分之上述第2絕緣膜之側壁上亦形成上述側壁絕緣膜；於上述(g)步驟中形成之上述第2半導體區域係與上述第1半導體區域為相同之導電型，且雜質濃度較上述第1半導體區域更高。
  14. 如請求項13之半導體裝置之製造方法，其中自上述第1閘極電極與上述第2閘極電極之間突出之部分之上述第2絕緣膜之長度， 大於在上述(g)步驟；形成之上述第2半導體區域之深度。
  15. 如請求項13之半導體裝置之製造方法，其更包含：(h)步驟，其於上述(g)步驟後，於上述第2半導體區域之上部、上述第1閘極電極之上部、及上述第2閘極電極之上部分別形成金屬矽化物層。
  16. 如請求項15之半導體裝置之製造方法，其中於上述(h)步驟中，於上述第1閘極電極之上表面中未被上述側壁絕緣膜覆蓋之區域形成上述金屬矽化物層，且於上述第2閘極電極之上表面中未被上述側壁絕緣膜覆蓋之區域形成上述金屬矽化物層。
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