CN108172581B - 一种带sonos结构的晶体管及其制造方法 - Google Patents

一种带sonos结构的晶体管及其制造方法 Download PDF

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Abstract

本发明提供了一种带SONOS结构的晶体管的制造方法，具体包括：提供半导体衬底，半导体衬底包括选择管阱和存储管阱；在选择管阱的上表面沉积氧化物层；在存储管阱的上表面沉积ONO存储层；在选择管阱与存储管阱邻接部分的上方沉积隔离墙；沉积覆盖氧化物层、ONO存储层和隔离墙的多晶硅，蚀刻多晶硅，保留沉积在隔离墙两侧的多晶硅，以形成选择管栅极和存储管栅极，以及去除选择管栅极、隔离墙、存储管栅极之外的半导体衬底表面的氧化物层和ONO层。本发明还提供了一种根据上述方法制造的带SONOS结构的晶体管。本发明所提供的晶体管及其制造方法能够有效减小晶体管栅极之间的体积，并且能够适应于不同的工作电压要求。

Description

一种带SONOS结构的晶体管及其制造方法
技术领域
本发明涉及一种带SONOS结构的晶体管以及制造方法，尤其涉及一种缩小关键尺寸的带SONOS结构的晶体管及其制造方法。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。半导体技术的近期发展之一已经是硅锗(SiGe)在半导体制造中的利用。在集成电路发展的演进上，随着几何尺寸(也即使用一工艺可以生产的最小元件或线)缩减的同时，机能密度(例如每一芯片面积的内连线元件数目)通常也在增加。这种尺寸缩减的工艺通常可增加生产效能并降低相关成本而提供好处，然而，如何设计合理的晶体管结构使其体积降低具有挑战性。
目前在集成电路中，一个最小存储单元一般包括一个存储管和一个选择管与之搭配，存储管部分具有SONOS(Silicon(栅极)-Oxide-Nitride-Oxide-Silicon(衬底))结构，选择管部分为传统的MOS管。现有技术中，如图1所示，传统的最小存储单元通常由分别形成在P型阱上的传统nMOS管(选择管)以及形成在存储阱上的SONOS存储管构成，包括N型半导体衬底101；选择管P型阱102；存储管P型阱103；选择管栅极105，其与选择管阱102通过一层氧化物层104隔离；存储管栅极107，其与存储管阱103通过ONO层106隔离。
从图1中可以看出，现有的带SONOS结构的晶体管中选择管栅极105和存储管栅极107之间存在较大的间距。随着半导体工艺对关键尺寸(CD，Critical Dimension)的要求越来越高，希望元器件的体积都相应地减少，因此，亟需一种合理并且简单的制造工艺以制造得到一种小尺寸带SONOS结构的晶体管，使得小尺寸带SONOS结构的晶体管作为最小存储单元能够适应不同的工作要求。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
如上上述，为了能够得到一种能够通过较为简单的制造工艺加工得到的小尺寸存储单元，本发明提供了一种带SONOS结构的晶体管的制造方法，具体包括：提供半导体衬底，上述半导体衬底包括选择管阱和存储管阱；在上述选择管阱的上表面沉积氧化物层；在上述存储管阱的上表面沉积ONO存储层；在上述选择管阱与存储管阱邻接部分的上方沉积隔离墙；沉积覆盖上述氧化物层、上述ONO存储层和上述隔离墙的多晶硅，蚀刻上述多晶硅，保留沉积在上述隔离墙两侧的多晶硅，以形成选择管栅极和存储管栅极，以及去除上述选择管栅极、上述隔离墙、上述存储管栅极之外的半导体衬底表面的上述氧化物层和上述ONO层。
在如上述制造方法的一实施例中，沉积上述隔离墙包括：沉积上述隔离墙包括：沉积覆盖上述氧化物层和上述ONO存储层的隔离介质层；采用第一光掩膜版以及预先设定的曝光量X1蚀刻部分上述存储管阱上方的上述隔离介质层，保留上述选择管阱上方以及邻接选择管阱的部分上述存储管阱上方的上述隔离介质层；采用第二光掩膜版以及预先设定的曝光量Y1蚀刻部分上述选择管阱上方的上述隔离介质层，保留上述选择管阱和上述存储管阱邻接部分上方的上述隔离介质层，以形成上述隔离墙，其中，上述曝光量X1和上述曝光量Y1根据上述隔离墙的宽度调整。
在如上述制造方法的一实施例中，上述形成氧化物层包括：在上述半导体衬底表面沉积氧化物层；采用上述第一光掩膜版以及预先设定的曝光量X2蚀刻上述存储管阱区域上表面的氧化物层，以保留上述选择管阱区域上表面的氧化物层，其中，上述曝光量X2大于上述曝光量X1以蚀刻全部上述存储管阱区域上表面的上述氧化物层。
在如上述制造方法的一实施例中，还进一步包括：采用上述第一光掩膜版，对上述存储管阱进行浅沟道离子注入以形成浅沟道掺杂。
在如上述制造方法的一实施例中，上述在存储管阱上表面形成ONO存储层包括：沉积覆盖上述氧化物层和上述半导体衬底存储管阱区域上表面的ONO存储层；采用第二光掩膜版以及预先设定的曝光量Y2蚀刻上述选择管阱区域上方的ONO存储层，以保留上述存储管阱区域上表面的ONO存储层，其中，上述曝光量Y2大于上述曝光量Y1以蚀刻全部上述选择管阱区域上方的上述ONO存储层。
在如上述制造方法的一实施例中，上述在存储管阱上表面形成ONO存储层包括：沉积覆盖上述氧化物层和上述半导体衬底存储管阱区域上表面的ONO存储层；其中，上述隔离介质层沉积在上述ONO存储层上表面；采用第二光掩膜版以及预先设定的曝光量Y1一并蚀刻部分上述选择管阱上方的上述隔离介质层以及上述ONO存储层，以保留上述存储管阱上表面以及邻接上述存储管阱的部分选择管阱上方的上述ONO存储层。
在如上述制造方法的一实施例中，沉积覆盖上述氧化物层和上述半导体衬底存储管阱区域上表面的ONO存储层具体包括：依次沉积第一氧化层、氮化层和第二氧化层。
在如上述制造方法的一实施例中，通过执行离子注入以形成上述选择管阱和上述存储管阱。
在如上述制造方法的一实施例中，上述隔离墙为介电材质，上述隔离墙的宽度根据上述选择管和上述存储管的工作电压设定。
在如上述制造方法的一实施例中，上述介电材质为氮化硅。
在如上述制造方法的一实施例中，上述半导体衬底为N型掺杂，上述选择管阱和上述存储管阱为P型掺杂。
在如上述制造方法的一实施例中，上述半导体衬底为P型掺杂，上述选择管阱和上述存储管阱为N型掺杂。
本发明还提供了一种带SONOS结构的晶体管，具体包括：半导体衬底，上述半导体衬底包括选择管阱和存储管阱；在上述选择管阱上方形成有选择管栅极，上述选择管栅极与上述衬底的选择管阱上表面之间有氧化物层；在上述存储管阱上方形成有存储管栅极，上述存储管栅极与上述衬底的存储管阱上表面之间有ONO存储层；上述氧化物层与上述ONO存储层相互邻接，在上述氧化物层与上述ONO存储层邻接处上表面形成有隔离墙结构，以将上述选择管栅极与上述存储管栅极相互隔离，上述隔离墙的形成独立于上述ONO存储层的形成。
在如上述晶体管的一实施例中，上述ONO存储层具体包括第一氧化层、氮化层和第二氧化层。
在如上述晶体管的一实施例中，上述隔离墙为介电材质，上述隔离墙的宽度根据上述选择管和上述存储管的工作电压设定。
在如上述晶体管的一实施例中，上述介电材质为氮化硅。
在如上述晶体管的一实施例中，上述选择管栅极与上述存储管栅极关于上述隔离墙对称。
在如上述晶体管的一实施例中，上述半导体衬底为N型掺杂，上述选择管有源区和上述存储管有源区为P型掺杂。
在如上述晶体管的一实施例中，上述半导体衬底为P型掺杂，上述选择管有源区和上述存储管有源区为N型掺杂。
根据本发明所提供的带SONOS结构的晶体管及其制造方法，能够通过简单的制造工艺加工得到最小存储单元，并且上述最小存储单元的选择管和存储管之间通过隔离墙隔开，缩小了晶体管的尺寸。
附图说明
图1示出了现有技术中一个最小存储单元的结构示意图。
图2A-2L示出了根据本发明提供的一实施例制造过程的晶体管结构示意图。
图3A-3K示出了根据本发明提供的另一实施例制造过程的晶体管结构示意图。
具体实施方式
本发明涉及半导体工艺与器件。更具体地，本发明的实施例提供一种半导体器件，该半导体器件包括选择管栅极和存储管栅极，上述选择管栅极和存储管栅极之间通过隔离墙分开，有效地减小了选择管栅极和存储管栅极之间的距离，缩小了晶体管的尺寸。本发明还提供了其他实施例。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
而且，权利要求中未明确表示用于执行特定功能的装置、或用于执行特定功能的步骤的任意组件皆不应被理解为如35USC第112章节第6段中所规定的装置或步骤条款。特别地，在此处的权利要求中使用“....的步骤”或“....的动作”并不表示涉及35USC§112第6段的规定。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
如上所述，根据现有技术中带SONOS结构的晶体管，上述选择管栅极105和存储管栅极107之间距离较远，不利于减小晶体管的关键尺寸，因此，亟需要一种能够通过合理并且简单的制造工艺以制造得到一种小尺寸带SONOS结构的晶体管，使得小尺寸带SONOS结构的晶体管作为最小存储单元能够适应不同的工作要求。本发明提供了一种带SONOS结构的晶体管及其制造方法，能够通过简单的制造工艺制造出最小存储单元，并且减小了最小存储单元存储管栅极和选择管栅极之间的距离，缩小了最小存储单元的体积。
图2A-2L示出了图解根据本发明一实施例的用于提供带SONOS结构的晶体管工艺流程的简化示图。这些示图仅提供示例，不应不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。取决于实现，可以添加、移除、重复、重新排列、修改、替换、和/或交迭一个或更多个步骤，并且这不影响权利要求的保护范围。
如图2A所示，先提供本发明所使用的半导体衬底201，衬底201可以是诸如硅晶圆的半导体晶圆。可选地或额外地，衬底201可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
图2B示出了在衬底201中进行离子注入，以形成晶体管的选择管阱202和存储管阱203。在本实施例中，上述衬底201为N型掺杂，选择管阱202和存储管阱203为P型阱。本领域技术人员应当明白，上述衬底201亦可以为P型掺杂，选择管阱202和存储管阱203亦可以为N型阱。其中每个阱的形成都至少包括三到五个步骤来完成制作，包括但不限于外延生长、原氧化生长、采用掩膜版进行离子注入，并再次高能的离子注入以及退火工序。
图2C－2D示出了在选择管阱202上表面形成氧化物层过程中的晶体管结构示意图。如图2C所示，先在半导体衬底201表面沉积氧化物层204。上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述氧化物层204。如图2D所示，通过蚀刻存储管阱区域203上表面的氧化物层，保留选择管阱202区域上表面的氧化物层。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ion milling))，和/或前述的组合。
上述过程中，需要去除存储管203表面的氧化物层，而保留选择管202上表面的氧化物层，需要采用图形蚀刻的方式利用掩蔽层(通常为有图形的光刻胶)来定义需要蚀刻掉的表面材料区域，只有被选择的一部分，在本实施例的此步骤中为存储管203表面的氧化物层在蚀刻过程中被刻除。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，采用第一光掩膜版以及预定的X2的曝光量图形化上述需要被蚀刻部分。较优的，其中上述第一光掩膜版可重复利用现有技术中，为形成如图1所示的传统最小存储单元的所使用的光掩膜版其中之一，而无需另行设计制造额外的光掩膜版。
图2E示出了在存储管阱203执行浅沟道离子注入后的晶体管结构示意图。在此步骤中，需对存储管阱203区域进行浅沟道离子注入以形成浅沟道掺杂205，而无需对选择管阱202区域执行离子注入，因此，仍旧需要有图形的光刻胶来定义需要执行离子注入的区域。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，采用第一光掩膜版以及预定的X2的曝光量图形化上述需要被离子注入的区域。较优的，其中上述第一光掩膜版可重复利用现有技术中，为形成如图1所示的传统最小存储单元的所使用的光掩膜版其中之一，而无需另行设计制造额外的光掩膜版。
更优地，在另一实施例中，上述浅沟道离子注入的工序在如图2C-2D所示的形成选择管阱202区域上表面氧化物层204之后执行，则重复利用在如图2C-2D所示过程中图形化后的光刻胶定义被执行离子注入的区域，即存储管阱203区域。
如图2E所示的离子注入，其中，如果存储晶体管为N型管，则上述离子注入为P型掺杂，可具有掺杂物，例如硼(B),铟(In)或其他第三族(group III)元素，上述离子注入的结深根据上述存储管203区域的电气性能设定。使存储管203区域具有P型掺杂，作为存储管的阱。如果存储管为P型管，则上述离子注入可为N型掺杂，掺杂物可为磷(P)，砷(As)或其他第五族元素。图2F-2G示出了在选择管阱203上表面形成ONO层过程中的晶体管结构示意图。在半导体衬底201表面沉积氧化物层206的过程具体包括在所述晶体管上依次沉积第一氧化层，氮化层和第二氧化层。上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述ONO层206。如图2G所示，通过蚀刻选择管阱区域202上的ONO层，保留存储管阱203区域上表面的ONO层。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ion milling))，和/或前述的组合。
上述过程中，需要去除选择管区域202上的ONO层，而保留存储管区域203上表面的ONO层，需要采用图形蚀刻的方式利用掩蔽层(通常为有图形的光刻胶)来定义需要蚀刻掉的表面材料区域，只有被选择的一部分，在本实施例的此步骤中为选择管202区域上的ONO层在蚀刻过程中被刻除。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，采用第二光掩膜版以及预定的Y2的曝光量图形化上述需要被蚀刻部分。较优的，其中上述第二光掩膜版可重复利用现有技术中，为形成如图1所示的传统最小存储单元的所使用的光掩膜版其中之一，而无需另行设计制造额外的光掩膜版。
图2H-2J示出了根据本发明一实施例形成隔离墙过程中的晶体管结构示意图。在如图2G所示在存储管阱203表面形成ONO层206后，如图2H所示，在上述晶体管上沉积隔离介质层207。上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述隔离介质层207。如图2I所示，通过蚀刻部分选择管阱区域202上的隔离墙介质层，保留存储管阱202区域和选择管阱202与存储管阱203交界处上的隔离墙介质层。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ion milling))，和/或前述的组合。
上述过程中，需要去除部分选择管阱202上的隔离墙介质层，而保留存储管阱203区域和选择管阱202与存储管阱203交界处上的隔离墙介质层，需要采用图形蚀刻的方式利用掩蔽层(通常为有图形的光刻胶)来定义需要蚀刻掉的表面材料区域，只有被选择的一部分，在本实施例的此步骤中为部分选择管阱202表面的隔离墙介质层在蚀刻过程中被刻除。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，较优地，采用如上述的第二光掩膜版以及预定的Y1的曝光量图形化上述需要被蚀刻部分，而无需另行设计制造额外的光掩膜版。由于需要蚀刻的图形图案与如图2G所示的步骤中去除选择管阱202区域上的ONO层一致，区别在于尺寸上的不同，而可以通过控制曝光量的方式调节上述的尺寸。光掩膜版决定了光刻胶受到光照的图形，受到透过光掩膜版的光照射的光刻胶区域在后续的显影中会分解，从而显示出需要蚀刻的区域。在光照过程中，通过调节光的能量，即本申请中的曝光量，能够调节图形的大小。一般工厂会通过这种方式来调整曝光图形大小，更小的能量会得到更小的图形，即蚀刻的区域更小。因此，在本实施例中，采用预定的Y1曝光量，上述Y1曝光量的值小于如图2G所示步骤中的Y2曝光量，使得在去除选择管阱202区域上的隔离墙介质层时，能够在选择管阱202与存储管阱203区域交界处保留了部分选择管阱202区域的隔离墙介质层。上述保留的部分选择管阱202区域的隔离墙介质层的宽度根据曝光量调节，当Y1的值越小，则保留的隔离墙介质层越多，则后续形成的隔离墙宽度越大，能够使最小存储单元工作在更高的电压工作状态下。
如图2J所示，通过蚀刻部分存储管阱区域203上的隔离墙介质层，保留选择管阱202与存储管阱203交界处上的隔离墙介质层以形成隔离墙结构。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ion milling))，和/或前述的组合。
上述过程中，需要去除部分存储管阱203上的隔离墙介质层，而保留选择管阱202与存储管阱203交界处上的隔离墙介质层，需要采用图形蚀刻的方式利用掩蔽层(通常为有图形的光刻胶)来定义需要蚀刻掉的表面材料区域，只有被选择的一部分，在本实施例的此步骤中为部分存储管阱203表面的隔离墙介质层在蚀刻过程中被刻除。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，较优地，采用如图2D所示步骤中采用的第一光掩膜版以及预定的X1的曝光量图形化上述需要被蚀刻部分，而无需另行设计制造额外的光掩膜版。由于需要蚀刻的图形图案与如图2D所示的步骤中去除存储管阱203区域上的氧化物层一致，区别在于尺寸上的不同，而可以通过控制曝光量的方式调节上述的尺寸，光掩膜版决定了光刻胶受到光照的图形，受到透过光掩膜版的光照射的光刻胶区域在后续的显影中会分解，从而显示出需要蚀刻的区域。在光照过程中，通过调节光的能量，即本申请中的曝光量，能够调节图形的大小。一般工厂会通过这种方式来调整曝光图形大小，更小的能量会得到更小的图形，即蚀刻的区域更小。因此，在本实施例中，采用预定的X1曝光量，上述X1曝光量的值小于如图2D所示步骤中的X2曝光量，使得在去除存储管阱203区域上的隔离墙介质层时，能够在选择管阱202与存储管阱203区域交界处保留了部分存储管阱203区域的隔离墙介质层。上述保留的部分存储管阱203区域的隔离墙介质层的宽度根据曝光量调节，当X1的值越小，则保留的隔离墙介质层越多，则后续形成的隔离墙宽度越大，能够使最小存储单元工作在更高的电压工作状态下。
如图2J所示的晶体管，最终在选择管阱202区域与存储管阱203区域的邻接部分上方形成了隔离墙。上述隔离墙的材质为如图2H所示步骤沉积的介电材质，上述介电材质较优地，可以选用氮化硅。并且，如上所述，隔离墙的宽度与如图2I和图2J所示步骤所采用的曝光量Y1和X1相关联。隔离墙的宽度与最小存储单元的工作电压相关，当最小存储单元的工作电压较高时，需要较厚的隔离墙宽度，以保证隔离墙在较高工作电压时不被击穿，能够启到隔离选择管栅极和存储管栅极的作用，并保证最小存储单元工作在安全状态。当最小存储单元的工作电压较低时，可以在保证满足安全性能的同时，适当减小上述隔离墙的宽度，以起到更优地降低晶体管体积的效果。
图2K-2L示出了形成最小存储单元选择管栅极和存储管栅极的过程的结构示意图。如图2K所示，在晶体管上沉积多晶硅208，上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述多晶硅208。图2L示出了经过蚀刻后的最小存储单元的结构示意图，根据最小存储单元对选择管栅极以及存储管栅极的要求，通过蚀刻，保留形成在隔离墙两侧的多晶硅208，并且由于隔离墙的存在，在隔离墙两侧形成了选择管栅极208A以及存储管栅极208B。同时，在蚀刻形成上述选择管栅极208A和存储管栅极208B的同时，去除了选择管阱202上方没有形成选择管栅极208A区域的多余氧化物层，以及去除了存储管阱203上方没有形成存储管栅极208B区域的多余ONO层。
上述的选择管栅极208A和存储管栅极208B相互对称地同时形成在隔离墙两侧，同时形成结构对称的选择管栅极208A与存储管栅极208B使得制造工艺对选择管栅极208A和存储管栅极208B的影响非常接近，能够防止两者之间误差的产生。在本实施例中，不需要多次沉积多晶硅即可达到同时形成选择管栅极208A和存储管栅极208B的效果，并且，栅极管的沟道长度与现有技术中取决于光掩膜版板、光刻和蚀刻三者不同，仅取决于多晶硅层的蚀刻，能够大大提高各晶体管之间的均一性，提高存储区域的可靠性。
如图2A-2L示出的最小存储单元，在其制造工艺上与现有的带SONOS结构的最小存储单元相比，并没有增加额外的光掩膜版，仅仅通过多沉积了一层介电材质并且通过调整与现有光掩膜版配合使用的曝光量启到形成隔离墙的效果，并且在形成隔离墙后，仅需进行一次多晶硅沉积，以及后续的蚀刻，即可同时形成最小存储单元的选择管栅极和存储管栅极。从制造工艺上看，能够利用现有的工具，通过简单的步骤较优地实现获得带SONOS结构的晶体管。
从结构上看，通过本发明所提供方法制造出的本发明所提供的晶体管，上述隔离墙的材质为介电材质，并且由于隔离墙介质是单独进行沉积的，隔离墙的形成独立于ONO存储层的形成，可以通过不同的最小存储单元的工作要求进行隔离墙材质的更换。并且上述隔离墙的宽度可以通过在后续进行蚀刻时，调整不同的曝光量以调整光刻胶的覆盖范围，从而定义不同的隔离墙的宽度，使得根据本发明提供方法所制造的晶体管能够满足不同的工作电压要求，具有更佳的实用性。通过隔离墙的设计，能够使原本分离并且相隔距离较远的选择管栅极与存储管栅极形成在上述隔离墙两侧，并且借由隔离墙使得两者电性分离，互不干涉，能够在满足最小存储单元工作要求的同时，减小晶体管的体积。
图3A-3K示出了图解根据本发明另一实施例的用于提供带SONOS结构的晶体管工艺流程的简化示图。这些示图仅提供示例，不应不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。取决于实现，可以添加、移除、重复、重新排列、修改、替换、和/或交迭一个或更多个步骤，并且这不影响权利要求的保护范围。
如图3A所示，先提供本发明所使用的半导体衬底301，衬底301可以是诸如硅晶圆的半导体晶圆。可选地或额外地，衬底301可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
图3B示出了在衬底301中进行离子注入，以形成晶体管的选择管阱302和存储管阱303。在本实施例中，上述衬底301为N型掺杂，选择管阱302和存储管阱303为P型阱。本领域技术人员应当明白，上述衬底301亦可以为P型掺杂，选择管阱302和存储管阱303亦可以为N型阱。其中每个阱的形成都至少包括三到五个步骤来完成制作，包括但不限于外延生长、原氧化生长、采用掩膜版进行离子注入，并再次高能的离子注入以及退火工序。
图3C－3D示出了在选择管阱302上表面形成氧化物层过程中的晶体管结构示意图。如图3C所示，先在半导体衬底301表面沉积氧化物层304。上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述氧化物层304。如图3D所示，通过蚀刻存储管阱区域303上表面的氧化物层，保留选择管阱302区域上表面的氧化物层。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ion milling))，和/或前述的组合。
上述过程中，需要去除存储管303表面的氧化物层，而保留选择管302上表面的氧化物层，需要采用图形蚀刻的方式利用掩蔽层(通常为有图形的光刻胶)来定义需要蚀刻掉的表面材料区域，只有被选择的一部分，在本实施例的此步骤中为存储管303表面的氧化物层在蚀刻过程中被刻除。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，采用第一光掩膜版以及预定的X2的曝光量图形化上述需要被蚀刻部分。较优的，其中上述第一光掩膜版可重复利用现有技术中，为形成如图1所示的传统最小存储单元的所使用的光掩膜版其中之一，而无需另行设计制造额外的光掩膜版。
图3E示出了在存储管阱303执行浅沟道离子注入后的晶体管结构示意图。在此步骤中，需对存储管阱303区域进行浅沟道离子注入以形成浅沟道掺杂305，而无需对选择管阱302区域执行离子注入，因此，仍旧需要有图形的光刻胶来定义需要执行离子注入的区域。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，采用第一光掩膜版以及预定的X2的曝光量图形化上述需要被离子注入的区域。较优的，其中上述第一光掩膜版可重复利用现有技术中，为形成如图1所示的传统最小存储单元的所使用的光掩膜版其中之一，而无需另行设计制造额外的光掩膜版。
更优地，在另一实施例中，上述浅沟道离子注入的工序在如图3C-3D所示的形成选择管阱302区域上表面氧化物层304之后执行，则重复利用在如图3C-3D所示过程中图形化后的光刻胶定义被执行离子注入的区域，即存储管阱303区域。
如图3E所示的离子注入，其中，如果存储晶体管为N型管，则上述离子注入为P型掺杂，可具有掺杂物，例如硼(B),铟(In)或其他第三族(group III)元素，上述离子注入的结深根据上述存储管303区域的电气性能设定。使存储管303区域具有P型掺杂，作为存储管的阱。如果存储管为P型管，则上述离子注入可为N型掺杂，掺杂物可为磷(P)，砷(As)或其他第五族元素。
图3F示出了在晶体管表面形成ONO层过程中的晶体管结构示意图。在半导体衬底301表面沉积氧化物层306的过程具体包括在所述晶体管上依次沉积第一氧化层，氮化层和第二氧化层。上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述ONO层306。
在本实施例中，在上述如图3F所示的在晶体管表面沉积ONO层306后，在上述ONO层表面沉积隔离介质层307。上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述隔离介质307。
如图3H所示，通过蚀刻部分选择管阱区域302上的ONO层以及隔离墙介质层，保留存储管阱302区域的隔离墙介质层和选择管阱302与存储管阱303交界处上的ONO层以及隔离墙介质层。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ion milling))，和/或前述的组合。
上述过程中，需要去除部分选择管阱302上的ONO层和隔离墙介质层，而保留存储管阱303区域的隔离墙介质层和选择管阱302与存储管阱303交界处上的ONO层和隔离墙介质层，需要采用图形蚀刻的方式利用掩蔽层(通常为有图形的光刻胶)来定义需要蚀刻掉的表面材料区域，只有被选择的一部分，在本实施例的此步骤中为部分选择管阱302表面的ONO层和隔离墙介质层在蚀刻过程中被刻除。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。
在本实施例中，采用第二光掩膜版以及预定的Y1的曝光量图形化上述需要被蚀刻部分。较优的，其中上述第二光掩膜版可重复利用现有技术中，为形成如图1所示的传统最小存储单元的所使用的光掩膜版其中之一，而无需另行设计制造额外的光掩膜版。
由于在选择管阱302区域的ONO层和部分隔离墙介质层最终都是要被去除的，并且蚀刻时所采用的光掩膜版定义的光刻胶部分一致，因此，在本实施例中，可以采用直接在上述ONO层上沉积隔离墙介质层的方式，节省了先蚀刻选择管阱302区域上的ONO层，再沉积的步骤。
在本实施例中，采用预定的Y1曝光量，上述Y1曝光量的值在去除选择管阱302区域上的ONO层和隔离墙介质层时，能够在选择管阱302与存储管阱303区域交界处保留了部分选择管阱302区域的ONO层和隔离墙介质层。上述保留的部分选择管阱302区域的ONO层和隔离墙介质层的宽度根据曝光量调节，当Y1的值越小，则保留的隔离墙介质层越多，则后续形成的隔离墙宽度越大，能够使最小存储单元工作在更高的电压工作状态下。
通过上述方式，能够使得本发明所提供的带SONOS结构的晶体管的制造方法更为简洁，虽然通过上述方法，在隔离墙下端靠近选择管302区域存在ONO层，但该部分的ONO层为介电层，且位于隔离墙的下方，不会影响隔离墙的性能，隔离墙还是能够启到分隔选择管栅极以及存储管栅极的作用。
如图3I所示，通过蚀刻部分存储管阱区域303上的隔离墙介质层，保留选择管阱302与存储管阱303交界处上的隔离墙介质层以形成隔离墙结构。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ion milling))，和/或前述的组合。
上述过程中，需要去除部分存储管阱303上的隔离墙介质层，而保留选择管阱302与存储管阱303交界处上的隔离墙介质层，需要采用图形蚀刻的方式利用掩蔽层(通常为有图形的光刻胶)来定义需要蚀刻掉的表面材料区域，只有被选择的一部分，在本实施例的此步骤中为部分存储管阱303表面的隔离墙介质层在蚀刻过程中被刻除。上述图形化工艺可包含光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩膜版对准、曝光、曝后烤、光致抗蚀剂显影、冲洗、干燥(例如硬烤)、其他合适的工艺，和/或前述的组合。在本实施例中，较优地，采用如图3D所示步骤中采用的第一光掩膜版以及预定的X1的曝光量图形化上述需要被蚀刻部分，而无需另行设计制造额外的光掩膜版。由于需要蚀刻的图形图案与如图3D所示的步骤中去除存储管阱303区域上的氧化物层一致，区别在于尺寸上的不同，而可以通过控制曝光量的方式调节上述的尺寸，光掩膜版决定了光刻胶受到光照的图形，受到透过光掩膜版的光照射的光刻胶区域在后续的显影中会分解，从而显示出需要蚀刻的区域。在光照过程中，通过调节光的能量，即本申请中的曝光量，能够调节图形的大小。一般工厂会通过这种方式来调整曝光图形大小，更小的能量会得到更小的图形，即蚀刻的区域更小。因此，在本实施例中，采用预定的X1曝光量，上述X1曝光量的值小于如图3D所示步骤中的X2曝光量，因此在去除存储管阱303区域上的隔离墙介质层时，能够在选择管阱302与存储管阱303区域交界处保留了部分存储管阱303区域的隔离墙介质层。上述保留的部分存储管阱303区域的隔离墙介质层的宽度根据曝光量调节，当X1的值越小，则保留的隔离墙介质层越多，则后续形成的隔离墙宽度越大，能够使最小存储单元工作在更高的电压工作状态下。
如图3I所示的晶体管，最终在选择管阱302区域与存储管阱303区域的邻接部分上方形成了隔离墙。上述隔离墙的材质为如图3G所示步骤沉积的介电材质，上述介电材质较优地，可以选用氮化硅。并且，如上所述，隔离墙的宽度与如图3H和图3I所示步骤所采用的曝光量Y1和X1相关联。隔离墙的宽度与最小存储单元的工作电压相关，当最小存储单元的工作电压较高时，需要较厚的隔离墙宽度，以保证隔离墙在较高工作电压时不被击穿，能够启到隔离选择管栅极和存储管栅极的作用，并保证最小存储单元工作在安全状态。当最小存储单元的工作电压较低时，可以在保证满足安全性能的同时，适当减小上述隔离墙的宽度，以起到更优地降低晶体管体积的效果。
图3J-3K示出了形成最小存储单元选择管栅极和存储管栅极的过程的结构示意图。如图3J所示，在晶体管上沉积多晶硅308，上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述多晶硅308。图3K示出了经过蚀刻后的最小存储单元的结构示意图，根据最小存储单元对选择管栅极以及存储管栅极的要求，通过蚀刻，保留形成在隔离墙两侧的多晶硅308，并且由于隔离墙的存在，在隔离墙两侧形成了选择管栅极308A以及存储管栅极308B。同时，在蚀刻形成上述选择管栅极308A和存储管栅极308B的同时，去除了选择管阱302上方没有形成选择管栅极308A区域的多余氧化物层，以及去除了存储管阱303上方没有形成存储管栅极308B区域的多余ONO层。
上述的选择管栅极308A和存储管栅极308B相互对称地同时形成在隔离墙两侧，同时形成结构对称的选择管栅极308A与存储管栅极308B使得制造工艺对选择管栅极308A和存储管栅极308B的影响非常接近，能够防止两者之间误差的产生。在本实施例中，不需要多次沉积多晶硅即可达到同时形成选择管栅极308A和存储管栅极308B的效果，并且，栅极管的沟道长度与现有技术中取决于光掩膜版板、光刻和蚀刻三者不同，仅取决于多晶硅层的蚀刻，能够大大提高各晶体管之间的均一性，提高存储区域的可靠性。如图3A-3K示出的最小存储单元，在其制造工艺上与现有的带SONOS结构的最小存储单元相比，并没有增加额外的光掩膜版，仅仅通过多沉积了一层介电材质并且通过调整与现有光掩膜版配合使用的曝光量启到形成隔离墙的效果，并且在形成隔离墙后，仅需进行一次多晶硅沉积，以及后续的蚀刻，即可同时形成最小存储单元的选择管栅极和存储管栅极。同时，与本发明所提供的如图2A-2L所提供的方法相比，更减少了一步蚀刻的过程，使得在SONOS性能不变的情况下，更精简了制造流程，能够利用现有的工具，通过简单的步骤较优地实现获得带SONOS结构的晶体管。
从结构上看，通过本发明所提供方法制造出的本发明所提供的晶体管，上述隔离墙的材质为介电材质，并且由于隔离墙介质是单独进行沉积的，隔离墙的形成独立于ONO存储层的形成，可以通过不同的最小存储单元的工作要求进行隔离墙材质的更换。并且上述隔离墙的宽度可以通过在后续进行蚀刻时，调整不同的曝光量以调整光刻胶的覆盖范围，从而定义不同的隔离墙的宽度，使得根据本发明提供方法所制造的晶体管能够满足不同的工作电压要求，具有更佳的实用性。通过隔离墙的设计，能够使原本分离并且相隔距离较远的选择管栅极与存储管栅极形成在上述隔离墙两侧，并且借由隔离墙使得两者电性分离，互不干涉，能够在满足最小存储单元工作要求的同时，减小晶体管的体积。
因此，已经描述了用于制作带SONOS结构的晶体管的方法及其结构的实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (11)

1.一种带SONOS结构的晶体管的制造方法，其特征在于，所述制造方法包括：
提供半导体衬底，所述半导体衬底包括选择管阱和存储管阱；
在所述选择管阱的上表面沉积氧化物层；
在所述存储管阱的上表面沉积ONO存储层；
在所述选择管阱与存储管阱邻接部分的上方沉积隔离墙；
沉积覆盖所述氧化物层、所述ONO存储层和所述隔离墙的多晶硅，蚀刻所述多晶硅，保留沉积在所述隔离墙两侧的多晶硅，以形成选择管栅极和存储管栅极，以及
去除所述选择管栅极、所述隔离墙、所述存储管栅极之外的半导体衬底表面的所述氧化物层和所述ONO层；其中
沉积所述隔离墙进一步包括：沉积覆盖所述氧化物层和所述ONO存储层的隔离介质层；
采用第一光掩膜版以及预先设定的曝光量X1蚀刻部分所述存储管阱上方的所述隔离介质层，保留所述选择管阱上方以及邻接选择管阱的部分所述存储管阱上方的所述隔离介质层；
采用第二光掩膜版以及预先设定的曝光量Y1蚀刻部分所述选择管阱上方的所述隔离介质层，保留所述选择管阱和所述存储管阱邻接部分上方的所述隔离介质层，以形成所述隔离墙，其中，
所述曝光量X1和所述曝光量Y1根据所述隔离墙的宽度调整。
2.如权利要求1所述的制造方法，其特征在于，形成氧化物层包括：
在所述半导体衬底表面沉积氧化物层；
采用所述第一光掩膜版以及预先设定的曝光量X2蚀刻所述存储管阱区域上表面的氧化物层，以保留所述选择管阱区域上表面的氧化物层，其中，
所述曝光量X2大于所述曝光量X1以蚀刻全部所述存储管阱区域上表面的所述氧化物层。
3.如权利要求2所述的制造方法，其特征在于，还进一步包括：
采用所述第一光掩膜版，对所述存储管阱进行浅沟道离子注入以形成浅沟道掺杂。
4.如权利要求1所述的制造方法，其特征在于，在所述 存储管阱的 上表面形成ONO存储层包括：
沉积覆盖所述氧化物层和所述半导体衬底存储管阱区域上表面的ONO存储层；
采用第二光掩膜版以及预先设定的曝光量Y2蚀刻所述选择管阱区域上方的ONO存储层，以保留所述存储管阱区域上表面的ONO存储层，其中，
所述曝光量Y2大于所述曝光量Y1以蚀刻全部所述选择管阱区域上方的所述ONO存储层。
5.如权利要求1所述的制造方法，其特征在于，在所述 存储管阱上的 表面形成ONO存储层包括：
沉积覆盖所述氧化物层和所述半导体衬底存储管阱区域上表面的ONO存储层；其中，
所述隔离介质层沉积在所述ONO存储层上表面；
采用第二光掩膜版以及预先设定的曝光量Y1一并蚀刻部分所述选择管阱上方的所述隔离介质层以及所述ONO存储层，以保留所述存储管阱上表面以及邻接所述存储管阱的部分选择管阱上方的所述ONO存储层。
6.如权利要求4或5所述的制造方法，其特征在于，沉积覆盖所述氧化物层和所述半导体衬底存储管阱区域上表面的ONO存储层具体包括：
依次沉积第一氧化层、氮化层和第二氧化层。
7.如权利要求1所述的制造方法，其特征在于，通过执行离子注入以形成所述选择管阱和所述存储管阱。
8.如权利要求1所述的制造方法，其特征在于，所述隔离墙为介电材质，所述隔离墙的宽度根据所述选择管和所述存储管的工作电压设定。
9.如权利要求8所述的制造方法，其特征在于，所述介电材质为氮化硅。
10.如权利要求1所述的制造方法，其特征在于，所述半导体衬底为N型掺杂，所述选择管阱和所述存储管阱为P型掺杂。
11.如权利要求1所述的制造方法，其特征在于，所述半导体衬底为P型掺杂，所述选择管阱和所述存储管阱为N型掺杂。
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