CN111244175B - 电路器件及其形成方法 - Google Patents

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Abstract

方法包括：接收包括衬底和鳍的结构，该衬底包括具有第一掺杂剂类型的第一阱区域和具有与第一掺杂剂类型相反的第二掺杂剂类型的第二阱区域；鳍在衬底之上延伸。该方法还包括在结构上形成图案化的蚀刻掩模，其中图案化的蚀刻掩模提供直接位于鳍的第一鳍之上的开口，其中第一鳍直接位于第一阱区域之上。该方法还包括通过图案化的蚀刻掩模蚀刻结构，其中，蚀刻去除第一鳍并且在衬底中形成从第一阱区域跨越到第二阱区域的凹槽；以及在鳍的剩余部分之间和凹槽内形成介电材料。本发明的实施例还涉及电路器件及其形成方法。

Description

电路器件及其形成方法
技术领域
本发明的实施例涉及电路器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。在IC演化的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这种按比例缩小还伴随着包含这些IC的器件的设计和制造的复杂性的增加。制造的并行发展已使越来越复杂的设计得以精确且可靠地制造。
例如，制造的进步已经实现了三维设计，诸如鳍式场效应晶体管(FinFET)。与平面FET相比，FinFET提供减小的短沟道效应、减小的泄漏和更高的电流。由于这些优势，FinFET已用于进一步按比例缩小IC。然而，可以进一步改善现有FinFET制造的某些领域。例如，在FinFET CMOS设计中，由于相邻N阱和P阱之间的泄漏而可能发生闩锁。
发明内容
本发明的实施例提供了一种形成电路器件的方法，包括：接收结构，所述结构包括：衬底，包括具有第一掺杂剂类型的第一阱区域和具有与所述第一掺杂剂类型相反的第二掺杂剂类型的第二阱区域；和鳍，在所述衬底之上延伸；在所述结构上形成图案化的蚀刻掩模，其中，所述图案化的蚀刻掩模提供直接位于所述鳍的第一鳍之上的开口，其中，所述第一鳍直接位于所述第一阱区域之上；通过所述图案化的蚀刻掩模蚀刻所述结构，其中，所述蚀刻去除所述第一鳍并且在所述衬底中形成凹槽，所述凹槽从所述第一阱区域跨越到所述第二阱区域；以及在所述鳍的剩余部分之间和所述凹槽内形成介电材料。
本发明的另一实施例提供了一种形成电路器件的方法，包括：接收结构，所述结构包括：衬底，包括N阱区域和与所述N阱区域邻接的P阱区域；和鳍结构，在所述衬底之上延伸；在所述衬底的上表面上方以及所述鳍结构的顶部和侧壁上方形成介电衬垫；在所述结构上方形成图案化的蚀刻掩模，所述图案化的蚀刻掩模具有开口，其中，所述鳍结构的第一鳍结构竖立在所述开口中，其中，所述第一鳍结构直接位于所述N阱区域之上；通过所述开口蚀刻所述第一鳍结构和所述衬底，其中，所述蚀刻在所述衬底中形成凹槽，所述凹槽与所述N阱区域和所述P阱区域之间的边界交叉；以及在所述鳍结构的剩余部分之间和所述凹槽内形成介电材料。
本发明的又一实施例提供了一种电路器件，包括：衬底，包括具有第一掺杂剂类型的第一阱区域以及具有不同于所述第一掺杂剂类型的第二掺杂剂类型的第二阱区域；鳍，从所述衬底延伸；介电材料，设置在所述鳍之间，使得所述鳍在所述介电材料的顶面之上延伸；以及阱隔离部件，包括延伸到所述衬底中的所述介电材料的一部分，其中，所述阱隔离部件的底面位于所述衬底的顶面下方，所述衬底在所述阱隔离部件和所述鳍的第一鳍之间延伸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的方法的流程图。
图2至图3是根据本发明的各个方面的工件的立体图。
图4至图11是根据本发明的各个方面的工件的截面图，其中该截面图是沿着图3中的A-A线截取的。
图12示出了根据本发明的各个方面的IC的示意图和布局图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，在下面的本发明中，形成连接至和/或耦合至另一部件的部件可以包括部件形成为直接接触的实施例，并且也可以包括在部件之间形成附加部件而使得部件不直接接触的实施例。
另外，在空间上相对的术语，例如，“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“之下”、“下方”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于易于本发明内容公开一个部件与另一部件之间的关系。空间相对术语意在覆盖包括部件的器件的不同取向。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，并且其本身并不指示超出所指出的范围的各个实施例和/或配置之间的关系。更进一步，当用“约”、“近似”等描述一个数值或数值范围时，该术语旨在涵盖在包括所述数值的合理范围内的数值，诸如本领域技术人员所理解的所描述的数值的+/-10％内。例如，术语“约5nm”包括从4.5nm至5.5nm的尺寸范围。
随着装置继续按比例缩小，IC上的相反掺杂的阱区域之间的泄漏电流成为一个问题，因为它可能触发电路中的闩锁。对于当今的SRAM设计而言，这尤其值得关注，在这些设计中，NMOS和PMOS晶体管(包括NMOS FinFET和PMOS FinFET)紧密放置。图12说明了闩锁的示例。图12在右侧示出了包括具有CMOS电路的1位SRAM单元的半导体器件100的布局图，在左侧示出了1位SRAM单元的CMOS电路的本征双极晶体管的电路图。当两个双极晶体管之一正向偏置时(由于流过阱或衬底的泄漏电流，如“N+/NW”和“P+/PW”所示)，它为另一个晶体管的基极供电。这种正反馈会增加电流，直到电路出现故障或烧毁为止。这称为“闩锁”。本发明的目的是通过提供将不同掺杂剂类型的阱区域分隔开的阱隔离部件来防止闩锁。例如，可以在N型掺杂阱区域和P型掺杂阱区域之间提供阱隔离部件，以便实质上减小两个阱区域之间的泄漏电流。
参考图1至图12描述了本发明的一些实施例。图1是根据本发明的制造具有阱隔离部件的半导体器件的方法10的流程图。方法10仅是示例，并且不旨在限制超出权利要求中明确记载的本发明内容。可以在方法10之前、期间和之后提供附加操作，并且对于该方法的其他实施例，可以替换、消除或移动所描述的一些操作。下面结合图2至图11描述方法10，图2至图11示出了根据方法10的在制造步骤期间的半导体器件100的各种立体图和截面图。图12示出了根据本发明制造的示例IC示意图和布局图。
参考图1，在操作12处，方法10接收具有衬底的结构(或工件)100，该衬底具有阱区域和从衬底延伸的半导体鳍。结构100的示例在图2中示出。
参考图2，结构100包括衬底102，衬底102表示可以在其上形成电路器件的任何结构。在各种示例中，衬底102包括元素(单元素)半导体，诸如晶体结构的硅或锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；非半导体材料，诸如钠钙玻璃、熔融二氧化硅、熔融石英和/或氟化钙(CaF2)；和/或它们的组合。
衬底102在组成上可以是均匀的或可以包括各种层。这些层可以具有相似或不同的组成，并且在各个实施例中，一些衬底层具有不均匀的组成以引起器件应变并从而调节器件性能。层状衬底的示例包括绝缘体上硅(SOI)衬底102。在一些这样的示例中，衬底102的层可以包括绝缘体，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他合适的绝缘体材料；衬底102的另一层包括半导体材料。在一些示例中，衬底102是体半导体衬底，诸如体硅晶圆。
可以在衬底102上形成诸如阱的掺杂区域。就这一点而言，衬底102的一些部分可以掺杂有p型掺杂剂，诸如硼、BF2或铟，而衬底102的其他部分可以掺杂有n型掺杂剂，诸如磷或砷；和/或其他合适的掺杂剂，包括它们的组合。在示出的示例中，阱区域104A具有第一掺杂剂类型(例如，n型)，阱区域104B具有与第一掺杂剂类型相反的第二掺杂剂类型(例如，p型)，并且阱区域104C具有第一掺杂剂类型。因此，可以在这些阱区域104之间的界面处形成pn结。本申请的发明人已经发现，这些pn结导致泄漏电流和闩锁问题，特别是在器件的几何尺寸确实很小的SRAM设计中。同样，三个阱区域104A-C仅是示例。在各个实施例中，结构100可以包括两个或多个相反掺杂的阱区域。
在一些示例中，要在衬底102上形成的器件延伸出衬底102之外。例如，可以在设置在衬底102上的鳍结构(或鳍)106上形成FinFET和/或其他非平面器件。鳍106代表用于在衬底102上形成FinFET器件以及用于形成其他凸起的有源和无源器件的任何凸起部件。鳍106的组成可以与衬底102相似或可以不同。例如，在一些实施例中，衬底102可以主要包括硅，而鳍106包括主要是锗或SiGe半导体的一个或多个层。在一些实施例中，衬底102包括SiGe半导体，并且鳍106包括硅和锗的比率与衬底102不同的SiGe半导体。在一些实施例中，鳍106和衬底102均主要包括硅。仅作为示例，图2仅示出了六个鳍106a、106b、106c、106d、106e和106f。在各个实施例中，结构100可以包括任何数量的鳍106。在下面的讨论中，“鳍106”是指鳍106a-f中的任何一个或未在图中示出的另一鳍，并且“鳍106”是指鳍106a-f的任何两个或多个或图中未示出的其他鳍。鳍106沿着“Y”方向纵向取向并且沿着“X”方向彼此间隔开。阱区域104也沿着“Y”方向纵向取向。
鳍106的部分可以与衬底102(鳍106从衬底102(延伸)的部分不同地掺杂。在一些示例中，每个鳍106具有底部部分108(也称为半导体区域108)以及顶部部分110，半导体区域108包含与阱区域104(半导体区域108从阱区域104延伸)相同的掺杂剂类型，顶部部分110(也称为半导体区域110)包含相反的掺杂剂类型。在特定示例中，阱区域104A和104C是n型掺杂的(即，N阱)，鳍106a、106b、106e和106f的半导体区域108也是n型掺杂的，并且半导体鳍106a、106b、106e和106f的半导体区域110是p型掺杂的；阱区域104B是p型掺杂的(即，P阱)，鳍106c和106d的半导体区域108也是p型掺杂的，并且鳍106c和106d的半导体区域110是n型掺杂的。
可以通过蚀刻衬底102的一部分，通过在衬底102上沉积各种层并蚀刻这些层和/或通过其他合适的技术来形成鳍106。例如，可以使用一种或多种光刻工艺来图案化鳍106，所述光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底102和一个或多个硬掩模层(即，形成鳍硬掩模图案112和114的层)上方形成牺牲层。使用光刻工艺将牺牲层图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且通过去除未被间隔件覆盖的材料，使用剩余的间隔件图案化衬底102和硬掩模层。在本实施例中，剩余的材料成为包括鳍顶部硬掩模图案112和114的鳍106。
鳍顶部硬掩模图案112和114可以用于控制限定鳍106的蚀刻工艺，并且可以在后续处理期间保护鳍106。因此，鳍顶部硬掩模图案112和114可以选择为具有与鳍106的其他部分的材料以及彼此不同的蚀刻选择性。鳍顶部硬掩模图案112和114可以包括诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮化物、半导体碳氮氧化物和/或金属氧化物的介电材料。
在一些示例中，鳍106以重复图案布置以简化图案化工艺，并且随后可以去除不是最终电路设计的部分的那些鳍106，这将在后面讨论。
参考图1，在操作14处，方法10在结构上方形成介电衬垫层116。参考图3，介电衬垫层116形成在衬底102的上表面102U上方以及鳍106的顶部和侧壁上。在本实施例中，介电衬垫层116以基本上共形的方式(即，其厚度基本均匀)形成。介电衬垫层116可以包括氮化硅(例如，Si3N4)，并且可以使用化学气相沉积(CVD)(诸如低压CVD(LPCVD)或等离子体增强CVD(PECVD))、原子层沉积(ALD)或其他合适的方法来沉积。在各个实施例中，介电衬垫层116可具有约1nm至约5nm的厚度。在一些实施例中，操作14是可选的，并且可以省略。
图1的操作16、18和20描述了去除一些鳍106的工艺。简要概述，操作16在结构100上方形成图案化的硬掩模，其中图案化的硬掩模具有直接位于鳍106之一和两个阱区域104之上的开口；操作18通过图案化的硬掩模中的开口蚀刻结构100，以形成延伸到衬底102中的凹槽，并且操作20去除图案化的硬掩模。下面进一步描述操作16、18和20。
参考图1，在操作16处，如图4所示，方法10在结构100上方形成图案化的硬掩模，并且图案化的硬掩模在要去除的鳍106的部分正上方提供开口206。在本实施例中，操作16涉及多个工艺步骤，包括在衬底102上方沉积硬掩模层(或填充层)202并填充鳍106之间的间隙，在硬掩模层202上方旋涂光刻胶层204，以及执行光刻工艺以图案化光刻胶层204以形成开口206。也可以使用其他方法来形成图案化的硬掩模。
参考图4，硬掩模层202围绕鳍106，并且可以设置在鳍顶部硬掩模112和114的顶部上。用于硬掩模层202的合适的材料包括电介质、多晶硅和/或其他合适的材料，并且可以选择硬掩模层202的材料以具有与衬底102和包括鳍顶部硬掩模112和114的鳍106不同的蚀刻剂灵敏度。在一些示例中，硬掩模层202包括旋涂介电材料。可以通过包括化学气相沉积(CVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、可流动CVD(FCVD)、旋涂和/或其他合适的沉积技术的任何合适的工艺来形成硬掩模层202。
例如通过旋涂在硬掩模层202上形成光刻胶层204，并对光刻胶层204进行图案化以在其中提供开口206。可以使用诸如浸没式光刻、电子束光刻和EUV光刻的任何合适的光刻工艺来图案化光刻胶层204。在实施例中，光刻系统将光刻胶204暴露于由掩模确定的特定图案的辐射。穿过或反射离开掩模的光撞击光刻胶204，从而将形成在掩模上的图案转移到光刻胶204。在另一个实施例中，使用直接写入或无掩模光刻技术(诸如激光图案化、电子束图案化和/或离子束图案化曝光光刻胶204。一旦曝光，就显影光刻胶204，留下光刻胶的曝光部分，或者在可选示例中，留下光刻胶的未曝光部分。示例性的图案化工艺包括光刻胶204的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶204、冲洗和干燥(例如，硬烘烤)。图案化的光刻胶204暴露出硬掩模层202的要通过开口206蚀刻的部分。
在本实施例中，开口206(图4中所示的一个)直接位于要去除的鳍106的部分(在该示例中为鳍106b的一部分)上方。为了形成根据本实施例的阱隔离部件，开口206足够宽以在具有相反掺杂剂类型的两个阱区域(例如阱区域104A和阱区域104B)之间的界面(或边界)上方延伸。在图4所示的示例中，沿X方向(鳍宽度方向)从阱区域104A和104B的边界到鳍106c的侧壁(在阱区域104B上的鳍之中最靠近阱区域104A的鳍)的距离为W1，开口206沿着X方向从阱区域104A和104B的边界朝向鳍106c延伸距离W2，并且W2小于W1。在一些实施例中，距离W2被控制为W1的约一半，诸如W1的40％至60％。这是为了解决工艺变化，并且仍然在阱区域104A和104B之间提供足够的隔离效果(如稍后将参考图8至图11中的阱隔离部件404描述的)。如果距离W2太大(即，开口206的边缘非常靠近鳍106c)，则随后的蚀刻工艺可能损坏鳍106c。如果距离W2太小(即，开口206的边缘非常靠近阱区域104A和104B的边界，或者开口206甚至没有到达阱区域104B)，则隔离部件404的隔离效果将丧失。另外，开口206位于鳍106b的正上方，在其两侧具有足够的裕度，以确保鳍106b的一部分被完全去除。在本实施例中，开口206沿着X方向从阱区域104A和104B的边界朝向并超过鳍106b(在阱区域104A上的鳍中最靠近阱区域104B的鳍)延伸距离W3，并且W3大于W2。虽然在图4中示出了一个开口206，操作16可以基于电路设计形成任意数量的开口206。在图12所示的示例中，提供了两个开口206以去除鳍106a和106b的一部分。
参考图1，在操作18处，方法10执行一个或多个蚀刻工艺以去除硬掩模层202的暴露部分和下面的包括鳍顶部硬掩模112和114的鳍106(如果有的话)。在一些示例中，这包括第一蚀刻工艺以去除硬掩模层202的暴露部分，随后是对鳍106的部分执行的第二蚀刻工艺。第一蚀刻工艺可以包括任何合适的蚀刻技术，诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、灰化和/或其他蚀刻技术。在一些示例中，选择蚀刻剂以蚀刻硬掩模层202，而不显著蚀刻衬底102和鳍106。结果，鳍106b的一部分变得在开口206中暴露，如图5所示。如果结构包括可选的衬垫层116，则在鳍106b的顶部和侧壁上以及衬底102的上表面上的衬垫层116的一部分在开口206中暴露，如图5所示。在蚀刻硬掩模层202之后，可以去除光刻胶204。
随后，对开口206内的鳍106的一部分(可以被可选的衬垫层116覆盖)执行第二蚀刻工艺。在一些实施例中，第二蚀刻工艺包括RIE蚀刻工艺，其中氟离子和/或其他离子物质被引导至将被蚀刻的可选的衬垫116、鳍顶部硬掩模112和114以及半导体区域108和110。离子可从冲击力(溅射蚀刻)中从这些部件去除材料和/或与部件的材料反应以产生对随后的湿或干蚀刻剂敏感的化合物。在实施例中，第二蚀刻工艺使用包括CF2、CH2F2、F2、SF6和CH3F中的一种或多种的含氟蚀刻剂。示例性蚀刻条件包括约300W至600W的蚀刻功率和约400V至600V的蚀刻偏置电压。另外地或可选地，蚀刻工艺可以包括湿蚀刻、干蚀刻、其他RIE工艺和/或使用基于氧的蚀刻剂、基于氟的蚀刻剂、基于氯的蚀刻剂，基于溴的蚀刻剂、基于碘的蚀刻剂、其他合适的蚀刻剂气体或等离子体和/或它们的组合的其他合适的蚀刻技术。
除了去除鳍106(例如106b)的一部分之外，蚀刻还切入衬底102并在其中形成凹槽302(在一些情况下，这被称为“较重蚀刻”，因为它比仅去除鳍蚀刻地更深)，如图6所示，示出了一个凹槽302。随后用一种或多种介电材料填充凹槽302，以产生阱隔离部件(诸如图9至图11中的部件404)，该隔离部件减少了阱区域(诸如阱区域104A和104B)之间的漏电流的流动。这提供了许多优点。例如，减少泄漏电流本身可能是有益的，因为减少的泄漏提高了效率并减少了热量。作为另一示例，阱隔离部件404可以防止闩锁，其中一个导电晶体管导致另一晶体管导通而不管栅极电压如何。随着器件间距的缩小，闩锁可能变得更加普遍。然而，通过减小阱区域之间的电流流动，阱隔离部件404允许更紧密的器件间隔，并减少闩锁的发生。
凹槽302跨过阱区域104A和104B的边界，如图6所示，凹槽302从阱区域104A和104B的边界延伸到阱区域104B中距离W2’，并且从阱区域104A和104B的边界延伸到阱区域104A距离W3’。在本实施例中，W3’大于W2’。此外，W2’约为W1的40％至60％。考虑到由蚀刻工艺引起的任何差异，尺寸W2’和W3’分别与尺寸W2和W3基本相同。
凹槽302可以被蚀刻到任何合适的深度304，并且在鳍106在衬底102的顶面102U之上延伸约100nm至约500nm之间的示例中，凹槽302可以在鳍106a和106c之间且紧邻凹槽302的衬底102的顶面102U下方延伸至少25nm。在一些实施例中，深度304在衬底102的顶面102U下方约25nm至约75nm之间。深度304设计成使得从凹槽去除阱区域104A和104B的相对较重掺杂的部分，以实质上减少通过阱区域的漏电流。如从真实样本和模拟数据中所观察到的，阱区域104(诸如104A和104B)中的掺杂剂倾向于集中在阱区域的上部，例如，从衬底102的顶面的上部25nm至75nm厚度。通过去除阱区域的该部分并用介电材料代替该部分(在图8至图11中显示为部件404)，大大减小了通过阱区域的泄漏电流。凹槽302下方的阱区域104的部分比被去除的部分更轻地掺杂并且具有相对较高的电阻。因此，它不会引起任何有意义的泄漏电流。在实施例中，凹槽302在衬底102的顶面下方延伸至少40nm(即深度304为40nm或更大)以确保去除阱区域104A和104B的更重掺杂的部分。在各个实施例中，衬底102的厚度至少为几百纳米或几微米。
在各个实施例中，操作18可以使用计时器和/或其他方法来控制蚀刻深度304。例如，操作18可以监测蚀刻残留物以确定第二蚀刻工艺何时开始蚀刻阱区域104，然后基于蚀刻时间和蚀刻速率控制蚀刻深度304。蚀刻速率受蚀刻剂的类型、密度和/或流速、蚀刻功率、蚀刻偏压、阱区域104的材料以及其他因素影响。蚀刻速率可以根据实验和/或过去的工艺数据来确定。在一些实施例中，上述的第一蚀刻工艺和第二蚀刻工艺可以连续地执行或作为一个蚀刻工艺来执行(例如，在同一蚀刻室中执行)。
凹槽302可以被蚀刻为具有不同的轮廓。在图6所示的示例中，凹槽302具有基本矩形的轮廓。这可能是由于高度定向的蚀刻工艺引起的。在另一个示例中，凹槽302可以被蚀刻为具有锥形轮廓，诸如具有比底部开口宽的顶部开口。这样的示例在图11中示出，其中阱隔离部件404的锥形轮廓代表凹槽302的轮廓。在该示例中，凹槽302(以及阱隔离部件404)具有圆角(圆形顶角和/或圆形底角)，这是蚀刻工艺造成的。另外，在该示例中，凹槽302的顶部开口比底部开口宽。在凹槽302中具有锥形轮廓使得更容易填充介电材料而没有任何空隙，从而增加了电路的可靠性。
参考图1，在操作20处，方法10在蚀刻鳍106和阱区域104之后去除硬掩模层202。操作20可以使用对硬掩模层202中的材料敏感的任何合适的蚀刻技术(诸如湿蚀刻、干蚀刻和RIE)。在图7中示出了基本上与图3所示的结构100相同的所得的结构100，但是去除了鳍106和阱区域104的一部分。
参考图1，在操作22处，方法10在结构100上方形成隔离部件402，特别是填充凹槽302。参考图8，通过在包括凹槽302中的鳍106之间沉积一种或多种介电材料(诸如半导体氧化物、半导体氮化物、半导体碳化物、氟硅酸盐玻璃(FSG)、低K介电材料和/或其他合适的介电材料)，在结构100上形成隔离部件402，诸如浅沟槽隔离部件(STI)。凹槽302内的隔离部件402变成阱隔离部件404。隔离部件402的材料可以通过任何合适的工艺形成，包括CVD、PECVD、HDP-CVD、ALD、PEALD、PVD、FCVD、旋涂和/或其他合适的沉积技术。在一些实施例中，操作22可以包括化学机械抛光(CMP)工艺以平坦化隔离部件402的顶面。鳍顶部硬掩模114可以用作CMP工艺的蚀刻停止层。
参考图1，在操作24处，方法10使隔离部件402凹进(或回蚀刻)。在实施例中，使隔离部件402凹进至与半导体区域110和半导体区域108之间的界面齐平的水平，如图9所示。参考图9，鳍106在隔离部件402的顶面之上延伸，并且阱隔离部件404(隔离部件402的一部分)延伸到衬底102中。阱隔离部件404的底面在衬底102的顶面102U下方。特别地，阱隔离部件404跨越阱区域104A和104B之间的边界。阱隔离部件404从阱区域104A和104B的边界延伸到阱区域104B中距离W2’，并且从阱区域104A和104B的边界延伸到阱区域104A中距离W3’。在本实施例中，W3’大于W2’。此外，W2’约为W1的40％至60％。阱隔离部件404的轮廓与凹槽302的轮廓基本匹配。当凹槽302具有大致矩形的轮廓(诸如图6所示)时，阱隔离部件404也具有大致矩形的轮廓(诸如图9所示)。当凹槽302具有锥形轮廓时，阱隔离部件404也具有锥形轮廓，如图11所示，其中阱隔离部件404的顶部比阱隔离部件404的底部宽。而且，在一些实施例中，阱隔离部件404可以具有圆角(圆形顶角和/或圆形底角)。
图10示出了阱隔离部件404的一些好处。参考图10，在鳍106a和106c之间用虚线示出了示例PNPN结构。更具体地，鳍106a的半导体区域110是p型掺杂的，鳍106a的半导体区域108和阱区域104A是n型掺杂的，鳍106c的半导体区域108和阱区域104B是p型掺杂的，并且鳍106c的半导体区域110是n型掺杂的。如果阱区域104A和104B之间有足够的泄漏(例如图12的电路图所示)，则该PNPN结构可以触发电路中的闩锁。在本实施例中，由于阱区域104A和104B的顶部被去除并且由阱隔离部件404代替，所以阱区域104A和104B之间的泄漏电流大大减小，并且该PNPN结构触发闩锁的可能性也大大减小。发明人已经观察到泄漏电流减少多达2个数量级(即100倍)，并且闩锁触发电压(即发生闩锁的电源电压)提高高达10％。在另一个实施例中，区域110、108和104中的掺杂剂类型可以颠倒以产生NPNP结构。例如，鳍106a的半导体区域110是n型掺杂的，鳍106a的半导体区域108和阱区域104A是p型掺杂的，鳍106c的半导体区域108和阱区域104B是n型掺杂的，并且鳍106c的半导体区域110是p型掺杂的。在该示例中，阱隔离部件404还降低了NPNP结构触发电路中的任何闩锁的可能性。
参考图1，在操作26处，方法10对结构100执行进一步工艺。例如，可以对结构100进行处理以在其上形成有源和无源器件。在一些示例中，通过形成由沟道区域分隔开的一对源极/漏极部件，在鳍106上形成晶体管(例如，FinFET)。源极/漏极部件可以包括半导体(例如，Si、Ge、SiGe等)和一种或多种掺杂剂，诸如p型掺杂剂或n型掺杂剂。类似地，沟道区域可以包括半导体以及与源极/漏极部件的那些相反类型的一种或多种掺杂剂，或者可以是未掺杂的。在一些示例中，栅极堆叠件形成为邻近沟道区域并围绕沟道区域以控制通过沟道区域的电荷载流子(用于n沟道FinFET的电子和用于p沟道FinFET的空穴)的流动。层间介电(ILD)层可以形成在结构100上。ILD层用作绝缘体，该绝缘体支撑和隔离电多层结构的导电迹线，该电多层互连结构电互连结构100的元件，诸如源极/漏极部件和栅极堆叠件。ILD层可以包括介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)、旋涂玻璃(SOG)、FSG、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、(密歇根州米德兰的陶氏化学公司)和/或它们的组合。可以通过包括CVD、PVD、旋涂沉积和/或其他合适工艺的任何合适工艺来形成ILD层。
图12在右侧示出了包括1位SRAM单元的半导体器件100的布局图，在左侧示出了表示1位SRAM单元的一部分的电路图。参考图12，器件100包括沿“Y”方向纵向取向的鳍106(包括鳍106a-d、106e’和106f’)和沿垂直于“Y”方向的沿“X”方向纵向取向的栅极堆叠件500。图12的A-A线与图3的A-A线相同。切割图案206标记鳍106和阱区域104的将被蚀刻的区域(对应于图4中的开口206)。在该实施例中，切割图案206从一个栅极堆叠件500的边缘延伸到另一栅极堆叠件500的边缘。注意，在形成栅堆叠件500之前进行“切割”工艺(即，蚀刻鳍106和阱区域104)。因此，“切割”工艺不会损坏随后形成的栅极堆叠件500。此外，由于在栅极的一侧上没有源极或漏极，PMOS区域中的切割图案206的两侧上的栅极堆叠件500不用作栅极，但是在一些实施例中可以用作互连件。鳍106e’和106f’分别等效于图2至图11的鳍106e和106f，但是被放置在鳍106a的左侧。图2至图11的鳍106e和106f是图12中所示的右侧的SRAM单元的一部分，但是在图中未示出。阱隔离部件404在阱区域104中占据与切割图案206相对应的空间。
尽管不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例在FinFET电路，特别是FinFET SRAM单元中提供阱隔离部件。阱隔离部件减少了两个相邻且相反掺杂的阱区域之间的泄漏，从而降低了电路中的PNPN或NPNP结构触发闩锁的可能性。
在一个示例性方面，本发明针对一种方法。该方法包括：接收包括衬底和鳍的结构，该衬底包括具有第一掺杂剂类型的第一阱区域和具有与第一掺杂剂类型相反的第二掺杂剂类型的第二阱区域；鳍在衬底之上延伸。该方法还包括在结构上形成图案化的蚀刻掩模，其中图案化的蚀刻掩模提供直接位于鳍的第一鳍之上的开口，其中第一鳍直接位于第一阱区域之上。该方法还包括通过图案化的蚀刻掩模蚀刻结构，其中，蚀刻去除第一鳍并且在衬底中形成从第一阱区域跨越到第二阱区域的凹槽；以及在所述鳍的剩余部分之间和所述凹槽内形成介电材料。
在实施例中，在形成图案化的蚀刻掩模之前，该方法还包括在衬底上方以及在鳍的顶部和侧壁上方形成介电衬垫，其中，开口暴露出设置在鳍的顶部和侧壁上方的介电衬垫。
在方法的实施例中，所述鳍的第二鳍直接位于所述第二阱区域之上并且沿着鳍宽度方向与所述第一鳍相邻，并且所述开口直接位于第一鳍和第二鳍之间的所述第二阱区域的第一部分之上。在另一实施例中，第一部分的宽度是沿着鳍宽度方向的第一鳍和第二鳍之间的第二阱区域的宽度的40％至60％。
在方法的实施例中，凹槽从衬底的上表面到衬底的深度至少为40nm。在另一实施例中，在结构的蚀刻期间，使用计时器控制凹槽的深度。在另一个实施例中，通过蚀刻去除的第一阱区域和第二阱区域的第一部分比保留在凹槽下方的第一阱区域和第二阱区域的第二部分更重地掺杂。
在方法的实施例中，凹槽的顶部比凹槽的底部宽。在另一个实施例中，第一掺杂剂类型是N型，并且第二掺杂剂类型是P型。在又一个实施例中，该方法还包括在结构的蚀刻之后并且在介电材料的形成之前去除图案化的蚀刻掩模。
在另一个示例性方面，本发明针对一种方法。该方法包括：接收包括衬底和鳍结构的结构，该衬底包括N阱区域和与N阱区域邻接的P阱区域；以及鳍结构在衬底之上延伸。该方法还包括在衬底的上表面上方以及鳍结构的顶部和侧壁上方形成介电衬垫。该方法还包括在结构上方形成图案化的蚀刻掩模，该图案化的蚀刻掩模具有开口，其中，鳍结构的第一鳍结构竖立在开口中，其中，第一鳍结构直接位于N阱区域之上。该方法还包括通过开口蚀刻第一鳍结构和衬底，其中，蚀刻在衬底中形成与N阱区域和P阱区域之间的边界交叉的凹槽；以及在所述鳍结构的剩余部分之间和所述凹槽内形成介电材料。
在方法的实施例中，图案化的蚀刻掩模的形成包括在介电衬垫上方和鳍结构周围形成填充层；在填充层上形成光刻胶层；图案化光刻胶层以形成图案化的光刻胶层；以及通过图案化的光刻胶层蚀刻填充层以提供开口。
在方法的另一实施例中，每个鳍结构包括连接至衬底的半导体鳍和设置在半导体鳍上方的鳍顶部硬掩模。在又一个实施例中，开口暴露直接位于P阱区域之上的介电衬垫的一部分。
在方法的实施例中，从衬底的上表面到凹槽的底面的距离为至少25nm。在另一个实施例中，凹槽具有锥形轮廓，其中凹槽的顶部比凹槽的底部宽。
在又一示例性方面，本发明针对一种电路器件。该电路器件包括：衬底，包括：第一阱区域，具有第一掺杂剂类型；和第二阱区域，具有不同于第一掺杂剂类型的第二掺杂剂类型；鳍，从衬底延伸；介电材料，设置在鳍之间，使得鳍在介电材料的顶面之上延伸；以及阱隔离部件，包括延伸到衬底中的介电材料的一部分，其中阱隔离部件的底面位于在阱隔离部件和鳍的第一鳍之间延伸的衬底的顶面下方。
在电路器件的实施例中，阱隔离部件的底面在衬底的顶面下方至少40nm。在另一个实施例中，阱隔离部件具有圆形底角。在又一个实施例中，阱隔离部件设置在第一阱区域和第二阱区域上方，并且其中阱隔离部件的较大部分设置在第一阱区域上方而不是第二阱区域上方。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成电路器件的方法，包括：
接收结构，所述结构包括：
衬底，包括具有第一掺杂剂类型的第一阱区域和具有与所述第一掺杂剂类型相反的第二掺杂剂类型的第二阱区域，其中，所述第二阱区域在界面处与所述第一阱区域邻接；和
鳍，在所述衬底之上延伸；
在所述结构上形成图案化的蚀刻掩模，其中，所述图案化的蚀刻掩模提供直接位于所述鳍的第一鳍之上的开口，其中，所述第一鳍直接位于所述第一阱区域之上；
通过所述图案化的蚀刻掩模蚀刻所述结构，其中，所述蚀刻去除所述第一鳍并且在所述衬底中形成凹槽，所述凹槽从所述第一阱区域跨越到所述第二阱区域，其中，所述凹槽的较大部分设置在所述第一阱区域上方，而不是所述第二阱区域上方；以及
在所述鳍的剩余各鳍之间和所述凹槽内同时形成同一介电材料。
2.根据权利要求1所述的方法，还包括，在形成所述图案化的蚀刻掩模之前：
在所述衬底上方以及在所述鳍的顶部和侧壁上方形成介电衬垫，其中，所述开口暴露出设置在所述鳍的顶部和侧壁上方的介电衬垫。
3.根据权利要求1所述的方法，其中，所述鳍的第二鳍直接位于所述第二阱区域之上并且沿着鳍宽度方向与所述第一鳍相邻，并且所述开口直接位于所述第一鳍和所述第二鳍之间的所述第二阱区域的第一部分之上。
4.根据权利要求3所述的方法，其中，所述第一部分的宽度是沿着所述鳍宽度方向的所述第一鳍和所述第二鳍之间的所述第二阱区域的宽度的40％至60％。
5.根据权利要求1所述的方法，其中，所述凹槽从所述衬底的上表面到所述衬底的深度至少为40nm。
6.根据权利要求1所述的方法，其中，在所述结构的所述蚀刻期间，使用计时器控制所述凹槽的深度。
7.根据权利要求1所述的方法，其中，通过所述蚀刻去除的所述第一阱区域和所述第二阱区域的第一部分比保留在所述凹槽下方的所述第一阱区域和所述第二阱区域的第二部分更重地掺杂。
8.根据权利要求1所述的方法，其中，所述凹槽的顶部比所述凹槽的底部宽。
9.根据权利要求1所述的方法，其中，所述第一掺杂剂类型是N型，并且所述第二掺杂剂类型是P型。
10.根据权利要求1所述的方法，还包括：
在所述结构的所述蚀刻之后并且在所述介电材料的形成之前去除所述图案化的蚀刻掩模。
11.一种形成电路器件的方法，包括：
接收结构，所述结构包括：
衬底，包括N阱区域和与所述N阱区域邻接的P阱区域；和
鳍结构，在所述衬底之上延伸；
在所述衬底的上表面上方以及所述鳍结构的顶部和侧壁上方形成介电衬垫；
在所述结构上方形成图案化的蚀刻掩模，所述图案化的蚀刻掩模具有开口，其中，所述鳍结构的第一鳍结构竖立在所述开口中，其中，所述第一鳍结构直接位于所述N阱区域之上；
通过所述开口蚀刻所述第一鳍结构和所述衬底，其中，所述蚀刻在所述衬底中形成凹槽，所述凹槽与所述N阱区域和所述P阱区域之间的边界交叉，其中，所述凹槽的较大部分设置在所述N阱区域上方，而不是所述P阱区域上方；以及
在所述鳍结构的剩余各鳍之间和所述凹槽内同时形成同一介电材料。
12.根据权利要求11所述的方法，其中，所述图案化的蚀刻掩模的形成包括：
在所述介电衬垫上方和所述鳍结构周围形成填充层；
在所述填充层上形成光刻胶层；
图案化所述光刻胶层以形成图案化的光刻胶层；以及
通过所述图案化的光刻胶层蚀刻所述填充层以提供所述开口。
13.根据权利要求11所述的方法，其中，每个所述鳍结构包括连接至所述衬底的半导体鳍和设置在所述半导体鳍上方的鳍顶部硬掩模。
14.根据权利要求11所述的方法，其中，所述开口暴露直接位于所述P阱区域之上的所述介电衬垫的一部分。
15.根据权利要求11所述的方法，其中，从所述衬底的上表面到所述凹槽的底面的距离为至少25nm。
16.根据权利要求11所述的方法，其中，所述凹槽具有锥形轮廓，其中，所述凹槽的顶部比所述凹槽的底部宽。
17.一种电路器件，包括：
衬底，包括具有第一掺杂剂类型的第一阱区域以及具有不同于所述第一掺杂剂类型的第二掺杂剂类型的第二阱区域，其中，所述第一阱区域与所述第二阱区域在界面处邻接；
鳍，从所述衬底延伸；
介电材料，设置在所述鳍之间，使得所述鳍在所述介电材料的顶面之上延伸；以及
阱隔离部件，包括延伸到所述衬底中的所述介电材料的一部分，其中，所述阱隔离部件的底面位于所述衬底的顶面下方，所述衬底在所述阱隔离部件和所述鳍的第一鳍之间延伸，其中，所述阱隔离部件设置在所述第一阱区域和所述第二阱区域上方，并且其中，所述阱隔离部件的较大部分设置在所述第一阱区域上方而不是所述第二阱区域上方，
其中，所述介电材料与所述阱隔离部件包括的介电材料相同。
18.根据权利要求17所述的电路器件，其中，所述阱隔离部件的底面在所述衬底的顶面下方至少40nm。
19.根据权利要求17所述的电路器件，其中，所述阱隔离部件具有圆形底角。
20.根据权利要求17所述的电路器件，其中，所述鳍的组成与所述衬底的组成不同。
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