CN220569685U

CN220569685U - 半导体装置

Info

Publication number: CN220569685U
Application number: CN202321489164.6U
Authority: CN
Inventors: 张书维; 林士尧
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-06-16
Filing date: 2023-06-12
Publication date: 2024-03-08
Anticipated expiration: 2033-06-12
Also published as: TW202410206A

Abstract

公开了一种半导体装置，包括：基板，具有沿基板上方的Z方向突出的多个鳍片结构，及设置在些鳍片结构中的至少两个鳍片结构之间的非导电的混合鳍片结构(non‑conductive hybrid fin structure)；浅沟槽隔离(STI)材料，设置在鳍片结构之间并将鳍片结构彼此隔离；栅极结构，包括第一隔离栅极及第二隔离栅极；以及介电结构，介电结构与混合鳍片结构及STI材料一起隔离第一隔离栅极及第二隔离栅极，介电结构具有小于中间临界尺寸(middle critical dimension,MCD)的底部临界尺寸(bottom critical dimension,BCD)，且介电结构延伸进混合鳍片结构。

Description

半导体装置

技术领域

本实用新型实施例涉及半导体技术，特别涉及半导体装置。

背景技术

半导体装置用于各种电子应用，例如电脑、手机、数码相机及其它电子装置。半导体装置的制造通常通过在半导体基板上依序沉积绝缘层或介电层、导电层及半导体材料层，并使用光刻(lithography)工艺对各种材料层进行图案化以在其上形成电路元件及部件。

随着半导体技术的进步，对更高存储容量、更快的处理系统、更高效能及更低成本的需求不断增加。为了满足这些需求，半导体工业不断地微缩半导体装置的尺寸，例如金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistors,MOSFET)，包括平面MOSFET及鳍式场效应晶体管(FinFET)。这样的微缩增加了半导体制造工艺的复杂度。

实用新型内容

一种半导体装置，包括：基板，具有沿基板上方的Z方向突出的多个鳍片结构，及设置在些鳍片结构中的至少两个鳍片结构之间的非导电的混合鳍片结构(non-conductivehybrid fin structure)；浅沟槽隔离(STI)材料，设置在鳍片结构之间并将鳍片结构彼此隔离；栅极结构，包括第一隔离栅极及第二隔离栅极；以及介电结构，介电结构与混合鳍片结构及STI材料一起隔离第一隔离栅极及第二隔离栅极，介电结构具有小于中间临界尺寸(middle critical dimension,MCD)的底部临界尺寸(bottom critical dimension,BCD)，且介电结构延伸进混合鳍片结构。

根据一实施例的半导体装置，其特征在于，该些鳍片结构具有约2至500nm的长度。

根据一实施例的半导体装置，其特征在于，该些鳍片结构具有约2至50nm的宽度。

根据一实施例的半导体装置，其特征在于，该些鳍片结构间具有约约50至100nm的一节距。

根据一实施例的半导体装置，其特征在于，该些鳍片结构之间的该浅沟槽隔离材料没有接缝或空隙。

根据一实施例的半导体装置，其特征在于，该介电结构的该中间临界尺寸是该介电结构的该底部临界尺寸的约1.2倍。

根据一实施例的半导体装置，其特征在于，该介电结构的该中间临界尺寸为约20至50nm。

根据一实施例的半导体装置，其特征在于，该介电结构的该底部临界尺寸为约15至35nm。

根据一实施例的半导体装置，其特征在于，该介电结构在Z方向上延伸至该混合鳍片结构中至一高度，该高度低于该些鳍片结构中的所述至少两个鳍片结构的一高度。

根据一实施例的半导体装置，其特征在于，该介电结构在Z方向上延伸至该混合鳍片结构中至一高度，该高度低于该些鳍片结构中的所述至少两个鳍片结构的一高度至少3nm。

附图说明

以由以下的详细叙述配合说明书附图，可最好地理解本新型实施方式。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本新型实施方式的特征。

图1A是根据一些实施例提供半导体装置的一部分在制造的其中一个阶段的截面图。

图1B是根据一些实施例提供图1A的半导体装置的一部分在制造的后期阶段的截面图。

图2A是根据一些实施例描绘示例性制造工艺的工艺流程图，该工艺包括调整蚀刻条件以实现底部临界尺寸(bottom critical dimension,BCD)比中间临界尺寸(middlecritical dimension,MCD)更小的切口及/或延伸至鳍片结构中的切口。

图2B是根据一些实施例示出在执行图2A的流程图的各种操作期间的示例切割的示例阶段。

图3A是根据一些实施例描绘示例半导体装置在制造阶段期间的部分顶视图，其示出了对栅极结构进行的密集切割(dense cuts)。

图3B是根据一些实施例描绘示例半导体装置在制造阶段期间的部分顶视图，其示出了对栅极结构进行的疏离切割(isolation cuts)。

图4是根据一些实施例描绘示例半导体装置在制造阶段期间的部分顶视图，其示出了对栅极结构进行的疏离切割(isolation cuts)。

图5A、5D、6A及6D是根据一些实施例示出在各个制造阶段的3-D半导体装置的栅极结构的部分等角视图(partial isometric views)。

图5B、5E、6B及6E是根据一些实施例示出在各个制造阶段的3-D半导体装置的栅极结构沿着第一切割线的截面图。

图5C、5F、6C及6F是根据一些实施例示出在各个制造阶段的3-D半导体装置的栅极结构沿着第二切割线的截面图。

图7是根据一些实施例描绘示例半导体装置的等角视图。

图8是根据一些实施例描绘用于去除在开口中形成的不想要的聚合物残留物的示例性清洁工艺800的工艺流程图。

附图标记说明：

100：半导体装置

102：基板

104：鳍片结构

104a：鳍片结构

104b：鳍片结构

104c：鳍片结构

105：混合鳍片

106：浅沟槽隔离(shallow trench isolation,STI)区

108：栅极结构

110：栅极介电层

112：多晶硅(polysilicon,PO)层

114：层间介电质(interlayer dielectric,ILD)

120：栅极区段

122：栅极区段

124：切口

126：底部临界尺寸(bottomcritical dimension,BCD)`128：中间临界尺寸(middle critical dimension,MCD)129：开口

130：开口

200：流程图

200/206/208：方框

210/212/214：方框

220：第一临界尺寸

222：聚合物层

224：第二临界尺寸

300：半导体装置

302：鳍片

304：栅极结构

306：密集切口

320：半导体装置

322：鳍片

324：多晶硅栅极结构

326：疏离切口

400：流程图

402/404/406：方框

408：方框

500：半导体装置

502：基板

504：鳍片结构

504a：鳍片结构

504b：鳍片结构

504c：鳍片结构

504d：鳍片结构

505：混合鳍片结构

505a：混合鳍片结构

505b：混合鳍片结构

506：浅沟槽隔离(shallow trench isolation,STI)材料

508：栅极结构

508a：栅极区段

508b：栅极区段

514：层间介电质(interlayer dielectric,ILD)

516：图案化光学光刻结构

518：刻痕(notch)

520：开口

522：开口

524：介电材料

700：半导体装置

702：基板

704：鳍片结构

704a：鳍片结构

704b：鳍片结构

705：混合鳍片结构

706：浅沟槽隔离(shallow trench isolation,STI)区

708：栅极结构

708a：栅极结构

708b：栅极结构

710：介电结构

800：流程图

802：工艺操作

804：工艺操作

806：工艺操作

808：工艺操作

820：栅极区段

822：栅极区段

830：开口

832：混合鳍片

834：聚合物残留物

842：临界尺寸

844：临界尺寸

846：临界尺寸

850：临界尺寸

X-axis：方向

Y-axis：方向

Z-axis：方向

X-X：剖线

Y-Y：剖线

具体实施方式

以下公开提供了许多的实施方式或范例，用于实施所提供的标的物的不同元件。各元件及其配置的具体范例描述如下，以简化本新型实施方式的说明。当然，这些仅仅是范例，并非用以限定本新型实施方式。

举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本新型实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

为简化起见，与现有半导体装置制造相关的现有技术在本文可不被详细描述。此外，在本文中的各种任务及工艺可以整合至更全面且具有本文未详述的附加功能的步骤或工艺中。特别地，制造半导体装置的各种工艺是众所周知的，因此，为简短起见，许多现有工艺将在本文中仅简要提及或将完全省略而不提供众所周知的工艺细节。如本领域通常知识者在完整阅读本公开后将很容易明白的，本文公开的结构可以与多种技术一起使用，并且可以结合到多种半导体装置及产品中。此外，应注意的是，半导体装置结构包括不同数量的元件，并且图示中所示的单个元件可以代表多个元件。

再者，本文可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其它方位)，本文所使用的空间相对形容词也将依转向后的方位来解释。当诸如上面列出的那些空间相对用词用于描述关于第二元件相对于第一元件时，第一元件可以直接在另一个元件上，或者两者间可以存在中间元件或层。当一个元件或层被称为“在”另一个元件或层上时，它直接在另一个元件或层上并与另一个元件或层接触。

应注意，说明书中对“一个实施例”、“一个实施例”、“示例实施例”、“示例性”、“示例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但每个实施例不一定包括特定特征、结构或特性。此外，这些用语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，这种特征、结构或特性与其它实施例的结合都在本领域中技术人员的知识范围内。

应当理解，本文中的措辞或术语是出于描述而非限制的目的，亦即本文的术语或措辞将由相关领域的通常知识者根据教示来解释。

场效晶体管中的栅极结构可以延伸跨过两个或更多个晶体管。例如，栅极结构可以形成为跨越基板的多个主动区的长“线”，例如鳍片结构。形成栅极结构之后，图案化工艺根据所需的布局(layout)将长条栅极结构“切割”成较短的区段。换言之，上述的图案化工艺移除部分的长条栅极结构及围绕长条栅极结构的部分层间介电质(interlayerdielectric,ILD)结构以形成一个或多个“切口”并将长线分成更短的区段。此工艺可称为切割金属栅极(cut-metal-gate,CMG)工艺。随后，在长栅极结构的分离区段之间形成的切口填入间隙填充材料(gap fill material)，例如氮化硅(silicon nitride,SN)的介电材料。氮化硅不仅电性隔离长栅极结构的相邻区段，而且保护暴露的栅极结构层不受氧扩散影响。

一种类似的工艺，称为切割虚置多晶硅(cut-dummy-poly,CPO)，涉及去的部分的长条混合栅极结构或虚置栅极结构及围绕长条混合栅极结构或虚置栅极结构的部分层间介电质(ILD)结构，以形成一个或多个“切口”并将混合栅极结构的长线分成较短的区段。随后，在混合栅极结构的分离区段之间形成的切口填入间隙填充材料(gap fill material)，例如氮化硅(SN)的介电材料。CPO工艺可以在金属栅极(metal gate,MG)填充之前执行，而CMG工艺可以在MG填充之后执行。每个工艺都有自己的优点及缺点。

在鳍式场效晶体管(Fin Field-Effect Transistor,FinFET)、纳米片场效晶体管(NanosheetFET)、全绕式栅极(gate-all-around FET,GAAFET)等新技术装置中，由于金属栅极(MG)的临界尺寸(critical dimension,CD)较小(例如，微缩的节距(pitch))，通过切割工艺隔离金属栅极(MG)可能变得困难。现在实施例将以关于包括FinFET制造工艺的特定示例来描述。然而，实施例不限于本文提供的示例，并且可以在广泛的实施例中实施这些想法。本文公开的标的(subject matter)可以应用于CPO及CMG工艺。本文公开的标的使用蚀刻结束步骤(etching end-step)来控制“切口”的底部轮廓以降低隔离栅极之间的漏电(leakage)风险。

虽然附图说明了半导体装置的各种实施例，但是可以在附图中描绘的半导体装置中添加附加特征，并且在半导体装置的其它实施例中可以替换、修改或删除本文描述的一些特征。

现在参考图1A，其提供了半导体装置100的一部分在一个制造阶段的截面图。示例半导体装置100是FinFET装置并且包括基板102、沿基板102上方的Z方向(例如，垂直方向)从基板102突出的鳍片结构104a、104b、104c(统称为104)，浅沟槽隔离(shallow trenchisolation,STI)区106，设置在鳍片结构(104a、104b、104c)之间，以及沿基板102上方的Z方向从基板102上方的STI区106突出的混合鳍片105。如图所示，鳍片结构104及混合鳍105在Y方向上彼此间隔开并且在X方向上彼此平行延伸。

在一些实施例中，基板102是块状(bulk)半导体晶圆或绝缘体上半导体芯片的顶层，例如绝缘体上硅(silicon on insulator,SOI)。此外，基板102可以由硅(Si)或其它元素半导体制成，例如(i)锗(Ge)；(ii)化合物半导体，例如碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)；(iii)合金半导体，包括硅锗(SiGe)、磷化砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)，及/或镓铟砷化磷化物(GaInAsP)；或(iv)上述的组合。此外，基板102可以根据设计要求(例如，p型基板或n型基板)进行掺杂。在一些实施例中，基板102可以被掺杂p型掺杂物(例如硼、铟、铝或镓)或n型掺杂物(例如磷或砷)。在一些实施例中，基板102具有结晶(crystalline)微结构—例如，它们不是非晶的(amorphous)或多晶的(polycrystalline)。

图1A中所示的鳍片结构104可以通过图案化工艺形成在基板102上。例如，鳍片结构104可以使用一个或多个光学光刻工艺来图案化，包括双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。双重图案或多重图案工艺可以结合光刻及自对准工艺，使其能够创建，例如比起使用单个、直接地光学光刻工艺所能获得的节距，具有更小节距的图案。例如，在一些实施例中，牺牲层形成在基板(例如，基板102)上方并使用光刻工艺将其图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物(spacers)。随后去除牺牲层，然后可以使用剩余的间隔物来图案化鳍片结构104。鳍片结构104可以彼此平行。在一些实施例中，额外的鳍片结构，如鳍片结构104，可以平行于基板102上的其它鳍片结构104形成。为简化起见，这些额外的鳍片结构并未在图1A示出。

在一些实施例中，鳍片结构104由与基板102相同或不同的材料制成。作为示例而非限制，鳍片结构104可以由硅或其它元素半导体制成，例如(i)Ge；(ii)化合物半导体，例如SiC、GaAs、GaP、InP、InAs及/或InSb；(iii)合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或(iv)上述的组合。在一些实施例中，鳍片结构104具有结晶(crystalline)微结构—例如，它们不是非晶的(amorphous)或多晶的(polycrystalline)。

在一些实施例中，混合鳍片105由一种或多种介电材料形成。用于混合鳍片105的合适介电材料可以包括氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃(fluorosilicate glass,FSG)、low-k介电材料及/或其它合适的介电材料。介电材料可以通过任何合适的技术沉积，包括热生长、流动式CVD(flowable CVD,FCVD)、密度等离子体化学气相沉积(high densityplasma CVD,HDP-CVD)、物理气相沉积(physical vapor deposition,PVD)、原子层沉积(atomic layer deposition,ALD)及/或旋涂技术。

根据一些实施例，STI区106用流动式化学气相沉积工艺(例如，FCVD)沉积，以确保STI区106填充鳍片结构104之间的空间而不形成接缝(seams)或空隙(voids)。在一些实施例中，STI区106可具有介电材料，例如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、low-k介电材料及/或其它合适的绝缘材料。在一些实施例中，STI区106是以氧化硅为基础的介电质，包括例如氮及/或氢。为了进一步改善其介电及结构特性，STI区106可以在约800℃至约1200℃之间的温度下经过湿蒸汽退火(wet steam anneal)(例如，100％水分子)。在湿蒸汽退火期间，STI区106致密化(densify)，并且其氧含量可以增加。STI区106可以为来自与基板102整合或沉积在基板102上的相邻主动及无源元件(未示出)的鳍片结构提供电性隔离。

设置在鳍片结构104、混合鳍片105及STI区106之上的是栅极结构108。栅极结构108可以包括多个膜层，包括设置在鳍片结构104及混合鳍片105上方及侧面的栅极介电层110，以及在STI区106上方、功函数层(未示出)，以及设置在形成栅极电极的栅极介电层110上方的多晶硅(polysilicon,PO)层112，以及在图1A及随后的图中未示出的其它中间层。在该示例中，设置在PO层112上方及周围的是由氮化硅(SN)组成的层间介电质(interlayerdielectric,ILD)结构114，其可以用作硬遮罩(hard mask)层。

鳍片结构104、混合鳍片105及栅极结构108的尺寸可以与图1A中所示的相似或不同。此外，图1A及随后的图仅用于说明目的并且未按比例绘制。图1A及随后的图可能未反映出实际结构、部件或膜层的实际几何形状。出于说明目的，某些结构、膜层或几何形状可能已被特意地强调。

图1B提供了半导体装置100的一部分在制造的后期阶段的截面图。已应用图案化工艺以去除部分的栅极结构108(形成第二开口130)及围绕栅极结构108的部分ILD结构114(形成第一开口129)以形成切口124(例如，第一开口129及第二开口130)，切口124将栅极结构108分成两个较短的栅极区段120、122。在图案化工艺期间已实施了蚀刻结束步骤以控制切口124的底部轮廓并降低栅极区段120、122之间的漏电(leakage)风险。

图案化工艺导致在切口124底部(此底部在混合鳍片105的顶部)的底部临界尺寸(bottomcritical dimension,BCD)126具有比切口的中间临界尺寸(middle criticaldimension,MCD)128更小的尺寸124(MCD>BCD)。在一些实施例中，MCD 128是BCD 126的1.2倍(MCD＝1.2*BCD)。由于BCD 126小于MCD 128，与BCD 126约等于MCD 128(例如，MCD＝0.9～1.1*BCD)的情况相比，每个栅极区段120、122中存在更多的栅极材料，从而降低漏电风险。此外，图案化工艺导致切口124延伸至混合鳍片105中，这确保了设置在混合鳍片105上方的栅极介电层110已被去除，从而进一步降低栅极区段120、122之间的漏电风险。在一些实施例中，切口124延伸至混合鳍片105中至少3nm(例如，蚀刻混合鳍片105的量>3nm)。

图2A是制造工艺200的流程图，其包括调整蚀刻条件以实现具有尺寸小于MCD的BCD(例如，MCD＝1.2*BCD)的切口及/或延伸至鳍片结构中的切口(例如，延伸至至少3nm)。额外的制造操作可以在工艺200的各种操作之间执行并且可以仅仅为了清楚及便于描述而被省略。这些各种操作都在本公开的构思及范围内。此外，并非所有操作都必须执行本文所提供的公开。另外，一些操作可以同时执行，或者以与图2A中所示的不同的顺序执行。因此，应当理解，可以在工艺200之前、过程中及/或之后提供附加工艺，并且一些其它工艺可能在本文中仅被简要描述。为了说明的目的，将参考图1B及图2B中所示的实施例来描述工艺200，其中图2B示出了在执行图2A的各种操作期间示例性切割124的示例性阶段。为描述工艺200而提供的附图仅用于说明目的并且不是按比例的。此外，这些图示可能未反映实际结构、部件或膜层的实际几何形状。出于说明目的，某些结构、膜层或几何形状可能已被特意地强调。

示例性工艺200包括执行蚀刻操作(例如，在等离子体干式蚀刻腔体(plasma dryetch chamber)中)以在栅极区段120、栅极区段122及混合鳍片105的顶部之间的PO层112中切割出开口130(操作202)。开口130被切割至设置于混合鳍片105上方的ILD结构114中的开口129的下方。

蚀刻操作包括在蚀刻期间选择用于控制聚合物层形成的钝化气体(操作206)以及使用气体源来执行部分蚀刻操作以切割栅极区段120之间的开口130、栅极区段122及混合鳍片105的顶部(操作208)，气体源包括蚀刻气体、钝化气体及稀释气体。ILD结构114用作等离子体干式蚀刻腔体中的蚀刻遮罩，并且ILD结构114中的开口定义了开口130的位置。栅极区段120、栅极区段122的表面在等离子体干式蚀刻腔体中被蚀刻以产生开口130。该阶段的开口130具有第一临界尺寸220。在部分蚀刻操作期间，聚合物层222可以形成在栅极区段120、122的侧壁上。在各种实施例中，部分蚀刻操作产生开口130，开口130具有约13.5nm的第一临界尺寸220。

在各种实施例中，使用包括蚀刻气体的气体源来完成部分蚀刻(例如，Cl₂/HBr/CF₄/CHF₃/CH₂F₂/CH₃F/C₄F₆/BCl₃/SF₆/H₂/NF₃)、钝化气体(例如N₂/O₂/CO₂/SO₂/CO/CH₄/SiCl₄)及稀释气体(例如Ar/He/Ne)。在各种实施例中，在部分蚀刻期间，蚀刻气体被控管在约0sccm(标准立方厘米每分钟)至约5000sccm之间以蚀刻栅极区段120、栅极区段122及混合鳍片105的顶部。执行部分蚀刻的腔体压力为约1mTorr至约5mTorr，等离子体源功率为约10W至约3000W，偏压功率为约0W至约3000W。在各种实施例中，在部分蚀刻期间，在蚀刻室中施加钝化气体以控制聚合物形成的速率，从而实现蚀刻特征的更好的阶梯覆盖(stepcoverage)。如本领域技术人员所知，可以通过调整钝化气体的流速、蚀刻时间及沉积时间来控制沉积在栅极区段120、122的侧壁上的聚合物的量。稀释气体也可以选择性地被添加到蚀刻剂气体(etchant gases)中，用于稀释及离子密度的控制。个别气体流率及蚀刻参数可以通过蚀刻剂及参数选择来优化以获得高蚀刻速率选择性。这些优化程序对于本领域技术人员来说是众所周知的。

蚀刻操作进一步包括重复部分蚀刻操作及随后的聚合物层形成步骤以形成开口130，其中开口130的底部置于混合鳍片105的顶部并且开口130的MCD大于该开口130的BCD(操作210)。

在形成开口130之后，示例性工艺200包括去除形成在开口130中的聚合物层222(操作212)。聚合物层222可以通过传统方法去除，例如湿式剥离或等离子体灰化(plasmaashing)操作。这些程序为本领域技术人员所熟知并被广泛实践。这些操作可以完成侧壁氧化物蚀刻而不蚀刻混合鳍片105的顶部。在各种实施例中，聚合物层的去除产生了开口130，开口130具有约14nm的第二临界尺寸224。

作为执行示例性工艺200的结果，第二开口130可以形成具有能够降低栅极区段120、122之间的漏电风险的底部轮廓。示例性工艺200的步骤还可包括用介电材料填充开口130以将栅极区段120、122彼此隔离(操作214)。

图8是根据各种实施例描绘用于去除由于CPO工艺或CMG工艺而在栅极区段820、822之间的开口830中形成的不想要的(unwanted)聚合物残留物的示例清洁工艺800的工艺流程图。

在操作802中，示例性清洁工艺800包括在栅极区段820、822之间提供开口830，其中开口830的底部置于混合鳍片832，且开口830具有临界尺寸840(例如，13.5nm)以及开口830中有聚合物残留物834，形成在开口830中栅极区段820、822的侧壁上。潜在的工艺可以包括在清洁工艺800中以用于从栅极区段820、822的侧壁去除聚合物残留物834，那些工艺包括预清洁工艺(804)、等离子体清洁工艺(806)及湿式清洁工艺(808)。

可以使用含氟气体执行预清洁工艺(804)。含氟气体可包括四氟甲烷(CF₄)、六氟化硫(SF₆)或三氟化氮(NF₃)、其它适用气体或上述的组合。等离子体清洁工艺(806)可以使用诸如氧等离子体在惰性气体环境例如氮气、氩气等中执行。可以通过将化学溶液流入开口中以进行湿式清洁工艺(808)。

在一个示例实施方式中，使用预清洁工艺(804)执行清洁工艺800可以导致开口830具有较少的聚合物残留物及在预清洁工艺(804)之后14nm的临界尺寸842，开口830在等离子体清洁工艺(806)之后具有更厚的氧化水平824及14nm的临界尺寸844，以及开口830在湿式清洁工艺(808)之后使聚合物残留物及氧化层被去除但具有15.5nm的临界尺寸846。

当使用蚀刻条件调整形成开口130时，预清洁工艺(804)不是必需的并且可以从清洁工艺800中省略。因此，为了去除不想要的聚合物残留物834，清洁工艺800可以包括等离子体清洁工艺(806)，随后是湿式清洁工艺(808)，而没有预清洁工艺(804)。

在一个示例实施方式中，在没有预清洁工艺(804)的情况下执行清洁工艺800可导致在等离子体清洁工艺(806)之后留下具有一些聚合物残留物及约14nm的临界尺寸848的开口830，以及在使用湿式清洁工艺(808)去除聚合物残留物之后留下具有约14nm的临界尺寸850的开口830。在没有预清洁工艺(804)的情况下执行清洁工艺800可以导致在清洁工艺800完成之后，开口830具有比临界尺寸846更小的临界尺寸846，临界尺寸846可以通过包括预预清洁工艺(804)的清洁工艺获得，(例如，CD 850<CD 846)。

CPO工艺及CMG工艺都可以通过蚀刻条件的调整来执行。图3A是半导体装置300在制造阶段期间的局部俯视图，示出了对栅极结构进行的密集切口(dense cuts)，并且图3B是半导体装置320在制造阶段期间的局部俯视图，示出了对栅极结构进行的疏离切口(isolation cuts)。

图3A示出了半导体装置300，其包括沿X方向延伸的多个鳍片302及沿Y方向延伸跨过多个鳍片302的多个多晶硅栅极结构304。在这个示例中，鳍片到鳍片的节距从约10至50nm，并且切割工艺(CPO或CMG)被认为提供了密集的切口306。示出了多个密集切口306，其中每个密集切口306(例如，切割二栅极)将两个多晶硅栅极结构304分离。在各种实施例中，密集切口具有约8至25nm的MCD及约10至20nm的BCD。在各种实施例中，鳍片302的宽度为约2至50nm(鳍片临界尺寸)，鳍片302的长度为约2至500nm(栅极临界尺寸)。

图3B示出了半导体装置320，其包括沿X方向延伸的多个鳍片322及沿Y方向延伸跨过多个鳍片322的多个多晶硅栅极结构324。在这个示例中，鳍片到鳍片的节距从约50至100nm，并且切割工艺(CPO或CMG)被认为提供了密集的切口326。示出了多个疏离切口326，其中每个疏离切口326(例如，切口LT)包括将许多个多晶硅栅极结构324分开的长沟槽。在各种实施例中，疏离切口具有约20至50nm的MCD及约15至35nm的BCD。在各种实施例中，鳍片322的宽度为约2至50nm(鳍片临界尺寸)，鳍片322的长度为约2至500nm(栅极临界尺寸)。

图4是描示出例制造工艺400的工艺流程图，该工艺利用蚀刻条件的调整来实现具有尺寸小于MCD的BCD(例如，MCD＝1.2*BCD)的切割及/或延伸至鳍片的切口结构(例如，延伸至鳍片至少3nm)。额外的制造操作可以在工艺400的各种操作之间执行并且可以仅仅为了清楚及易于描述而被省略。这些各种操作都在本公开的构思和范围内。此外，并非所有操作都需要执行本文提供的公开。另外，一些操作可以同时执行，或者以与图4中所示的不同的顺序执行。因此，应当理解，可以在工艺400之前、过程中及/或之后提供附加工艺，并且一些其它工艺可能在本文中仅被简要描述

出于例示性的目的，将参考图5A-5F及图6A-6F中所示的3-D(三维)半导体装置500的实施例来描述工艺400，其中图5A、图5D、图6A及图6D是图5B、图5E、图6B及图6E是3-D半导体装置500在各个制造阶段的栅极结构，图5B、图5E、图6B及图6E是3-D半导体装置500在各个制造阶段的栅极结构沿X-X切割线的截面图。图5C、图5F、图6C及图6F是3-D半导体装置500在执行图4的各种操作期间的各个制造阶段的栅极结构沿Y-Y切割线的截面图。为描述工艺400而提供的附图仅用于例示性目的并且不按比例绘制。此外，这些图示可能无法反映实际结构、部件或膜层的实际几何形状。出于说明目的，某些结构、膜层或几何形状可能已被特意地强调。

可以理解的是，半导体装置500的部分元件可以通过现有的半导体工艺流程来制造，因此这里仅对一些工艺进行简要描述。此外，示例性半导体装置可以包括各种其它装置及特征，例如其它类型的装置，例如附加晶体管、双极性晶体管、电阻器、电容器、电感器、二极管、保险丝及/或其它逻辑元件等，但是为了更好地理解本公开的概念而进行了简化。在一些实施例中，示例性装置包括可以互连的多个半导体装置(例如晶体管)，包括P型晶体管(p-channel Field-effect transistor,PFET)、N型晶体管(n-channel Field-effecttransistor,NFET)等。此外，应注意，工艺400的操作，包括参考附图给出的任何描述，仅是示例性的并且不旨在做出超过所附权利要求中具体记载的内容之外的限制。

图5A中描绘的示例3-D半导体装置500是FinFET装置并且包括基板502、沿基板502上方的Z方向(例如，垂直方向)突出的鳍片结构504a、504b、504c及504d(在本文中统称为504)，并且混合鳍片结构505a及505b(在本文中统称为505)也在基板502上方沿Z方向突出。如图所示，鳍片结构504在Y方向上彼此间隔开并且在X方向上彼此平行延伸。如进一步所示，鳍片结构504由浅沟槽隔离(STI)材料506隔离。鳍片结构504a、504b、504c及504d被示为从鳍片502突出，并且混合鳍片结构505a及505b与基板502分离。

设置在鳍片结构504、混合鳍片结构505及STI材料506之上的是栅极结构508。栅极结构508可以包括多个膜层，包括设置在鳍片结构504及混合鳍片结构505的上方及侧面的栅极介电层(未示出)，以及在STI材料506上方的功函数层(未示出)及多晶硅(PO)层，设置在形成栅极电极的栅极介电层之上，以及在图5A及随后的图中未示出的其它中间层。在该示例中，设置在栅极结构508上方及周围的是由氮化硅(SN)组成的层间介电质(ILD)结构514。设置在ILD结构514上方的是图案化光学光刻结构516(例如，硬遮罩)，例如包括底部抗反射涂层(bottom anti-reflective coating,BARC)及/或光刻胶(photoresist,PR)材料的结构。

参考图4，示例性工艺400包括执行光刻操作以在ILD结构上方提供图案化光学光刻结构，其将ILD结构的区暴露以进行处理(操作402)。图5A提供了在图案化光学光刻结构516已经沉积在ILD结构514及栅极结构508上方之后的示例半导体装置500的3-D描绘。图5B及图5C提供了在图案化光学光刻结构516已经沉积在ILD结构514及栅极结构508上方之后的示例半导体装置500的截面图。如图所示，图案化光学光刻结构516包括在混合鳍片结构505a及505b上方的刻痕(notch)518。这些刻痕暴露了随后在ILD结构514及栅极结构508中应被提供的切口位置。

示例性工艺400包括在ILD结构中由图案化光学光刻结构所暴露的区中形成开口(操作404)。图5D提供了在ILD结构514中形成开口520之后的示例半导体装置500的3-D描绘。图5E及图5F提供了在ILD结构514中形成开口520之后的示例半导体装置500的截面图。开口520可以通过光刻操作形成，包括通过去除光学光刻结构516的特定部分来图案化光学光刻结构516的各个膜层以及通过蚀刻操作(例如，湿式或干式蚀刻)蚀刻穿透光学光刻结构516的图案化层中的开口来形成开口520。图案化层将ILD结构514在其开口下方的区暴露以进行处理(例如，蚀刻操作)，并同时保持ILD结构514剩余区的完整。在蚀刻ILD结构514中的开口520之后，随后可以去除光学光刻结构516，例如通过湿式清洁(wet clean)或灰化(ashing)工艺。

示例性工艺400包括在栅极结构中形成开口以将栅极结构分成多个栅极区段(操作406)。图6A提供了在栅极结构508中已经形成开口522以将栅极结构分成多个栅极区段508a、508b之后的示例半导体装置500的3-D描绘。图5B及图5C提供了在栅极结构508中已形成开口522以将栅极结构分成多个栅极区段之后的示例半导体装置500的截面图。开口522已通过蚀刻操作(例如，干式蚀刻)形成，该蚀刻操作包括调整蚀刻条件以实现具有尺寸小于MCD的BCD(例如，MCD＝1.2*BCD)及/或延伸至混合鳍片结构505a、505b中(例如，延伸至至少3nm)的开口522。ILD结构514可在形成开口522的蚀刻操作期间用作遮罩，其中开口520将开口520下方的栅极结构508的区暴露以进行处理(例如蚀刻操作)，同时保持栅极结构508的其余区完好无损。在各种实施例中，栅极结构中的开口是使用类似于图2A所描述的那些操作来形成的。

示例性装置400还包括用介电材料填充栅极结构中的开口(操作408)。图6D提供了在开口520、522已经用介电材料524填充之后的示例半导体装置500的3-D描绘。图6E及图6F提供了在开口520、522已经用介电材料524填充之后的示例半导体装置500的截面图。开口520、522可以通过沉积操作填充介电材料524。沉积操作可包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或另一种沉积技术。

图7是示例半导体装置700的等角视图(isometric view)。示例半导体装置700包括在基板702上方沿Z方向(例如，垂直方向)突出的基板702鳍片结构704a及704b(统称为704)，以及在基板702上方沿Z方向延伸的混合鳍片结构705。如图所示，鳍片结构704及混合鳍片结构705在Y方向上彼此间隔开并且在X方向上彼此平行延伸。如进一步所示，鳍片结构704及混合鳍片结构705由浅沟槽隔离(STI)区706隔离。鳍片结构704被示为从基板702突出，但在其它实施例中可以与基板702分离。

设置在鳍片结构704、混合鳍片结构705及STI区706之上的是栅极结构708。栅极结构708包括形成闸电极的PO层。设置在混合鳍片结构705上方的是介电结构710，其与混合鳍片结构705一起将栅极结构708分成两个单独的栅极708a及708b。栅极708a及708b通过介电结构710及混合鳍片结构705彼此电性隔离。介电结构710已经形成在通过蚀刻工艺提供的开口中，该蚀刻工艺包括调整蚀刻条件以形成具有尺寸小于MCD的BCD(例如，MCD＝1.2*BCD)及/或延伸至混合鳍片结构705(例如，延伸至至少3nm)的开口。

在各种实施例中，介电结构710的MCD约为介电结构710的BCD的1.2倍。在各种实施例中，介电结构710在Z方向上延伸至混合鳍片结构705中一段距离，直到高度低于多个鳍片结构704a、704b中的至少两个。在各种实施例中，介电结构710在Z方向上延伸至混合鳍片结构705中一段距离，直到高度低于多个鳍片结构704a、704b至少3nm。在这些实施例中，在包括蚀刻条件调整的蚀刻工艺执行之前的混合鳍片结构705的高度至少与鳍片结构704a、704b的高度一样高。

由于介电结构710具有尺寸小于MCD的BCD(例如，MCD＝1.2*BCD)，并且介电结构710延伸至混合鳍片结构705中，示例半导体装置700的隔离栅极708a及708b之间具有更小的漏电风险。介电结构710连同STI区706及鳍片结构705协同工作以将栅极708a及708b彼此隔离。

经由改良的CPO及CMG工艺，所述的系统、方法及技术可以提供在隔离栅极之间具有更低漏电风险的半导体装置及半导体装置的制造方法。所述的系统、方法及技术可以利用蚀刻条件的调整来改进CPO及CMG工艺。所述的系统、方法及技术可以应用于密集切割及疏离切割。

一种半导体装置的制造方法，包括：提供基板，该基板包含多个鳍片及混合鳍片(hybrid fin)，鳍片及混合鳍片在该基板上方垂直地延伸，在鳍片及混合鳍片各自的三个面上具有连续(contiguous)栅极结构，以及浅沟槽隔离(shallow trench isolation,STI)材料，设置在鳍片及混合鳍片之间；在连续栅极结构上方及周围提供介电结构；在混合鳍片上方的介电结构中提供第一开口；蚀刻位于该第一开口下方及混合鳍片上方的连续栅极结构的一部分以在连续栅极结构中形成第二开口，该第二开口具有中间临界尺寸(middlecritical dimension,MCD)及底部临界尺寸(bottom critical dimension,BCD)，该第二开口将该栅极结构分成两个栅极区段(gate sections)，蚀刻步骤包括：在蚀刻过程中选择用以控制聚合物层形成的钝化气体；使用气体源以执行部分蚀刻(partial etching)操作以切割位于该连续栅极结构中的该第二开口，该气体源包括蚀刻气体、钝化气体及稀释气体，其中聚合物层形成在该第二开口的多个侧壁上；重复上述部分蚀刻操作及随后的聚合物层形成步骤以形成第二开口，第二开口的底部置于混合鳍片的顶部上并且第二开口的MCD大于第二开口的BCD；以及去除形成在第二开口中的聚合物层；其中第二开口具有由蚀刻步骤产生的底部轮廓，底部轮廓降低栅极区段之间的漏电(leakage)风险。

在方法的某些实施例中，其中第二开口的MCD是第二开口的BCD的约1.2倍。

在方法的某些实施例中，其中重复部分蚀刻操作步骤包括蚀刻掉设置在鳍片结构上方的栅极介电层。

在方法的某些实施例中，其中重复部分蚀刻操作步骤包括蚀刻掉混合鳍片一部分的高度。

在方法的某些实施例中，其中混合鳍片被蚀刻掉的部分的高度大于3nm。

在方法的某些实施例中，其中蚀刻该连续栅极结构的步骤包括在蚀刻步骤的期间切割两个平行连续栅极结构，并且第二开口将两个平行连续栅极结构中的每一个平行连续栅极结构分隔成两个单独部分(separate portions)。

在方法的某些实施例中，其中所述两个平行连续栅极结构中的每一个平行连续栅极结构为至少两个平行鳍片提供一栅极，其中所述两个平行鳍片之间具有约10至50nm的一节距(pitch)。

在方法的某些实施例中，其中蚀刻该连续栅极结构的步骤包括在蚀刻步骤的期间切割两个以上的平行连续栅极结构，且第二开口包括沟槽，将两个以上的平行连续栅极结构中的每一个平行连续栅极结构分隔成两个单独部分。

在方法的某些实施例中，其中两个以上的平行连续栅极结构中的每一个平行连续栅极结构为鳍片提供栅极，该鳍片与隔壁鳍片所组成的平行鳍片对中的两个鳍片具有约50至100nm的鳍片节距。

在方法的某些实施例中，其中连续栅极结构包括多晶硅(polysilicon,PO)结构。

一种半导体装置，包括：基板，具有沿基板上方的Z方向突出的多个鳍片结构，及设置在些鳍片结构中的至少两个鳍片结构之间的非导电的混合鳍片结构(non-conductivehybrid fin structure)；浅沟槽隔离(STI)材料，设置在鳍片结构之间并将鳍片结构彼此隔离；栅极结构，包括第一隔离栅极及第二隔离栅极；以及介电结构，介电结构与混合鳍片结构及STI材料一起隔离第一隔离栅极及第二隔离栅极，介电结构具有小于中间临界尺寸(MCD)的底部临界尺寸(BCD)，且介电结构延伸进混合鳍片结构。

在半导体装置的某些实施例中，其中介电结构的MCD是介电结构的BCD的约1.2倍。

在半导体装置的某些实施例中，其中介电结构在Z方向上延伸进混合鳍片结构中至一高度，此述高度低于鳍片结构中的至少两个鳍片结构的高度。

在半导体装置的某些实施例中，其中介电结构在Z方向上延伸进混合鳍片结构中至一高度，此述高度至少低于鳍片结构中的至少两个鳍片结构高度3nm。

在半导体装置的某些实施例中，其中栅极结构包括多晶硅(polysilicon,PO)结构。

一种半导体装置的制造方法，包括：提供半导体装置，包括：基板；鳍片结构，沿着基板上方的Z方向突出；混合鳍片；浅沟槽隔离(STI)材料，设置在鳍片结构之间；栅极结构，包括多晶硅(PO)层且设置在鳍片结构及STI材料上方；以及层间介电质(interlayerdielectric,ILD)结构，设置于PO层上方及周围。执行光刻(lithographic)操作，以在ILD结构上方提供图案化的光学光刻结构，光学光刻结构暴露混合鳍片结构上方的ILD结构中的区域；在ILD结构中被暴露的区域中形成第一开口；在栅极结构中形成一第二开口以将栅极结构分成多个栅极区段(gate sections)，其中第二开口具有底部，底部置于混合鳍片结构的顶部上，其中第二开口的底部临界尺寸(BCD)小于第二开口的中间临界尺寸(MCD)；以及以介电材料填充栅极结构中的第一开口及第二开口；其中，第二开口具有底部轮廓，底部轮廓降低栅极区段间的漏电(leakage)风险。

在方法的某些实施例中，其中第二开口的MCD是该第二开口的BCD的约1.2倍。

在方法的某些实施例中，其中在栅极结构中形成第二开口的步骤包括：在形成第二开口的期间选择用以控制聚合物层形成的钝化气体；使用气体源，气体源包括蚀刻气体、钝化气体及稀释气体以执行部分蚀刻(partial etching)操作以切割栅极结构中的第二开口，其中聚合物层形成在第二开口的多个侧壁上；重复上述部分蚀刻操作及随后的聚合物层形成步骤以形成第二开口，其中第二开口的底部置于混合鳍片的顶部上并且第二开口的MCD大于第二开口的BCD；以及去除形成在第二开口中的聚合物层。

在方法的某些实施例中，其中重复部分蚀刻操作的步骤包括：蚀刻掉位于鳍片结构上方的栅极介电层；以及蚀刻掉混合鳍片一部分的高度。

以上概述数个实施例的部件，以便在本新型所属技术领域中技术人员可更易理解本新型实施例的观点。在本新型所属技术领域中技术人员应理解，他们能以本新型实施例为基础，设计或修改其它工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本新型所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本新型的构思与范围，且他们能在不违背本新型的构思和范围之下，做各式各样的改变、取代和替换。

Claims

1.一种半导体装置，其特征在于，包括：

一基板，其具有沿着该基板上方的Z方向突出的多个鳍片结构，及设置在该些鳍片结构中的至少两个鳍片结构之间的一非导电混合鳍片结构；

一浅沟槽隔离材料，设置在该些鳍片结构之间并将该些鳍片结构彼此隔离；

一栅极结构，包括一第一隔离栅极及一第二隔离栅极；以及

一介电结构，该介电结构与该混合鳍片结构及该浅沟槽隔离材料一起隔离该第一隔离栅极及该第二隔离栅极，该介电结构具有小于一中间临界尺寸的一底部临界尺寸，且该介电结构延伸至该混合鳍片结构中。

2.如权利要求1所述的半导体装置，其特征在于，该些鳍片结构具有约2至500nm的长度。

3.如权利要求1所述的半导体装置，其特征在于，该些鳍片结构具有约2至50nm的宽度。

4.如权利要求1所述的半导体装置，其特征在于，该些鳍片结构间具有约约50至100nm的一节距。

5.如权利要求1所述的半导体装置，其特征在于，该些鳍片结构之间的该浅沟槽隔离材料没有接缝或空隙。

6.如权利要求1所述的半导体装置，其特征在于，该介电结构的该中间临界尺寸是该介电结构的该底部临界尺寸的约1.2倍。

7.如权利要求1所述的半导体装置，其特征在于，该介电结构的该中间临界尺寸为约20至50nm。

8.如权利要求1所述的半导体装置，其特征在于，该介电结构的该底部临界尺寸为约15至35nm。

9.如权利要求1所述的半导体装置，其特征在于，该介电结构在Z方向上延伸至该混合鳍片结构中至一高度，该高度低于该些鳍片结构中的所述至少两个鳍片结构的一高度。

10.如权利要求1-9中任一项所述的半导体装置，其特征在于，该介电结构在Z方向上延伸至该混合鳍片结构中至一高度，该高度低于该些鳍片结构中的所述至少两个鳍片结构的一高度至少3nm。