KR100645849B1 - 반도체장치 - Google Patents

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KR100645849B1
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호리신지
타니가미타쿠지
요코야마타카시
타케우치노보루
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샤프 가부시키가이샤
후지오 마수오카
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Abstract

반도체기판과, 상기 반도체기판 상에 형성되는 제 1도전형의 주상반도체층과, 상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층과, 상기 주상반도체층의 측면에 게이트절연막을 개재해서 형성되는 게이트전극을 갖는 메모리셀을 포함하고, 상기 주상반도체층의 내부에 제 2도전형의 반도체층, 절연체 또는 공동을 구비한 반도체장치에 의해 과제를 해결한다.
반도체장치

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 2는 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 3은 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 4는 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 5는 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 6은 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 7은 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 8은 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 9는 본 발명의 반도체장치에 있어서의 일실시예를 나타내는 개략 단면도,
도 10은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 11은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 12는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 13은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요 부의 개략 공정 단면도,
도 14는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 15는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 16은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 17은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 18은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 19는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 20은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 21은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 22는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 23은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요 부의 개략 공정 단면도,
도 24는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 25는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 26은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 27은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 28은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 29는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 30은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 31은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 32는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 33은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요 부의 개략 공정 단면도,
도 34는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 35는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 36은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 37은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 38은 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 39는 본 발명의 주상반도체층의 제조방법의 일실시예를 설명하기 위한 요부의 개략 공정 단면도,
도 40은 종래 예의 반도체장치에 있어서의 개략 단면도,
도 41은 종래 예의 반도체장치에 있어서의 개략 단면도.
※ 도면의 주요 부분에 대한 부호 설명
1 : 기판 2 : P형 웰
4, 110 : 주상반도체층 4a,4b,500,600 : 소스ㆍ드레인 확산층
5 : 게이트절연막 6, 300 : 게이트전극
7, 910 : 층간 절연막 9 : 절연영역
10 : 전극 100 : P형 실리콘기판
150 : 반도체층 160, 850 : 절연체
200, 240 : 게이트산화막 201, 220, 250, 335 : 절연막
210, 230 : 터널산화막 310, 350 : 부유 게이트전극
320, 360 : 제어 게이트전극 330 : ONO막으로 이루어진 전하축적층
340 : 미세결정실리콘으로 이루어진 전하축적층
370 : 선택 게이트전극 700 : 확산층
815∼818, 823, 825, 827, 860∼863 : 실리콘질화막
821, 822, 824, 826, 828, 829, 870 : 실리콘산화막
900 : 공동
본 발명은 반도체장치에 관한 것이다. 더욱 상세하게는, 본 발명은 특히 M0S트랜지스터 및 메모리 트랜지스터를 사용한 반도체집적회로에 매우 적당하게 사용할 수 있는 반도체장치에 관한 것이다.
반도체집적회로는 고집적화의 한 길을 가고 있다. 이 집적화에 따라 반도체집적회로의 제조는 서브 미크론 영역까지 미세화가 진행되고 있다. 그런데, 반도체집적회로는 종래의 평면형 구조(예를 들면, 종래의 평면형 M0S(금속-산화막-반도체)트랜지스터)의 경우 서브 미크론 영역까지 미세화가 진행되면 여러가지 문제가 발생한다.
예를 들면, 첫번째 문제로, 상기 M0S트랜지스터의 게이트 장이 짧아지면 소위 단채널효과에 의한 임계값 전압의 저하나 핫캐리어효과에 의한 트랜지스터 특성의 열화가 발생한다. 두번째 문제로, 상기 MOS트랜지스터의 게이트 폭이 짧아지면 소위 좁은 채널효과에 의한 임계값 전압의 증대가 발생함과 아울러 채널 폭이 좁기 때문에 필요한 전류량의 확보가 불가능하다.
이상과 같은, 종래의 평면형 MOS트랜지스터의 두가지 문제점을 해결하기 위해서 SGT(Surrounding Gate Transistor)라고 불리는, 도 40(a)와 (b)에 나타낸 바와 같은 3차원 구조의 M0S트랜지스터가 일본특허공개평6-334146호 공보에 제안되어 있다. 도 40(a)와 (b)는 n채널형의 SGT이다. 도 40(a)와 (b)의 SGT는 표면에 p형 층을 가지는 실리콘기판 등의 기판(1) 상에 형성된 p형의 주상반도체층(4, 예를 들면 주상실리콘층)을 둘러싸도록 기둥의 측면에 게이트절연막(5)을 개재해서 게이트전극(6)이 형성되어 있다. 주상반도체층(4)의 상부와 하부에는 각각 소스ㆍ드레인 확산층(4a,4b)이 형성되어 있다. p채널형의 SGT라면, n채널형의 SGT와, 채널영역, 소스ㆍ드레인 확산층, 게이트전극의 도전성이 역으로 되는 것만으로 구조는 거의 같다.
따라서, 이 구조에서는 M0S트랜지스터의 점유 면적을 크게 함이 없이, 주상반도체층(4)의 높이를 크게 해서 게이트 장을 길게 할 수 있으므로, 상기 첫번째 문제점을 해결할 수 있다. 또한, 주상반도체층(4)의 주위를 둘러싸는 영역이 채널영역이 되므로, 작은 점유 면적 내에 큰 게이트 폭을 확보할 수 있어 상기 두번째 문제점도 해결할 수 있다.
또한, SGT에서는 게이트전극이 채널영역을 둘러싸는 것과 같은 구조이므로 게이트전극의 채널영역에 대한 제어성이 강해진다. 그 때문에, M0S트랜지스터의 서브 임계 특성이 급격이 높아져서, 서브 임계 스윙(S factor로 불리고, S=(InlO)ㆍdVgs/d(1ogId)=(InlO)ㆍ(kT/q)(1+Cd/Cox)으로 표현됨)이 작은 트랜지스터가 실현 가능한 이점이 있다. 여기에서 Vgs는 트랜지스터의 게이트/소스 사이의 전위, Id는 드레인 전류, Cd는 공핍층 용량, Cox는 게이트 용량이다.
또한, 주상반도체층(4)의 측벽의 채널영역 표면에서 연장된 공핍층이 주상반도체층(4) 전체를 공핍화시켜, 이것에 의해 공핍층 용량(상기 Cd)이 없을 경우의 이상적인 서브 임계 스윙을 얻을 수 있다.
또, 주상반도체층(4)의 폭을 작게 하면, 주상반도체층(4)의 하부에 형성된 소스ㆍ드레인 확산층으로부터 공핍층이 연장되고, 그 공핍층에 의해서 주상반도체층(4) 전체를 공핍화할 수 있다. 그 때문에, 채널영역이 기판(1)으로부터 분리됨으로써 기판 바이어스의 변동에 따라 임계값 전압의 변동이 발생하기 어렵다. 따라서, 기판 바이어스 효과가 저감된 M0S트랜지스터를 얻을 수 있다.
또한, 주상반도체층(4) 내부가 완전 공핍화됨으로써 트랜지스터 오프시 소스ㆍ드레인층 사이의 누출 전류를 저하시키는 것이 가능하고, 저소비 전력화가 가능해진다.
또한, 일본특허공개평6-334146호에 기재된 SGT에서는, 상기 주상반도체층의 내부에 기둥의 높이 방향으로 연장되어 있는 절연영역(9)을 마련하고, 도 41(a)와 (b)에 나타낸 바와 같은 구조로 하는 것도 제안되어 있다. 도면에서 7은 층간 절연막이다. 이 구조에 의하면, 상기 주상반도체층의 폭을, 예를 들면 서브 1/4 미크론 레벨까지 미세화하지 않아도 이상적인 서브 임계 스윙을 가지거나 또는 기판 바이어스 효과가 없는 M0S트랜지스터를 얻는 것이 가능하다.
즉, 도 41(a)와 (b)의 구성에서는, 주상반도체층의 채널영역의 내측에 절연영역(9)이 형성된다. 이것에 의해, 주상반도체층의 폭의 크기에 관계없이 상부 혹은 하부 소스ㆍ드레인층에서 연장되는 공핍층으로 주상반도체층의 채널영역 전체를 완전 공핍화시킬 수 있다. 이것 때문에, 이상적인 서브 임계 스윙을 가지거나 또는 기판 바이어스 효과가 없는 M0S트랜지스터를 얻을 수 있다.
이상과 같이, SGT는 미세화와 아울러 평면형 MOS트랜지스터에서 발생하는 소위 단채널효과, 좁은 채널효과에 의한 트랜지스터 특성 열화의 문제를 해결할 수 있고, 서브 임계 스윙이 작으면서 동시에 기판 바이어스 효과가 저감된 완전 공핍화 M0S트랜지스터의 후보이다.
이러한 이상적인 SGT를 실현하기 위해서는, 주상반도체층의 하부에 형성되는 소스ㆍ드레인 확산층에서 연장되는 공핍층이 주상반도체층 전체를 공핍화할 필요가 있다. 그 때문에, 주상반도체층의 폭을, 예를 들면 서브 1/4미크론 레벨까지 작게 하지 않으면 안된다.
그러나, 이러한 구조의 SGT의 형성은 리소그래피 기술의 관점에서 곤란하다. 더욱이, 주상반도체층의 폭을 작게 하면 채널영역이 작아지므로, 주상반도체층의 크기의 자유도가 없어지고, LSI 디자인 상에 부적합이 발생하는 문제가 있었다.
또, 주상반도체층의 채널영역의 내측에 절연영역을 형성함으로써, 주상반도체층의 폭의 크기에 관계없이 상부 혹은 하부 소스ㆍ드레인 확산층으로 연장되는 공핍층을 사용해서 주상반도체층의 채널영역 전체를 완전 공핍화시키는 것이 가능하다. 그러나, 이 경우 완전 공핍화 동작을 실현하기 위해서는, 상기 주상반도체층의 채널영역의 내측에 형성하는 절연영역과 채널영역 하면의 거리를 채널영역의 공핍층 폭 이하로 할 필요가 있다.
또, 상기 공보에는 SGT를 주상반도체층 높이 방향으로 다단으로 적층한, 소위 S-SGT(Stacked-Surrounding Gate Transistor)이 기재되어 있다. 그러나, 이 S-SGT에서는 주상반도체층의 채널영역을 공핍화시키는 것이 곤란하다.
본 발명은 상기 실정을 감안하여 이루어진 것이며, SGT로 대표되는 3차원구조의 MOS트랜지스터나 메모리 셀 혹은 S-SGT플래시 메모리로 대표되는 다단 적층형의 3차원구조의 메모리 셀의 기판 바이어스 효과의 저감을 과제로 한다.
이러한 본 발명에 의하면, 반도체 기판 상에 형성되는 제 1도전형의 주상반도체층과, 상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층과, 상기 주상반도체층의 내부에 형성되는 제 2도전형의 반도체층 또는 공동과, 상기 주상반도체층의 측면에 게이트절연막을 개재해서 형성되는 게이트전극을 가지거나 또는 전하축적층을 개재해서 형성되는 제어 게이트전극을 가지는 메모리 셀을 포함하는 것을 특징으로 하는 반도체장치가 제공된다.
또, 본 발명에 의하면, 반도체기판 상에 형성되는 주상반도체층과,
상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층과,
상기 주상반도체층의 내부에 형성되는 절연체와,
상기 주상반도체층의 측면에 전하축적층을 개재해서 형성되는 제어 게이트전극으로 구성되는 메모리 셀이 둘 이상 적층되어 이루어지고,
각 메모리 셀을 구성하는 상기 주상반도체층은, 반도체기판 표면에 대하여 수평방향의 단면적이 단계적으로 작아지도록 적층됨으로써 계단 상의 구조를 가지며,
상기 계단 상의 구조를 가지는 주상반도체층의 적층체의 단차부와, 이 단차부 바로 위의 주상반도체층의 측면에 걸쳐서 상기 전하축적층 혹은 상기 제어 게이트전극이 배치되는 것을 특징으로 하는 반도체장치가 제공된다.
(발명의 실시형태)
본 발명은 SGT구조를 가지는 반도체장치에 있어서, 반도체기판 상에 형성되는 제 1도전형의 주상반도체층 중에 제 2도전형의 반도체층 또는 공동을 구비하는 것을 하나의 특징으로 하고 있다. 또한, SGT구조를 가지는 반도체장치에 있어서, 게이트전극이 주상반도체층의 측면에 게이트절연막 또는 전하축적층을 개재해서 형성되어 있는 것도 하나의 특징으로 하고 있다.
본 발명에 사용할 수 있는 반도체기판은 특별히 한정되지 않고, 공지의 기판을 모두 사용할 수 있다. 예를 들면, 실리콘기판, 실리콘게르마늄기판 등을 들 수 있다. 그 다음, 반도체기판 상에 형성되는 제 1도전형의 주상반도체층을 구성하는 반도체는 특별히 한정되지 않는다. 예를 들면, 실리콘과 같은 반도체를 들 수 있다. 제 1도전형으로는 n 또는 p형의 하나이다. n형을 부여하는 불순물로서는 인, 비소 등을 들 수 있고, p형을 부여하는 불순물로서는 붕소 등을 들 수 있다.
다음에, 주상반도체층의 상부와 하부에, 제 2도전형의 소스ㆍ드레인 확산층이 형성되어 있다. 여기에서, 제 2도전형은 제 1도전형이 p형의 경우 n형, n형의 경우 p형이다.
다음에, 주상반도체층의 내부에는 제 2도전형의 반도체층 또는 공동이 형성되어 있다. 제 2도전형의 반도체층은 보통 주상반도체층과 같은 종류의 반도체재료로 이루어진다. 제 2도전형의 반도체층의 불순물 농도, 제 2도전형의 반도체층 및 공동의 크기 및 형상은 기판 바이어스효과를 방지할 수 있는 한 특별히 한정되지 않는다.
주상반도체층의 측면에 게이트절연막 또는 전하축적층을 개재해서 게이트전극이 형성되어 있다. 한편, 제 2도전형의 반도체층을 구비할 경우는 게이트절연막 또는 전하축적층의 어느 하나를 구비해도 좋으며, 공동을 구비할 경우는 전하축적층을 구비한다.
게이트절연막은 특별히 한정되지 않고 공지의 절연막을 모두 사용할 수 있다. 예를 들면, 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 그것들의 적층체 등의 절연막, 산화알루미늄막, 산화티타늄막, 산화탄탈막, 산화하프늄막 등의 고유전체막을 들 수 있다.
전하축적층은 전하를 축적하는 기능을 가지는 한 특별히 한정되지 않는다. 예를 들면, 다결정 실리콘으로 이루어지는 부유 게이트전극, 실리콘산화막-실리콘질화막-실리콘산화막, 미세한 다결정 실리콘 입자로 이루어지는 층 등을 들 수 있다.
게이트전극 또는 제어 게이트전극을 구성하는 재료로서는, 보통 게이트전극으로서 사용되는 재료를 모두 사용할 수 있다. 구체적으로는 실리콘, 실리사이드, 금속 등을 들 수 있다.
또한, 본 발명에서는 S-SGT구조를 가지는 반도체장치에 있어서, 반도체기판 상에 형성되는 제 1도전형의 주상반도체층 중에 제 2도전형의 반도체층, 절연체 또는 공동을 구비하는 것을 하나의 특징으로 하고 있다. 또한, SGT구조를 가지는 반도체장치에 있어서, 게이트전극이 주상반도체층의 측면에 게이트절연막 또는 전하축적층을 개재해서 형성되어 있는 것도 하나의 특징으로 하고 있다.
S-SGT구조에서는 SGT가 복수개 적층되어 있다. 적층개수는 2개 이상이면 특별히 한정되지 않는다. 바람직한 적층개수는 2n개(n은 자연수)이다. 구체적으로는 2, 4, 6, 8개를 들 수 있다.
또, 주상반도체층 중에 존재하는 절연체를 구성하는 재료로서는 특별히 한정되지 않지만, 산화실리콘을 들 수 있다. 절연체 이외의 S-SGT의 구성요소는 상기 SGT와 같은 요소를 사용할 수 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조해서 설명한다.
(실시예 1)
도 1은 본 발명의 일실시예의 3차원 구조의 MOS트랜지스터를 나타내는 모식적인 단면도이다. 한편, 본 실시예에서는 n형 M0S트랜지스터에 관하여 나타낸다.
이 실시예에서는 p형 실리콘기판(100) 상에 주상반도체층(110)이 형성되어 있다. 또한, 상기 주상반도체층(110)의 측면의 적어도 일부를 활성영역면으로 하고, 상기 활성영역면의 적어도 일부에 예를 들면 열산화에 의해 형성된 게이트산화막(200)이 형성되어 있다. 또한, 상기 게이트산화막(200)의 적어도 일부를 덮도록, 예를 들면 다결정 실리콘으로 이루어지는 게이트전극(300)이 배치되어 있다.
그리고, 상기 주상반도체층(11O)의 상면 및 하면에는 n형 확산층으로 이루어지는 소스ㆍ드레인 확산층(500,600)이 마련되고, 3차원 구조의 MOS트랜지스터(메모리 셀)이 구성되어 있다.
주상반도체층(110)의 내부의 적어도 일부에 상기 주상반도체층(110)과는 역도전형, 본 실시예에서는 n형의 반도체층(150)이 형성되어 있다. 상기 반도체층(150)은 주상반도체층(110)의 내부에 형성되고, 또한 채널반전시 상기 주상반도체층(110)이 완전 공핍화하는 한 그 형상 및 크기는 특별히 한정되지 않는다.
상기와 같은 구조로 함으로써, 주상반도체층(110)과 상기 주상반도체층(110)의 내부에 형성된 반도체층(150)의 사이에 PN접합이 형성된다. 그 때문에, 상기 주상반도체층(110)의 내부에 공핍층이 형성된다. 그 결과, 상기 주상반도체층(110)의 폭이 크고, 높이가 높아도 채널반전시 상기 주상반도체층(110)을 용이하게 완전 공 핍화할 수 있다. 따라서, 이상적인 서브 임계 스윙을 가지는 기판 바이어스 효과가 저감된 MOS트랜지스터를 얻을 수 있다. 도 1에서 910은 층간절연막을 의미한다.
또한, 도 2에 주상반도체층(110)의 내부에 형성된 상기 주상반도체층(110)과 역도전형의 반도체층(150)에 전극(10)을 형성했을 경우의 구조를 나타낸다. 이 구조에서는 반도체층(150)의 전위를 제어하는 것이 가능해진다. 예를 들면 본 실시예의 경우, 정전위(V1)를 인가함으로써, 상기 주상반도체층(110)과 반도체층(150)의 사이에 형성된 PN접합이 역바이어스된다. 그 결과, 공핍층이 넓어지고, 보다 큰 폭을 가지는 주상반도체층(110)의 경우에도 상기 주상반도체층(110)을 용이하게 완전 공핍화할 수 있다. 따라서, 이상적인 서브 임계 스윙을 가지는 기판 바이어스 효과가 저감된 MOS트랜지스터를 얻을 수 있다. 도 2에서 201은 절연막을 의미한다.
반도체층(150)은 예를 들면, 주상반도체층을 형성한 후 경사 이온 주입을 사용함으로써 용이하게 형성할 수 있다.
또한, 상기 실시예에서는 n형 MOS트랜지스터의 경우를 나타냈지만, p형 MOS트랜지스터에 있어서도 도전형을 모두 역도전형으로 함으로써, 상기 실시예를 적용할 수 있는 것은 당연하다.
(실시예 2)
다음에, 본 발명의 다른 실시예(실시예2)에 대해서 도 3을 사용해서 설명한다.
도 3은 3차원 구조의 SGT플래시메모리를 나타내는 모식적인 단면도이다. 또한, 본 실시예에서는 p형 기판을 사용한 SGT플래시메모리에 대해서 나타낸다.
이 실시예에서는 p형 실리콘기판(100) 상에 주상반도체층(110)이 형성되어 있다. 또, 상기 주상반도체층(110)의 측면의 적어도 일부를 활성영역면으로 하고, 상기 활성영역면의 적어도 일부에 예를 들면 열산화에 의해 형성된 터널산화막(210)이 형성되어 있다. 또한, 상기 터널산화막(210)의 적어도 일부를 덮도록, 예를 들면 다결정 실리콘으로 이루어지는 부유 게이트전극(310)이 배치되어 있다. 그리고, 상기 부유 게이트전극(310)을 덮도록, 예를 들면 실리콘산화막-실리콘질화막-실리콘산화막, 소위 ONO막으로 이루어지는 절연막(220)이 배치되어 있다. 또한, 절연막(220) 상에 제어 게이트전극(320)이 배치된 구조로 이루어져 있다.
그리고, 주상반도체층(11O)의 상면 및 하면에는 n형 확산층으로 이루어지는 소스ㆍ드레인 확산층(500,600)이 마련되어, 3차원 구조 메모리가 구성되어 있다.
주상반도체층(110)의 내부의 적어도 일부에 상기 주상반도체층(110)과는 역도전형, 본 실시예에서는 n형의 반도체층(150)이 형성되어 있다. 또한, 상기 실시 예와 같이 반도체층(150)은 주상반도체층(110)의 내부에 형성되고, 또한 채널반전시 상기 주상반도체층(110)이 완전 공핍화하는 한 그 형상 및 크기는 특별히 한정되지 않는다.
이 실시예에 있어서도, 실시예 1에서 나타낸 바와 같이 상기 주상반도체층(110)과 상기 주상반도체층(110)의 내부에 형성된 반도체층(150)의 사이에 PN접합이 형성된다. 그 때문에, 주상반도체층(110)의 내부에 공핍층이 형성된다. 그 결과, 주상반도체층(110)의 폭이 크고, 높이가 높아도 채널반전시 상기 주상반도체층(110)을 용이하게 완전 공핍화할 수 있다. 따라서, 이상적인 서브 임계 스윙을 가 지는 기판 바이어스 효과가 저감된 SGT플래시메모리를 얻을 수 있다.
또, 본 실시예에 있어서도, 실시예 1에서 나타낸 바와 같이 주상반도체층(110)의 내부에 형성된 반도체층(150)에 전극을 형성해도 좋다. 이 구성에 의해, 반도체층(150)의 전위를 제어할 수 있으므로, 보다 큰 폭을 가지는 주상반도체층(110)의 경우에도 상기 주상반도체층(110)이 용이하게 완전 공핍화할 수 있다. 따라서, 이상적인 서브 임계 스윙을 가지는 기판 바이어스 효과가 저감된 SGT플래시메모리를 얻을 수 있다.
또한, 본 실시예로 나타낸 다결정 실리콘으로 이루어지는 부유 게이트전극을 전하축적층으로서 사용한 플래시메모리에 한정하지 않고, 도 4에 나타낸 바와 같이, 산화막-질화막-산화막(ONO막)으로 이루어지는 전하축적층(330)을 사용하는, 소위 MONOS형 메모리나 도 5에 나타낸 바와 같이 미세결정 실리콘으로 이루어지는 전하축적층(340)을 사용하는 메모리에도 적용할 수 있는 것은 당연하다.
또한, 상기 실시예에서는 p형 기판의 경우를 나타냈지만, n형 기판의 경우에 있어서도 도전형을 모두 역도전형으로 함으로써, 적용할 수 있는 것은 당연하다.
(실시예 3)
다음에, 본 발명의 다른 실시예(실시예3)에 대해서 도 6을 사용해서 설명한다.
도 6은 3차원 구조의 S-SGT플래시메모리를 나타내는 모식적인 단면도이다. 또한, 본 실시예에서는 p형 기판을 사용했을 경우에 대해서 나타낸다.
이 실시예에서는, p형 실리콘기판(100) 상에 적어도 둘 이상의 단을 가지는 주상반도체층(110)이 형성되어 있다. 각 단을 구성하는 주상반도체층(110) 마다 메모리 셀이 형성되어 있다.
메모리 셀은 다음의 구성을 가진다. 우선, 상기 주상반도체층(11O)의 측면의 적어도 둘 이상의 면을 활성영역면으로 하고, 상기 활성영역면의 적어도 일부에 예를 들면 열산화에 의해 형성된 터널산화막(230)이 형성되어 있다. 또한, 상기 터널산화막(230)의 적어도 일부를 덮도록, 예를 들면 다결정 실리콘으로 이루어지는 부유 게이트전극(350)이 배치되어 있다. 그리고, 상기 부유 게이트전극(350)을 덮도록, 예를 들면 실리콘산화막-실리콘질화막-실리콘산화막, 소위 ONO막으로 이루어지는 절연막(250)이 배치되어 있다. 또한, 절연막(250) 상에, 예를 들면 다결정 실리콘으로 이루어지는 제어 게이트전극(360)이 배치되어 있다.
상기 메모리 셀은 상기 주상반도체층(110)의 일부에 형성된 확산층(700)을 개재해서 복수개, 예를 들면 적어도 둘 이상 직렬로 배치되어 있다. 또한, 직렬로 접속된 메모리 셀의 양단부에 확산층(700)을 개재해서 선택 트랜지스터가 형성되어 있다.
상기 선택 트랜지스터는 단을 가지는 주상반도체층(11O)의 최상부의 단과 최하부의 단에 형성되어 있다. 각각의 선택 트랜지스터는 주상반도체층(110)의 측면의 적어도 일부를 덮는 게이트 산화막(240)과 상기 게이트 산화막(240)의 적어도 일부를 덮는 선택 게이트전극(370)으로 이루어진다.
그리고, 상기 주상반도체층(11O)의 상면 및 하면에는 n형 확산층으로 이루어지는 소스ㆍ드레인 확산층(500,600)이 마련되어, 3차원 구조의 S-SGT플래시메모리 가 구성되어 있다.
또한, 도 6에 나타낸 구조에서는 주상반도체층(110)이 4단을 가지는 경우를 나타내고 있다. 주상반도체층(11O)의 내부의 적어도 일부에 상기 주상반도체층(11O)과는 역도전형, 본 실시예에서는 n형의 반도체층(150)이 형성되어 있다. 또한, 본 실시예에서는 상기 반도체층(150)의 형상을 상기 주상반도체층(110)과 같은 계단형상으로 나타내고 있다. 그러나, 상기 반도체층(150)은 상기 주상반도체층(110)의 내부에 형성되고, 또한 모든 메모리 셀, 선택 트랜지스터 각각의 채널반전시 상기 주상반도체층(110)이 완전 공핍화하는 한 그 형상 및 크기는 특별히 한정되지 않는다.
이 실시예에 있어서도, 실시예 1에서 나타낸 바와 같이 상기 주상반도체층(110)과 상기 주상반도체층(110)의 내부에 형성된 반도체층(150)의 사이에 PN접합이 형성된다.
그 때문에, 주상반도체층(110)의 내부에 공핍층이 형성된다. 그 결과, 주상반도체층(110)의 폭이 크고, 높이가 높아도 채널반전시 상기 주상반도체층(110)이 용이하게 완전 공핍화할 수 있다. 따라서, 이상적인 서브 임계 스윙을 가지는 기판 바이어스 효과가 저감된 S-SGT플래시메모리를 얻을 수 있다.
또, 본 실시예에 있어서도, 실시예 1에서 나타낸 바와 같이 주상반도체층(110)의 내부에 형성된 반도체층(150)에 전극을 형성해도 좋다. 이 구성에 의해, 반도체층(150)의 전위를 제어할 수 있으므로, 보다 큰 폭을 가지는 주상반도체층(110)의 경우에도 상기 주상반도체층(110)이 용이하게 완전 공핍화할 수 있다. 따 라서, 이상적인 서브 임계 스윙을 가지는 기판 바이어스 효과가 저감된 S-SGT플래시메모리를 얻을 수 있다.
또, 본 실시예에 있어서는 주상반도체층(110)이 4단을 가지는 경우를 나타내고 있지만, 단수에 대해서는 둘 이상의 단을 가지고 있으면, 그 단수는 특별히 한정되지 않는다. 또한, 본 실시예에 있어서는, 적층된 메모리 셀 및 선택 트랜지스터를 구성하는 주상반도체층의 각각의 폭이 아래의 단만큼 큰 경우를 나타내고 있다. 그러나, 각 폭은 동일해도 좋으며, 각각의 폭의 상대관계는 특별히 한정되지 않는다.
또한, 본 실시예에 있어서도, 실시예 2에서 나타낸 바와 같이, 예를 들면 다결정 실리콘으로 이루어지는 부유 게이트전극을 사용한 플래시메모리에 한정하지 않고, 실리콘산화막-실리콘질화막-실리콘산화막으로 이루어지는 전하축적층을 사용하는, 소위 MONOS형 메모리나 미세결정 실리콘으로 이루어지는 전하축적층을 사용하는 메모리에도 적용할 수 있는 것은 당연하다.
또한, 상기 실시예에서는 p형 기판의 경우를 나타냈지만, n형 기판의 경우에 있어서도 도전형을 모두 역도전형으로 함으로써 적용할 수 있는 것은 당연하다.
(실시예 4)
이어서, 본 발명의 다른 실시예(실시예4)에 대해서 도 7을 사용해서 설명한다.
도 7은 3차원 구조의 M0S트랜지스터를 나타내는 모식적인 단면도이다. 또한, 본 실시예에서는 n형 M0S트랜지스터에 대해서 나타낸다.
본 실시예에 있어서는, 실시예 1에 나타낸 3차원 구조의 MOS트랜지스터에 있어서, 주상반도체층(110)의 내부의 적어도 일부를 공동화한 경우의 구조로 이루어져 있다.
또한, 주상반도체층 내부에 공동(900)을 형성하는 방법으로서는, 예를 들면 다음의 방법이 있다. 즉, 실리콘기판 상에 Si에 대한 선택비가 있는 재료(예를 들면 산화막)을 주상으로 형성한다. 이어서, 에피택셜법에 의해 주상산화막 표면에 Si에피택셜층을 형성한다. 그 후, Si에피택셜층 상면의 일부를 개구하고, 그 개구부를 마스크로서 HF용액 등을 사용해 습식 에치(Wet Etch)로 주상산화막층을 에칭 제거한다. 또한, 개구를 에피택셜 또는 산화막의 퇴적 등으로 닫는다. 이러한 방법에 의해 공동(900)을 얻을 수 있다.
상술한 바와 같이, 주상반도체층(110)의 적어도 일부를 공동화함으로써, 주상반도체층(110)을 예를 들면 서브 1/4 미크론 레벨까지 미세화하지 않고, 이상적인 서브 임계 스윙을 가지거나 혹은 기판 바이어스 효과가 없는 MOS트랜지스터를 얻는 것이 가능해진다.
또한, 주상반도체층(110) 내부의 공동(900)은 주상반도체층(110) 내부에 형성되고, 동시에 채널반전시 상기 주상반도체층(110)이 완전 공핍화하는 한, 그 형상 및 크기는 특별히 한정되지 않는다.
또, 실시예 2 및 실시예 3에서 나타낸 메모리 셀 구조를 가지는 3차원 구조에 있어서도, 마찬가지로 주상반도체층의 적어도 일부를 공동화함으로써, 주상반도체층을 예를 들면 서브 1/4 미크론 레벨까지 미세화함이 없이, 이상적인 서브 임계 스윙을 가지거나 혹은 기판 바이어스 효과가 없는 M0S트랜지스터를 얻는 것이 가능해지는 것은 당연하다.
한편, 상기 실시예에서는 n형 MOS트랜지스터의 경우를 나타냈지만, p형 MOS트랜지스터에 있어서도 도전형을 모두 역도전형으로 함으로써 적용할 수 있는 것은 당연하다.
(실시예 5)
다음에, 본 발명의 다른 실시예(실시예5)에 대해서 도 8을 사용해서 설명한다.
도 8은 일실시예의 3차원 구조의 S-SGT플래시메모리를 나타내는 모식적인 단면도이다. 또한, 본 실시예에서는 p형 기판을 사용한 S-SGT플래시메모리에 대해서 나타낸다.
이 실시예에서는, p형 실리콘기판(100) 상에 적어도 둘 이상의 단을 가지는 주상반도체층(110)이 형성되어 있다. 각 단을 구성하는 주상반도체층(110) 마다 메모리 셀이 형성되어 있다.
메모리 셀은 다음의 구성을 가진다. 우선, 상기 주상반도체층(110)의 측면의 적어도 둘 이상의 면을 활성영역면으로 하고, 상기 활성영역면의 적어도 일부에 예를 들면 열산화에 의해 형성된 터널산화막(230)이 형성되어 있다. 또한, 상기 터널산화막(230)의 적어도 일부를 덮도록, 예를 들면 다결정 실리콘으로 이루어지는 부유 게이트전극(350)이 배치되어 있다. 그리고, 상기 부유 게이트전극을 덮도록, 예를 들면 실리콘산화막-실리콘질화막-실리콘산화막, 소위 ONO막으로 이루어지는 절 연막(250)이 배치되어 있다. 또한, 절연막(250) 상에 예를 들면 다결정 실리콘으로 이루어지는 제어 게이트전극(360)이 배치되어 있다.
상기 메모리 셀은 상기 주상반도체층(110)의 일부에 형성된 확산층(700)을 개재해서 복수개, 예를 들면 적어도 둘 이상 직렬로 배치되어 있다. 또한, 직렬로 접속된 메모리 셀의 양단부에 확산층(700)을 개재해서 선택 트랜지스터를 구비한 구조로 이루어져 있다.
상기 선택 트랜지스터는 단을 가지는 주상반도체층(110)의 최상부의 단과 최하부의 단에 형성되어 있다. 각각의 선택 트랜지스터는 주상반도체층(110)의 측면의 적어도 일부를 덮는 게이트산화막(240)과 상기 게이트산화막(240)의 적어도 일부를 덮는 선택 게이트전극(370)으로 이루어진다.
그리고, 상기 주상반도체층(11O)의 상면 및 하면에는 n형 확산층으로 이루어지는 소스ㆍ드레인 확산층(500,600)이 마련되어 있다.
도 8에 나타낸 구조에서는 주상반도체층(110)이 4단을 가지는 경우를 나타내고 있다.
주상반도체층(110)의 내부의 적어도 일부에 절연체(160)가 형성되어 있다. 또한, 본 실시예에서는 상기 절연체(160)의 형상을 상기 주상반도체층(110)과 같은 계단형상으로 나타내고 있다. 그러나, 상기 절연체(160)는 상기 주상반도체층(110)의 내부에 형성되고, 또한 모든 메모리 셀, 선택 트랜지스터 각각의 채널반전시 상기 주상반도체층(110)이 완전 공핍화하는 한 그 형상 및 크기는 특별히 한정되지 않는다. 또, 상기 절연체(160)는 실리콘산화막, 실리콘질화막 등이 바람직하지만, 전기적으로 절연 가능한 재료라면 특별히 한정되지 않는다.
이 실시예에 있어서도, 상기 주상반도체층(110)과 상기 주상반도체층(110)의 내부에 형성된 상기 절연체(160)의 사이에 공핍층이 형성된다. 따라서, 주상반도체층(110)의 폭이 크고, 높이가 높아도 채널반전시 상기 주상반도체층(110)을 용이하게 완전 공핍화할 수 있다. 따라서, 이상적인 서브 임계 스윙을 가지는 기판 바이어스 효과가 저감된 S-SGT플래시메모리를 얻을 수 있다.
또, 본 실시예에 있어서는 주상반도체층(110)이 4단을 가지는 경우를 나타내고 있지만, 단수에 대해서는 둘 이상의 단을 가지고 있으면, 그 단수는 특별히 한정되지 않는다. 또한, 본 실시예에 있어서는 적층된 메모리 셀 및 선택 트랜지스터를 이루는 주상반도체층의 각각의 폭이 아래의 단만큼 큰 경우를 나타내고 있다. 그러나, 각 폭은 동일해도 좋으며, 각각의 폭의 상대관계는 특별히 한정되지 않는다.
또한, 본 실시예에 있어서도, 실시예 2에 나타낸 바와 같이, 예를 들면 다결정 실리콘으로 이루어지는 부유 게이트전극을 사용한 플래시메모리에 한정하지 않고, 실리콘산화막-실리콘질화막-실리콘산화막으로 이루어지는 전하축적층을 사용하는, 소위 MONOS형 메모리나 미세결정 실리콘으로 이루어지는 전하축적층을 사용하는 메모리 셀에도 적용할 수 있는 것은 당연하다.
(실시예 6)
또한, 상기 실시예에서는 p형 기판의 경우를 나타냈지만, n형 기판의 경우에 있어서도 도전형을 모두 역도전형으로 함으로써 적용할 수 있는 것은 당연하다.
다음에, 본 발명의 다른 실시예(실시예6)에 대해서 도 9를 사용해서 설명한다.
도 9는 일실시예의 3차원 구조의 S-SGT플래시메모리를 나타내는 모식적인 단면도이다. 한편, 본 실시예에서는 p형 기판을 사용한 S-SGT플래시메모리에 대해서 나타낸다.
이 실시예에서는 p형 실리콘기판(100) 상에 적어도 둘 이상의 단을 가지는 주상반도체층(110)이 형성되어 있다. 각 단을 구성하는 주상반도체층(110) 마다 메모리 셀이 형성되어 있다.
메모리 셀은 다음의 구성을 가진다. 우선, 상기 주상반도체층(110)의 측면의 적어도 둘 이상의 면을 활성영역면으로 하고, 상기 활성영역면의 적어도 일부에 예를 들면 열산화에 의해 형성된 터널산화막(230)이 형성되어 있다. 또한, 상기 터널산화막(230)의 적어도 일부를 덮도록, 예를 들면 다결정 실리콘으로 이루어지는 부유 게이트전극(350)이 배치되어 있다. 그리고, 상기 부유 게이트전극을 덮도록, 예를 들면 실리콘산화막-실리콘질화막-실리콘산화막, 소위 ONO막으로 이루어지는 절연막(250)이 배치되어 있다. 또, 절연막(250) 상에, 예를 들면 다결정 실리콘으로 이루어지는 제어 게이트전극(360)이 배치되어 있다.
상기 메모리 셀은 상기 주상반도체층(110)의 일부에 형성된 확산층(700)을 개재해서 복수개, 예를 들면 적어도 둘 이상 직렬로 배치되어 있다. 또한, 직렬로 접속된 메모리 셀의 양단부에 확산층(700)을 개재해서 선택 트랜지스터를 구비한 구조로 이루어져 있다.
상기 선택 트랜지스터는 단을 가지는 주상반도체층(110)의 최상부의 단과 최하부의 단에 형성되어 있다. 각각의 선택 트랜지스터는 주상반도체층(110)의 측면의 적어도 일부를 덮는 게이트산화막(240)과 상기 게이트산화막(240)의 적어도 일부를 덮는 선택 게이트전극(370)으로 이루어진다.
그리고, 상기 주상반도체층(11O)의 상면 및 하면에는 n형 확산층으로 이루어지는 소스ㆍ드레인 확산층(500,600)이 마련되어 있다.
도 9에 나타낸 구조에서는 주상반도체층(110)이 4단을 가지는 경우를 나타내고 있다.
주상반도체층(110)의 내부의 적어도 일부에 공동(900)이 형성되어 있다. 또한, 본 실시예에서는 상기 공동(900)의 형상을 상기 주상반도체층(110)과 같은 계단형상으로 나타내고 있다. 그러나, 상기 공동(900)은 상기 주상반도체층(110)의 내부에 형성되고, 또한 모든 메모리 셀, 선택 트랜지스터 각각의 채널 반전시 상기 주상반도체층(110)이 완전 공핍화하는 한 그 형상 및 크기는 특별히 한정되지 않는다.
이 실시예에 있어서도, 상기 주상반도체층(110)과 상기 주상반도체층(110)의 내부에 형성된 상기 공동(900)의 사이에 공핍층이 형성된다. 따라서, 주상반도체층(110)의 폭이 크고, 높이가 높아도 채널반전시 상기 주상반도체층(110)이 용이하게 완전 공핍화할 수 있다. 따라서, 이상적인 서브 임계 스윙을 가지는 기판 바이어스 효과가 저감된 S-SGT플래시메모리를 얻을 수 있다.
또, 본 실시예에 있어서는 주상반도체층(110)이 4단을 가지는 경우를 나타내 고 있지만, 단수에 대해서는 둘 이상의 단을 가지고 있으면, 그 단수는 특별히 한정되지 않는다. 또한, 본 실시예에 있어서는 적층된 메모리 셀 및 선택 트랜지스터를 이루는 주상반도체층의 각각의 폭이 아래의 단만큼 큰 경우를 나타내고 있다. 그러나, 각 폭은 동일해도 좋으며, 각각의 폭의 상대관계에 대해서는 특별히 한정되지 않는다.
또한, 본 실시예에 있어서도, 실시예 2에 나타내는 바와 같이, 예를 들면 다결정 실리콘으로 이루어지는 부유 게이트전극을 사용한 플래시메모리에 한정하지 않고, 실리콘산화막-실리콘질화막-실리콘산화막으로 이루어지는 전하축적층을 사용하는, 소위 MONOS형 메모리나 미세결정 실리콘으로 이루어지는 전하축적층을 사용하는 메모리 셀에도 적용할 수 있는 것은 당연하다.
(실시예 7)
또한, 상기 실시예에서는 p형 기판의 경우를 나타냈지만, n형 기판의 경우에 있어서도 도전형을 모두 역도전형으로 함으로써 적용할 수 있는 것은 당연하다.
다음에, 본 발명의 다른 실시예(실시예7)에 대해서 도 10∼17을 사용해서 설명한다.
이 실시예에서는, 반도체기판 상에 적어도 둘 이상의 단을 가지는 주상반도체층과 상기 주상반도체층의 내부의 적어도 일부에 절연체가 형성되어 있는 주상반도체층의 제조방법에 대해서 나타낸다.
한편, 이하에 나타내는 도 10∼17은 본 실시예에 있어서의 주상반도체층의 제조방법을 나타내는 요부의 개략 공정단면도이다.
우선, 반도체기판으로서 예를 들면 p형 실리콘기판(100)의 표면에, 예를 들면 실리콘산화막으로 이루어지는 절연체(160)를 100∼5000nm 퇴적한다. 그 다음에, 마스크층이 되는 제 1절연막으로서 예를 들면 실리콘질화막(815)을 200∼2000nm 퇴적한다. 또한, 실리콘질화막(815) 상에 형성되고 공지의 포토리소그래피기술에 의해 패터닝된 레지스트(R1)를 마스크로서 사용해서, 예를 들면 반응성이온 에칭에 의해 실리콘질화막(815)을 에칭한다(도 10).
또한, 마스크층은 절연체(160)에 대한 에칭 때에 있어서 에칭되지 않거나 혹은 에칭 속도가 절연체(160)보다 늦어지는 재료라면 실리콘질화막이 아니라도 좋다. 따라서, 실리콘질화막과 같은 절연막이 아니고 도전막이라도 상관없다. 또, 두 종류 이상의 재료로 이루어지는 적층막이라도 상관없다.
그리고, 레지스트(R1)를 제거한 후, 실리콘질화막(815)을 마스크에 사용해서, 예를 들면 반응성이온 에칭에 의해 절연체(160)를 50∼5000nm 에칭한다. 또한, 제 2절연막으로서, 예를 들면 실리콘질화막(816)을 5∼1000nm 형성한다(도 11).
그리고, 이방성 에칭에 의해 실리콘질화막(816)을, 실리콘질화막(815) 및 주상으로 가공된 절연체(160)의 측면에 사이드월 스페이서(sidewall spacer) 상으로 배치한다(도 12).
다음에, 사이드월 스페이서 상으로 형성된 실리콘질화막(816)을 마스크로 해서, 예를 들면 반응성이온 에칭에 의해 절연체(160)를 50∼5000nm 에칭한다. 이 에칭에 의해 절연체(160)를 주상으로 가공한다(도 13).
이어서, 제 3절연막으로서 실리콘질화막(817)을 5∼1000nm 퇴적한다. 그 후, 이방성 에칭에 의해 실리콘질화막(817)을, 실리콘질화막(815), 실리콘질화막(816) 및 주상으로 가공된 절연체(160)의 측면에 사이드월 스페이서 상으로 배치한다. 그리고, 사이드월 스페이서 상으로 형성된 실리콘질화막(817)을 마스크로 해서, 예를 들면 반응성이온 에칭에 의해 절연체(160)를 50∼5000nm 에칭한다. 이 에칭에 의해 절연체(160)를 주상으로 가공한다(도 14).
이어서, 제 4절연막으로서 실리콘질화막(818)을 5∼1000nm 퇴적한다. 그 후, 이방성 에칭에 의해 실리콘질화막(818)을, 실리콘질화막(815), 실리콘질화막(816), 실리콘질화막(817) 및 주상으로 가공된 절연체(160)의 측면에 사이드월 스페이서 상으로 배치한다. 그 다음에, 사이드월 스페이서 상으로 형성된 실리콘질화막(818)을 마스크로 해서, 예를 들면 반응성이온 에칭에 의해 절연체(160)를 주상으로 가공한다(도 15).
이상의 공정에 의해, 반도체기판 상에 단을 가지는 주상의 절연체(160)가 형성된다. 그 후, 예를 들면 등방성 에칭에 의해 실리콘질화막(815∼818)을 선택 제거한다(도 16).
이어서, 상기 p형 실리콘기판(100) 및 상기 절연체(160) 상에 실리콘을 예를 들면 5∼5OOOnm 에피택셜 성장시킨다. 그 결과, 반도체기판 상에 적어도 둘 이상의 단을 가지고, 동시에 내부의 적어도 일부에 절연체가 형성되어 있는 주상반도체층(110)이 형성된다(도 17).
또한, 본 실시예의 일예로서 p형 반도체기판에 대하여 절연체(160)를 형성하고 있지만, n형 기판 내에 대하여 절연체(160)를 형성해도 상관없다. 또, 에피택셜 성장시키는 실리콘의 도전형은 기판과 동일한 도전형이 바람직하다.
또, 본 실시예에서는 절연체(160)를, 제 1∼제 4절연막인 실리콘질화막(815∼818)을 사이드월 스페이서 상으로 형성하고, 상기 사이드월 스페이서를 절연체(160)의 반응성이온 에칭 시에 있어서의 마스크로서 사용함으로써 계단 상으로 가공해 왔다. 이 가공법 이외에, 예를 들면 절연막 혹은 도전막의 매립에 의해 절연체(160)의 선단부만을 노출시키는 공정과, 상기 노출부에 대하여 예를 들면 등방성 에칭을 수행함으로써 절연체(160)의 선단부를 가늘게 하는 공정을 반복함으로써, 절연체(160)를 적어도 둘 이상의 단을 가지는 형상으로 가공하는 방법이라도 상관없다.
(실시예 8)
다음에, 본 발명의 다른 실시예(실시예8)에 대해서 도 18∼27을 사용해서 설명한다.
이 실시예에서는, 반도체기판 상에 적어도 둘 이상의 단을 가지는 주상반도체층과, 상기 주상반도체층의 내부의 적어도 일부에 상기 주상반도체층과는 역도전형의 반도체층이 형성되어 있는 주상반도체층의 제조방법에 대해서 나타낸다.
또한, 이하에 나타내는 도 18∼27은 본 실시예에 있어서의 주상반도체층의 제조방법을 나타내는 요부의 개략 공정 단면도이다.
우선, 반도체기판으로서 예를 들면 p형 실리콘기판(100)의 표면에 마스크층이 되는 제 1절연막으로서 예를 들면 실리콘산화막(821)을 200∼2000nm 퇴적한다. 그 다음에, 공지의 포토리소그래피기술에 의해 패터닝된 레지스트(R2)를 마스크로 서 사용하고, 반응성이온 에칭에 의해 실리콘산화막(821)을 에칭한다(도 18).
또한, 마스크층은 p형 실리콘기판(100)에 대한 반응성 에칭 시에 있어서 에칭되지 않거나 혹은 에칭속도가 실리콘보다 늦어지는 재료라면 실리콘산화막이 아니라도 좋다. 따라서, 실리콘산화막과 같은 절연막이 아니고, 도전막이라도 상관업다. 또한, 두 종류 이상의 재료로 이루어지는 적층막이라도 상관없다.
그리고, 레지스트(R2)를 제거한 후, 실리콘산화막(821)을 마스크로 사용해서 반응성이온 에칭에 의해 반도체기판인 p형 실리콘기판(100)을 50∼5000nm 에칭한다. 그 후, p형 실리콘기판(100)의 노출부에 대하여 열산화함으로써 제 2절연막이 되는 예를 들면 실리콘산화막(822)을 5∼100nm 형성한다. 한편, 실리콘산화막(822)의 형성법은 열산화법에 한정하지 않고, 예를 들면 CVD법이라도 좋다. 또한, 바라는 성질의 절연막을 얻을 수 있으면, 그 재료 및 형성방법은 특별히 한정되지 않는다. 그 다음에, 제 3절연막으로서 예를 들면 실리콘질화막(823)을 10∼1000nm 퇴적한다(도 19).
그 후, 이방성 에칭에 의해 실리콘질화막(823)을, 실리콘산화막(821) 및 주상으로 가공된 p형 실리콘기판(100)의 측벽에 실리콘산화막(822)을 개재해서 사이드월 스페이서 상으로 배치한다(도 20).
이어서, 사이드월 스페이서 상으로 형성된 실리콘질화막(823)을 마스크로 해서, 반응성이온 에칭에 의해 실리콘산화막(822)을 에칭 제거한다. 이어서, 노출된 p형 실리콘기판(100)을 50∼5000nm 에칭함으로써, p형 실리콘기판(100)을 두개의 단을 가지는 주상으로 가공한다. 그 후 p형 실리콘기판(100)의 노출부에 대하여 열 산화함으로써 제 4절연막이 되는 예를 들면 실리콘산화막(824)을 5∼100nm 형성한다(도 21). 또한, 실리콘산화막(824)의 형성법은 열산화에 한정하지 않고, 예를 들면 CVD법이라도 좋다. 또한, 바라는 성질의 절연막을 얻을 수 있으면, 그 재료 및 형성방법은 특별히 한정되지 않는다.
다음에, 제 5절연막으로서 예를 들면 실리콘질화막(825)을 10∼1000nm 퇴적한다. 그 후, 이방성 에칭에 의해 실리콘질화막(825)을, 실리콘산화막(821), 실리콘질화막(823) 및 두개의 단을 가지는 주상으로 가공된 p형 실리콘기판(100)의 측벽에 실리콘산화막(824)을 개재해서 사이드월 스페이서 상으로 배치한다. 이어서, 사이드월 스페이서 상으로 형성된 실리콘질화막(825)을 마스크로 해서, 반응성이온 에칭에 의해 실리콘산화막(824)을 에칭 제거한다. 이어서, 노출된 p형 실리콘기판(100)을 50∼5000nm 에칭함으로써, p형 실리콘기판(100)을 세개의 단을 가지는 주상으로 가공한다. 그 후, p형 실리콘기판(100)의 노출부에 대하여 열산화함으로써 제 6절연막이 되는 예를 들면 실리콘산화막(826)을 5∼100nm 형성한다(도 22). 또한, 실리콘산화막(826)의 형성법은 열산화에 한정하지 않고, 예를 들면 CVD법이라도 좋다. 또한, 바라는 절연 막을 얻을 수 있으면, 그 재료 및 형성방법은 특별히 한정되지 않는다.
다음에, 제 7절연막으로서 예를 들면 실리콘질화막(827)을 10∼1000nm 퇴적한다. 그 후, 이방성 에칭에 의해 실리콘질화막(827)을, 실리콘산화막(821), 실리콘질화막(825) 및 세개의 단을 가지는 주상으로 가공된 p형 실리콘기판(100)의 측벽에 실리콘산화막(826)을 개재해서 사이드월 스페이서 상으로 배치한다. 이어서, 사이드월 스페이서 상으로 형성된 실리콘질화막(827)을 마스크로 해서, 반응성이온 에칭에 의해 실리콘산화막(826)을 에칭 제거한다. 이어서, 노출된 p형 실리콘기판(100)을 50∼5000nm 에칭함으로써, p형 실리콘기판(100)을 네개의 단을 가지는 주상으로 가공한다. 이상의 공정에 의해 반도체기판인 p형 실리콘기판(100)에 단을 가지는 주상반도체층(110)이 형성된다. 그 후 p형 실리콘기판(100)의 노출부에 대하여, 예를 들면 열산화함으로써 제 8절연막으로서 예를 들면 실리콘산화막(828)을 5∼100nm 형성한다(도 23). 또한, 실리콘산화막(828)은 열산화 이외에, 퇴적에 의해 형성해도 상관없다. 또한, 실리콘산화막에 한정하지 않고 예를 들면 실리콘질화막이라도 상관없다. 또한, 형성하지 않아도 상관없다.
이어서, 예를 들면 등방성 에칭에 의해 실리콘질화막(823,825,827), 실리콘산화막(821,822,824,826,828)을 선택 제거한다(도 24).
그 다음에, 제 9절연막이 되는 실리콘산화막(829)을 예를 들면 CVD법에 의해 퇴적시킨다. 한편, 제 9절연막은 실리콘에 대한 에칭 시에 있어서 에칭되지 않거나 혹은 에칭속도가 실리콘보다 늦어지는 재료라면 실리콘산화막이 아니라도 좋으며, 특별히 그 재료 및 형성방법은 한정되지 않는다. 따라서, 예를 들면 실리콘질화막이라도 상관없고, 도전막이라도 상관없다. 또한, 두 종류 이상의 재료로 이루어지는 적층막이라도 상관없다. 그리고, 예를 들면 레지스트 에치백법에 의해 주상반도체층(110)을 노출시킨다(도 25). 또한, 주상반도체층(11O)를 노출시키는 방법은 바라는 구조가 실현 가능하면, 그 방법은 특별히 한정되지 않는다. 예를 들면 반도체기판 상면부에서 등방성 에칭을 수행함으로써 실현해도 좋다.
그 후, 주상반도체층(110)의 내부에 주상반도체층(110)과는 역도전형의 반도체층(150)을 형성하기 위해서, 예를 들면 경사 이온 주입을 이용해서 주상반도체층(110)에 이온 주입을 수행한다. 이온 주입의 조건으로서는, 예를 들면 입사방향이 기판의 주표면으로의 수직선에 대하여 5∼80°정도 경사진 방향, 주입 에너지가 5keV∼1MeV, 이온 주입 종류가 인, 도즈(dose)가 1×1Om∼1×1O16/cm2정도를 들 수 있다. 상기 공정을 수행함으로써, 주상반도체층(110)의 내부에 상기 주상반도체층(110)과는 역도전형, 본 실시예에 있어서는 n형의 반도체층(150)이 형성된다(도 26). 또한, 상기 반도체층(150)을 형성하기 위한 이온 주입의 주입 이온 종류는, 주상반도체층과 역도전형을 가지는 한, 그 종류는 특별히 한정되지 않는다. 예를 들면 주상반도체층(110)이 p형의 경우, 인 및 비소 등이 바람직하고, 예를 들면 주상반도체층(110)이 n형의 경우 붕소 등이 바람직하다.
또, 상기 반도체층(150)을 형성하기 위한 이온 주입을 수행한 후, 예를 들면 500∼1200℃의 열처리를 수행함으로써, 상기 반도체층(150)의 불순물농도분포를 바라는 분포로 해도 상관없다.
그 다음에, 예를 들면 등방성에칭을 수행함으로써, 실리콘산화막(829)을 제거한다. 상기 공정을 경과함으로써, 주상반도체층의 내부에 상기 주상반도체층과는 역도전형의 반도체층(150)을 가지는 주상반도체층(110)이 형성된다(도 27).
또한, 본 실시예에서는 주상반도체층(110)을, 실리콘질화막(823,825,827)을 사이드월 스페이서 상으로 형성하고, 상기 사이드월 스페이서를 주상반도체층(110)의 반응성이온 에칭 때에 있어서의 마스크로서 사용함으로써 계단 상으로 가공해 왔다. 그러나, 예를 들면 절연막 혹은 도전막의 매립에 의해 주상반도체층(110)의 선단부만을 노출시키고, 상기 노출부에 대하여 예를 들면 등방성에칭을 수행함으로써 주상반도체층(110)의 선단부를 가늘게 하며, 상술한 공정을 되풀이함으로써 주상반도체층(11O)을 적어도 둘 이상의 단을 가지는 형으로 형성해도 상관없다.
또, 본 실시예에서는, 주상반도체층(110)의 내부에 주상반도체층(110)과 역 도전형의 반도체층(150)을, 이온 주입을 수행함으로써 형성했다. 그러나, p형 실리콘기판(100) 상에 n형 실리콘을 예를 들면 50∼5000nm 에피택셜 성장시키고, 그 후, 상기 n형 실리콘을 적어도 둘 이상의 단을 가지는 주상반도체층에 가공후, p형 실리콘을 예를 들면 5∼1OOOnm 에피택셜 성장시킴으로써, 주상반도체층의 내부에 주상반도체층과 역도전형의 반도체층을 형성해도 상관없다.
또한, 상기 실시예에서는 p형 기판의 경우를 나타냈지만, n형 기판의 경우에 있어서도 도전형을 모두 역도전형으로 함으로써 적용할 수 있는 것은 당연하다.
(실시예 9)
다음에, 본 발명의 다른 실시예(실시예9)에 대해서 도 28∼39를 사용해서 설명한다.
이 실시예에서는, 반도체기판 상에 적어도 둘 이상의 단을 가지는 주상반도체층과, 상기 주상반도체층의 내부의 적어도 일부에, 공동이 형성되어 있는 주상반도체층의 제조 방법에 대해서 나타낸다.
한편, 이하에 나타내는 도 28∼39는 본 실시예에 있어서의 주상반도체층의 제조방법을 나타내는 요부의 개략 공정 단면도이다.
우선, 반도체기판으로서 예를 들면 p형 실리콘기판(100)의 표면에 예를 들면 실리콘산화막으로 이루어지는 절연체(850)를 100∼5000nm 퇴적한다. 그 다음에, 마스크층이 되는 제 1절연막으로서 예를 들면 실리콘질화막(860)을 200∼2000nm 퇴적한다. 그 다음에, 공지의 포토리소그래피기술에 의해 패터닝된 레지스트(R3)를 마스크로서 사용하고, 예를 들면 반응성이온 에칭에 의해 실리콘질화막(860)을 에칭 한다(도 28).
한편, 마스크층은 실리콘에 대한 에칭 시에 있어서 에칭되지 않거나 혹은 에칭속도가 실리콘보다 늦어지고, 또한 상기 절연체(850)에 대한 에칭 시에 있어서 실리콘이 에칭 되지 않거나 혹은 에칭속도가 상기 절연체(850)보다 늦어지는 재료라면 특별히 그 재료는 한정되지 않는다. 따라서, 실리콘질화막과 같은 절연막이 아니고 도전막이라도 상관없다. 또한, 두 종류 이상의 재료로 이루어지는 적층막이라도 상관없다.
그리고, 레지스트(R3)를 제거한 후, 실리콘질화막(860)을 마스크로 사용해서 예를 들면 반응성이온 에칭에 의해 절연체(850)를 50∼5000nm 에칭한다. 그 후, 제 2절연막으로서 예를 들면 실리콘질화막(861)을 5∼1000nm 형성한다(도 29).
그리고, 이방성에칭에 의해 실리콘질화막(861)을, 실리콘질화막(860) 및 주상으로 가공된 절연체(850)의 측면에 사이드월 스페이서 상으로 배치한다(도 30).
다음에, 사이드월 스페이서 상으로 형성된 실리콘질화막(861)을 마스크로 해서, 예를 들면 반응성이온 에칭에 의해 절연체(850)를 50∼5000nm 에칭함으로써, 절연체(850)를 주상으로 가공한다(도 31).
이어서, 제 3절연막으로서 실리콘질화막(862)을 5∼1000nm 퇴적한다. 그 후, 이방성 에칭에 의해 실리콘질화막(862)을, 실리콘질화막(860), 실리콘질화막(861) 및 주상으로 가공된 절연체(850)의 측면에 사이드월 스페이서 상으로 배치한다.
그리고, 사이드월 스페이서 상으로 형성된 실리콘질화막(862)을 마스크로 해서, 예를 들면 반응성이온 에칭에 의해 절연체(850)를 50∼5000nm 에칭함으로써, 절연체(850)를 주상으로 가공한다(도 32).
이어서, 제 4절연막으로서 실리콘질화막(863)을 5∼1000nm 퇴적한다. 그 후, 이방성 에칭에 의해 제 4절연막인 실리콘질화막(863)을, 실리콘질화막(860), 실리콘질화막(861), 실리콘질화막(862) 및 주상으로 가공된 절연막(850)의 측면에 사이드월 스페이서 상으로 배치한다.
다음에, 사이드월 스페이서 상으로 형성된 제 4절연막인 실리콘질화막(863)을 마스크로 해서, 예를 들면 반응성이온 에칭에 의해 절연체(850)를 주상으로 가공한다(도 33).
이상의 공정에 의해, 반도체기판 상에 단을 가지는 주상의 절연체(850)이 형성된다. 그 후, 예를 들면 등방성에칭에 의해 실리콘질화막(860∼863)을 선택 제거한다(도 34).
이어서, 상기 실리콘기판(100) 및 상기 절연체(850) 상에 실리콘을 5∼5000nm 에피택셜 성장시킨다. 그 결과, 반도체기판 상에 적어도 둘 이상의 단을 가지고, 내부의 적어도 일부에 절연체가 형성되어 있는 주상반도체층(110)이 형성된다(도 35).
또한, 본 실시예에서는 절연체(850)를, 제 1∼제 4절연막인 실리콘질화막(860∼863)을 사이드월 스페이서 상으로 형성하고, 상기 사이드월 스페이서를 절연체(850)의 반응성이온 에칭 시에 있어서의 마스크로서 사용함으로써 계단 상으로 가공해 왔다. 그러나, 예를 들면 절연막 혹은 도전막의 매립에 의해 절연체(850)의 선단부만을 노출시키고, 상기 노출부에 대하여 예를 들면 등방성 에칭을 수행함으로써 절연체(850)의 선단부를 가늘게 하며, 상술한 공정을 되풀이함으로써 절연체(850)를 적어도 둘 이상의 단을 가지는 형상으로 형성해도 상관없다.
다음에, 제 5절연막이 되는 실리콘산화막(870)을 예를 들면 CVD법에 의해 퇴적시킨다. 또한, 제 5절연막은 실리콘에 대한 에칭 시에 있어서 에칭되지 않거나 혹은 에칭속도가 실리콘보다 늦어지는 재료라면 특별히 그 재료 및 형성방법 한정되지 않는다. 따라서, 실리콘산화막 이외에 실리콘질화막이라도 상관없고 도전막이라도 상관없다. 또한, 두 종류 이상의 재료로 이루어지는 적층막이라도 상관없다.
예를 들면 레지스트 에칭법에 의해, 주상반도체층(110)의 선단부를 노출시킨다(도 36).
한편, 주상반도체층(110)의 선단부를 노출시키는 방법에 대해서는, 바라는 구조가 실현되면 그 방법은 특별히 한정되지 않는다. 예를 들면 반도체기판 상면부에서 등방성에칭을 수행함으로써 실현해도 좋다.
그리고, 레지스트 에칭에 의해 노출된 주상반도체층(110)의 선단부의 실리콘을 제거한다(도 37).
다음에, 예를 들면 등방성에칭에 의해, 절연체(850)를 에칭함으로써 공동 (900)을 형성한다(도 38). 또한, 상기 절연체(850)를 에칭할 때에, 실리콘산화막(870)은 동시에 에칭시키는 것이 바람직하다. 그러나, 상기 절연체(850)를 에칭한 후, 예를 들면 등방성에칭에 의해 에칭을 수행해도 상관없다.
다음에, 예를 들면 5∼1000nm 정도 실리콘을 에피택셜 성장시킴으로써, 내부에 공동(900)을 가지는 주상반도체층(110)의 선단부를 덮는다(도 39). 한편, 상기 주상반도체층(110)의 선단부를 덮는 방법은, 바라는 구조가 실현되는 한 그 방법은 특별히 한정되지 않는다. 예를 들면 열산화에 의해 실리콘산화막을 형성함으로써 수행해도 좋고, 예를 들면 실리콘산화막의 퇴적 등이라도 상관없다.
이상의 공정을 수행함으로써, 반도체기판 상에 적어도 둘 이상의 단을 기지고, 내부의 적어도 일부에 공동이 형성되어 있는 주상반도체층(110)을 형성할 수 있다.
또한, 본 실시예에서는 주상반도체층(110)의 선단부를 에칭하는 방법으로서, 절연막에 의한 매립에 의해 주상반도체층(110)의 선단부를 노출 후, 에칭하는 방법을 사용했다. 그러나, 바라는 구조가 실현되는 한, 그 방법은 특별히 한정되지 않는다. 예를 들면 공지의 포토리소그래피기술에 의해 주상반도체층(110)의 선단부만 레지스트를 개구해서 에칭을 수행하고, 주상반도체층(110)의 선단부만 에칭해도 상관없다.
또한, 상기 실시예에서는 p형 기판의 경우를 나타냈지만, n형 기판의 경우에 있어서도 도전형을 모두 역도전형으로 함으로써 적용할 수 있는 것은 당연하다.
이상 서술한 바와 같이 본 발명의 반도체장치에 의하면, 주상반도체층의 폭의 크기, 높이, 적층수에 관계없이 주상반도체층 전체를 완전 공핍화시킬 수 있다. 이 때문에, 이상적인 서브 임계 스윙을 가지거나 혹은 기판 바이어스 효과가 없는 M0S트랜지스터나 플래시메모리 등의 반도체장치를 얻을 수 있다. 따라서, 본 발명의 반도체장치는 소비 전력의 저감, 고속동작이 가능해진다.

Claims (15)

  1. 반도체기판 상에 형성되는 제 1도전형의 주상반도체층,
    상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층,
    상기 주상반도체층의 내부에 형성되는 제 2도전형의 반도체층 및,
    상기 주상반도체층의 측면에 게이트절연막을 개재해서 형성되는 게이트전극을 가지는 메모리 셀을 포함하는 것을 특징으로 하는 반도체장치.
  2. 반도체기판 상에 형성되는 제 1도전형의 주상반도체층,
    상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층,
    상기 주상반도체층의 내부에 형성되는 제 2도전형의 반도체층 및,
    상기 주상반도체층의 측면에 전하축적층을 개재해서 형성되는 제어 게이트전극을 가지는 메모리 셀을 포함하는 것을 특징으로 하는 반도체장치.
  3. 반도체기판 상에 형성되는 제 1도전형의 주상반도체층,
    상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층,
    상기 주상반도체층의 내부에 형성되는 공동 및,
    상기 주상반도체층의 측면에 게이트절연막을 개재해서 형성되는 게이트전극을 가지는 메모리 셀을 포함하는 것을 특징으로 하는 반도체장치.
  4. 반도체기판 상에 형성되는 제 1도전형의 주상반도체층,
    상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층,
    상기 주상반도체층의 내부에 형성되는 공동 및,
    상기 주상반도체층의 측면에 전하축적층을 개재해서 형성되는 제어 게이트전극을 가지는 메모리 셀을 포함하는 것을 특징으로 하는 반도체장치.
  5. 제 1항 또는 제 3 항에 있어서,
    상기 메모리 셀은 둘 이상 적층되어 이루어지고, 각 메모리 셀을 구성하는 주상반도체층은, 반도체기판 표면에 대하여 수평방향의 단면적이 단계적으로 작아지도록 적층됨으로써 계단 상의 구조를 가지는 것을 특징으로 하는 반도체장치.
  6. 제 2항 또는 제 4 항에 있어서,
    상기 메모리 셀은 둘 이상 적층되어 이루어지고, 각 메모리 셀을 구성하는 주상반도체층은, 반도체기판 표면에 대하여 수평방향의 단면적이 단계적으로 작아지도록 적층됨으로써 계단 상의 구조를 가지는 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 전하축적층이나 상기 제어 게이트전극은, 계단 상의 구조를 가지는 주상반도체층의 적층체의 단차부와, 이 단차부 바로 위의 주상반도체층의 측면에 걸쳐서 배치되는 것을 특징으로 하는 반도체장치.
  8. 제 1항 또는 제 2항에 있어서,
    상기 주상반도체층의 내부에 형성되는 제 2도전형의 반도체층에 접속하고, 상기 제 2도전형의 반도체층의 전위제어를 수행하기 위한 전극을 추가로 가지는 것을 특징으로 하는 반도체장치.
  9. 제 1항 또는 제2항에 있어서,
    상기 제 2도전형의 반도체층은, 채널 반전시 상기 주상반도체층이 완전히 공핍될 수 있는 형상 및 크기를 가지는 것을 특징으로 하는 반도체장치.
  10. 제 3항 또는 제4항에 있어서,
    상기 공동은, 채널 반전시 상기 주상반도체층이 완전히 공핍될 수 있는 형상 및 크기를 가지는 것을 특징으로 하는 반도체장치.
  11. 반도체기판 상에 형성되는 주상반도체층,
    상기 주상반도체층의 상부와 하부에 형성되는 제 2도전형의 소스ㆍ드레인 확산층,
    상기 주상반도체층의 내부에 형성되는 절연체 및,
    상기 주상반도체층의 측면에 전하축적층을 개재해서 형성되는 제어 게이트전극으로 구성되는 메모리 셀이 둘 이상 적층되어서 이루어지고;
    각 메모리 셀을 구성하는 상기 주상반도체층은, 반도체기판 표면에 대하여 수평방향의 단면적이 단계적으로 작아지도록 적층됨으로써 계단 상의 구조를 가지며,
    상기 계단 상의 구조를 가지는 주상반도체층의 적층체의 단차부와, 이 단차부 바로 위의 주상반도체층의 측면에 걸쳐서 상기 전하축적층이나 상기 제어 게이트전극이 배치되는 것을 특징으로 하는 반도체장치.
  12. 제 2항, 제 4 항 또는 제 11항 중 어느 한 항에 있어서,
    상기 전하축적층은 다결정 실리콘으로 이루어지는 부유 게이트전극인 것을 특징으로 하는 반도체장치.
  13. 제 2항, 제 4 항 또는 제 11항 중 어느 한 항에 있어서,
    상기 전하축적층은 실리콘산화막-실리콘질화막-실리콘산화막으로 이루어지는 것을 특징으로 하는 반도체장치.
  14. 제 2항, 제 4 항 또는 제 11항 중 어느 한 항에 있어서,
    상기 전하축적층은 미세한 다결정 실리콘 입자로 이루어지는 층인 것을 특징으로 하는 반도체장치.
  15. 제 11항에 있어서,
    상기 절연체는 채널반전시 상기 주상반도체층이 완전히 공핍될 수 있는 형상 및 크기를 가지는 것을 특징으로 하는 반도체장치.
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