KR101157409B1 - 비휘발성 메모리와 그것을 내장하는 ic 카드, id 카드 및 id 태그 - Google Patents

비휘발성 메모리와 그것을 내장하는 ic 카드, id 카드 및 id 태그 Download PDF

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KR101157409B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

두 개의 상태들을 갖고 한 방향으로만 전이할 수 있는 메모리 소자를 이용하는 OTP형 비휘발성 메모리에서 적어도 두 개의 메모리 소자를 사용하여 1 비트 데이터를 저장하기 위한 메모리 셀이 형성된다. H 상태(제 1 상태)와 L(제 2 상태) 상태(이하로 간단히 H 및 L로 부름)의 두 개의 상태들을 갖고 L로부터 H로 한 방향으로만 전기적으로 전이할 수 있는 메모리 소자를 이용하는 OTP형 비휘발성 메모리에서, 1 비트 데이터를 저장하기 위한 메모리 셀이 두 개 이상의 메모리 소자들을 이용하는 것에 의해 형성된다.
비휘발성 메모리, 메모리 셀, 메모리 소자

Description

비휘발성 메모리와 그것을 내장하는 IC 카드, ID 카드 및 ID 태그{Nonvolatile memory and IC card, ID card and ID tag incorporated with the same}
본 발명은 비휘발성 메모리에 관한 것이다. 특히, 본 발명은 데이터가 단지 한 번만 기록될 수 있는 비휘발성 메모리에 관한 것이다.
메모리들은 간략히 SRAM(Static Random Access Memory) 및 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리들과 EEPROM(Electrically Erasable Programmable Read Only Memory) 및 플래시 EEPROM과 같은 비휘발성 메모리들로 분류된다. 휘발성 메모리는 일단 전원이 꺼지면 데이터가 손실되는 단점을 갖는다. 한편, 전원이 꺼져도 데이터가 손실되지 않는 비휘발성 메모리는 시스템 등을 동작시키는 프로그램에 사용된다.
최근, IC 카드에 사용되는 비휘발성 메모리가 관심을 끌고 있다. 현재 사용되는 자기 카드는 데이터에 쉽게 재프로그래밍이 가능한데, 이는 보안성이 낮다는 것을 의미한다. 따라서, IC 카드는 자기 카드를 대체하는 매체로 사용되며, 전자 화폐 또는 주민등록증들에 응용될 것으로 기대된다. 특히, 데이터의 보안에 관한 그것의 기능이 위조 및 남용을 피하기 위해 강조된다.
반도체들을 사용하는 비휘발성 메모리들은 부유 게이트 구조의 메모리 소자, 강유전체 소자, 또는 자기 저항 및 위상 변화를 나타내는 메모리 소자를 이용하는 재기록가능형과, 마스크 ROM과 같은 재기록불가형으로 분류된다. 또한, 부유 게이트 구조의 메모리 소자와 위상 변화를 나타내는 메모리 소자를 사용하는, 단지 한 번만 기록될 수 있는 다른 재기록가능형이 있다(이하로 또한 OTP(One-Time Programmable)로 불림)(특허 문서 1 참조).
[특허 문서 1]
일본 공개 특허 번호 2003-51196
단지 한 번만 기록될 수 있고 따라서 데이터가 변경될 가능성이 거의 없는 종래의 OTP형 비휘발성 메모리는 보안성이 높은 것으로 인식된다. 예를 들어, 부유 게이트 구조의 메모리 소자를 이용하는 OTP형 비휘발성 메모리에 데이터가 일단 기록되면, 데이터는 자외선이 조사되지 않는 한 소거될 수 없다. 따라서, 밀봉된 OTP형 비휘발성 메모리는 패키지가 손상되지 않는 한 데이터가 소거될 수 없다. 그러나, 부가적으로 데이터를 기록하는 것은 전기적으로 가능하며, 이는 데이터를 변화시킬 수 있다.
앞서 언급된 문제들의 관점에서, 본 발명의 하나의 목적은 데이터가 전기적으로 변경될 수 없고 따라서 보안성이 높은 OTP형 비휘발성 메모리를 제공하는 것이다.
앞서 언급된 문제들을 해결하기 위해, 본 발명은 두 개의 상태들을 갖고 단지 하나의 방향으로만 전기적으로 전이할 수 있는 메모리 소자를 이용하는 OTP형 비휘발성 메모리에 대하여 1 비트 데이터를 저장하는 복수의 메모리 소자들을 제공한다.
즉, 두 개 이상의 메모리 소자들이 H 상태와 L 상태(이하로 또한 간단히 H 및 L로 불림)의 두 개의 상태들을 갖고 L로부터 H로의 한 방향으로만 전기적으로 전이할 수 있는 메모리 소자를 이용하여 1 비트 데이터를 OTP형 비휘발성 메모리에 저장하기 위하여 사용된다.
특히, 1 비트 데이터를 저장하는데 두 개의 메모리 소자들을 사용하는 경우에, 두 개의 메모리 소자들의 상태들은 (L,L),(H,L),(L,H), 및 (H,H)이며, 상태 (H,L)는 "1"에 대응하고 상태 (L,H)는 "0"에 대응한다. 이들 사이의 관계가 반대로 될 수 있다는 것은 말할 필요가 없다.
두 개의 메모리 소자들의 상태들은 (L,L)로부터 (H,L)로 그리고 이후에 (H,H)로 전이하는 상태, 또는 (L,L)로부터 (L,H)로 그리고 이후에 (H,H)로 전이하는 상태이다. (H,L)와 (L,H)는 서로 전이될 수 없다는 것에 주의한다.
서로 전이될 수 없는 n 개의 메모리 소자들(n은 3 또는 그보다 큰 정수)로 구성된 메모리 셀에서, k 개의 메모리 소자들이 L 상태에 있고(k는 1 내지 n의 정수), (n - k) 개의 메모리 소자들이 H 상태에 있는 한 쌍의 상태들이 고려될 수 있다. n = 5 및 k = 4가 이러한 상태를 만족한다고 가정하면, (H,L,L,L,L),(L,H,L,L,L),(L,L,H,L,L),(L,L,L,H,L), 및 (L,L,L,L,H)의 5개의 상태들이 존재한다. 이러한 상태들에서, L 상태에서 H 상태로의 전기적 기록을 이용한 전이는 불가능하다는 것은 명백하다.
예를 들어 이러한 복수의 상태들을 이용하여 데이터를 저장하는 것에 의해, 일단 기록된 데이터는 다른 데이터로 변경될 수 없는 비휘발성 메모리가 구현될 수 있다.
이러한 메모리를 판독할 때 데이터에 대응하지 않는 상태가 판독되는 경우에, 데이터는 무효의 부가적인 기록으로서 무효화될 수 있다. 이러한 방법으로, 예를 들어 높은 보안성을 갖는 OTP형 비휘발성 메모리가 얻어질 수 있다. 보다 특별하게, 본 발명은 다음 구조를 이용한다.
본 발명에 따라, 적어도 전압 또는 전류를 인가하는 것에 의해서 전기적 특성들이 서로 다른 제 1 상태로부터 제 2 상태로만 전이할 수 있는 적어도 두 개의 메모리 셀들이 하나의 유닛으로서 사용되는 것에 의해 메모리 셀이 형성된다. 본 발명은 일정 개수의 메모리 셀들이 제 1 상태로부터 제 2 상태로 전이되는 상태만을 이용하여 데이터를 저장할 수 있는 비휘발성 메모리를 제공한다.
본 발명은 적어도 전압 또는 전류를 인가하는 것에 의해서 전기적 특성들이 서로 다른 제 1 상태로부터 제 2 상태로만 전이할 수 있는 적어도 두 개의 메모리 셀들을 하나의 유닛으로서 사용하는 것에 의해 형성된다. 본 발명은 유닛으로서 얻어질 수 있는 조합들 중 서로 전기적으로 전이될 수 없는 상태만을 이용하여 데이터를 저장할 수 있는 비휘발성 메모리를 제공한다.
본 발명의 앞서 언급된 구조에 따라, 제 1 상태 및 제 2 상태는 트랜지스터의 문턱 전압, ON 전류값, 저항값, 자성 방향, 자기장 방향 등을 나타낸다. 본 발명은 이러한 상태들에서의 변화를 이용하는 것에 의한 OTP형 비휘발성 메모리를 제공한다.
예를 들어, 적어도 두 개의 메모리 소자들을 이용하고 메모리 소자가 얻을 수 있는 두 개의 상태들을 이용하는 것에 의해 1 비트 데이터를 형성하는 것에 의하여, 일단 기록된 데이터는 재프로그래밍될 수 없는 비휘발성 메모리가 제공될 수 있다. 따라서, 보안성이 높은 OTP형 비휘발성 메모리가 얻어질 수 있다.
도 1a 및 도 1b는 본 발명의 비휘발성 메모리의 구성들을 도시하는 블록도들.
도 2a 및 도 2b는 본 발명의 비휘발성 메모리의 구성들을 도시하는 블록도들.
도 3은 본 발명의 비휘발성 메모리의 판독 회로를 도시하는 도면.
도 4는 본 발명의 비휘발성 메모리의 판독 회로를 도시하는 도면.
도 5는 본 발명에 따라 절연 기판 상에서 TFT를 제조하는 공정을 도시하는 도면.
도 6은 본 발명의 비휘발성 메모리의 기록 회로의 일부를 도시하는 도면.
도 7은 본 발명의 비휘발성 메모리의 판독 회로의 일부를 도시하는 도면.
도 8은 본 발명의 비휘발성 메모리의 기록 회로를 도시하는 도면.
도 9는 본 발명의 비휘발성 메모리의 응용을 도시하는 도면.
도 10a 및 도 10b는 본 발명에 따라 TFT를 가요성 기판으로 이동시키는 단계들을 도시하는 도면들.
도 11a 및 도 11b는 본 발명에 따라 TFT를 가요성 기판으로 이동시키는 단계들을 도시하는 도면들.
도 12a 및 도 12b는 MNOS/MONOS 메모리 소자들의 각각의 단면도들.
도 13은 미결정(microcrystalline) Si를 이용하는 메모리 소자의 단면도.
도 14a 내지 14c는 본 발명의 비휘발성 메모리의 응용들을 도시하는 도면들.
도 15a 내지 15c는 본 발명의 비휘발성 메모리의 응용들을 도시하는 도면들.
도 16a 내지 16h는 본 발명의 비휘발성 메모리의 응용들을 도시하는 도면들.
도 17a 및 도 17b는 본 발명의 비휘발성 메모리의 응용들을 도시하는 도면들.
도 18은 본 발명의 비휘발성 메모리의 기록 회로를 도시하는 도면.
도 19는 본 발명에 따른 메모리 셀의 상태 전이들을 도시하는 도면.
도 20a 및 도 20b는 본 발명의 비휘발성 메모리를 도시하는 블록도들.
도 21은 본 발명의 비휘발성 메모리의 판독 회로를 도시하는 도면.
도 22는 본 발명의 비휘발성 메모리의 기록 회로를 도시하는 도면.
도 23a 및 도 23b는 본 발명의 절연 기판 상에서 TFT를 제조하는 공정을 도시하는 도면들.
<도면의 참조 부호의 설명>
100:기판, 101:기록 회로, 102:판독 회로, 103:행 디코더, 104:열 디코더, 105:선택기, 106:메모리 셀 어레이, 107:메모리 셀, 108:제 1 메모리 소자, 109:제 2 메모리 소자, 150:기판, 151:기록 회로, 152:판독 회로, 153:행 디코더, 154:열 디코더, 155:선택기, 156:메모리 셀 어레이, 157:메모리 셀, 158:제 1 메모리 소자, 159:제 2 메모리 소자, 160:제 3 메모리 소자, 200:메모리 셀, 201:제 1 메모리 소자, 202:제 2 메모리 소자, 203:선택기, 204:스위치, 205:스위치, 206:스위치, 207:스위치, 208:스위치, 209:스위치, 210:판독 회로, 211:XOR 게이트, 212:저항, 213:저항, 250:메모리 셀, 251:제 1 메모리 소자, 252:제 2 메모리 소자, 253:제 3 메모리 소자, 254:선택기, 255:스위치, 256:스위치, 257:스위치, 258:스위치, 259:스위치, 260:스위치, 261:판독 회로, 262:변환 회로, 263:결정 회로, 264:판독 회로, 800:MNOS 메모리 소자, 801:게이트 전극, 802:질화물막, 803:산화물막, 804:기판, 805:소스 영역, 806:드레인 영역, 810:MONOS 메모리 소자, 811:게이트 전극, 812:산화물막, 813:질화물막, 814:산화물막, 815:기판, 816:소스 영역, 817:드레인 영역, 900:메모리 소자, 901:게이트 전극, 902:미결정 Si 층, 903:기판, 904:소스 영역, 905:드레인 영역, 1001:IDF 칩, 1002:가방, 1003:IDF 칩, 1004:여권, 1005:IDF 칩, 1006:운전면허증, 1101:IDF 칩, 1102:지폐, 1103:박막 트랜지스터, 1104:소스 영역, 1105:채널 형성 영역, 1106:드레인 영역, 1200:IC 카드, 1201:포함된 메모리, 1210:ID 태그, 1211:포함된 메모리, 1220:제품, 1221:보호막, 1222:ID 태그, 1230:하우징, 1231:ID 칩, 1240:태그, 1241:ID 칩, 1250:책, 1251:보호막, 1252:ID 칩, 1260:지폐, 1261:ID 칩, 1270:신발, 1271:보호막, 1272:ID 칩, 1300:메모리 셀, 1301:제 1 메모리 소자, 1302:제 2 메모리 소자, 1303:선택기, 1304:스위치, 1305:스위치, 1306:스위치, 1307:스위치, 1308:스위치, 1309:스위치, 1310:기록 회로, 1311:스위치, 1312:스위치, 1313:인버터, 1350:메모리 셀, 1351:제 1 메모리 소자, 1352:제 2 메모리 소자, 1353:제 3 메모리 소자, 1354:선택기, 1355:스위치, 1356:스위치, 1357:스위치, 1358:스위치, 1359:스위치, 1360:스위치, 1361:기록 회로, 1362:스위치, 1363:스위치, 1364:스위치, 1365:변환 회로, 1401:ID 칩, 1402:안테나, 1403:RF 회로, 1404:전원/ 클록 신호/ 리셋 신호 생성 회로, 1405:데이터 복조/변조 회로, 1406:제어 회로, 1407:메모리, 1500:기판, 1501:기록 회로, 1502:판독 회로, 1503:행 디코더, 1504:열 디코더, 1505:선택기, 1506:메모리 셀 어레이, 1507:메모리 셀, 1508:메모리 소자, 1600:메모리 셀, 1601:메모리 소자, 1602:선택기, 1603:스위치, 1604:스위치, 1605:판독 회로, 1606:변환 회로, 1607:결정 회로, 1608:내부 데이터 판독 회로, 1700:메모리 셀, 1701:메모리 소자, 1702:선택기, 1703:스위치, 1704:스위치, 1705:기록 회로, 1706:스위치, 1707:변환 회로, 2301:IDF 칩, 2302:라벨, 2304:IDF 칩, 2305:병, 2306:라벨, 3000:절연 기판, 3001:기저막, 3002:기저막, 3003:반도체층, 3004:반도체층, 3005:반도체층, 3006:게이트 절연막, 3007:도전층, 3008:도전층, 3009:도전층, 3010:게이트 절연막, 3011:도전층, 3012:도전층, 3013:도전층, 3014:불순물 영역, 3015:불순물 영역, 3016:불순물 영역, 3017:불순물 영역, 3018:불순물 영역, 3019:불순물 영역, 3020:측벽, 3021:측벽, 3022:불순물 영역, 3023:불순물 영역, 3024:층간막, 3025:층간막, 3026:전극, 3027:전극, 3028:전극, 3029:전극, 3030:전극, 3100:절연막, 3101:레지스트, 3102:측벽, 3103:절연막, 3104:레지스트, 3105:게이트 절연막, 3106:측벽, 4000:필링층, 4001:층간 절연막, 4004:패드, 4005:패드, 4006:보호층, 4007:그루브, 4008:접착제, 4009:지지 기저부.
본 발명의 실시예 모드 1이 첨부 도면들을 참조로 설명될 것이지만, 다양한 변화들 및 변경들이 당업자에게 명백할 것임이 이해된다. 따라서, 이러한 변화들 및 변경들이 다음에 정의되는 본 발명의 영역에서 벗어나지 않는 한, 그들은 본 발명에 포함되는 것으로 생각되어야 한다. 도면들에서, 동일 부분들 또는 유사한 기능들을 갖는 부분들은 동일 참조 숫자들로 표현되며 그들에 대한 설명은 반복되지 않을 것이다.
[실시예 모드 1]
본 실시예 모드에서, L(제 1 상태)과 H(제 2 상태)의 두 개의 상태들을 갖고 적어도 전압 또는 전류를 인가하는 것에 의해 L로부터 H로만 전이될 수 있는 메모리 소자들로 형성된 OTP형 비휘발성 메모리에서, 두 개의 메모리 소자들로 형성된 메모리 셀이 1 비트 데이터를 저장하기 위한 유닛이다. 하나의 메모리 소자는 L 상태에 있고 다른 메모리 소자는 H 상태에 있는 한 쌍의 상태들을 이용하는 것에 의해 1 비트 데이터가 저장되는 모드가 이하로 설명된다. 제 1 상태 및 제 2 상태는 트랜지스터의 문턱 전압, ON 전류값, 저항값, 자성 방향, 자기장 방향 등을 나타낸다는 것에 주의한다.
본 실시예 모드의 OTP형 비휘발성 메모리의 메모리 셀 어레이의 회로 구성에서, 데이터를 저장하는 메모리 셀은 n개의 종래 메모리 셀들에 대응한다. 예를 들어, i 비트(i는 1 내지 (n-1)의 정수)의 데이터가 하나의 메모리 셀에 저장된다고 가정하면, 데이터는 i 비트의 입력/출력 데이터와, 메모리 셀의 내부 상태에 대응하는 n 비트의 내부 데이터 사이에서 변환되어야 한다. 본 발명에 따라, 데이터의 신뢰성을 표현하는 신호(이후로 유효 신호 또는 결정용 신호로 불림)가 출력되며, 판독된 데이터가 신뢰할 수 있는 것인지 여부가 이러한 신호에 의해 결정될 수 있다.
OTP형 비휘발성 메모리의 메모리 소자는 사실상 메모리 소자를 위하여 사용될 수 있다. 즉, 부유 게이트를 갖는 트랜지스터로 형성된 메모리 소자가 사용되고, 메모리 소자의 상태들의 전이가 부유 게이트로 들어가는 채널 핫 전자(channel hot electron)에 의해 수행된다. H 상태 또는 L 상태가 부유 게이트의 채널 핫 전자의 존재에 의해 결정될 수 있다. 부유 게이트에 일단 들어간 채널 핫 전자는 전기적으로 이를 벗어날 수 없으며, 따라서 전이들은 모두 L로부터 H로의 한 방향에서만 만들어진다.
본 실시예 모드의 OTP형 비휘발성 메모리의 구성 예가 도 1a 및 도 1b를 참조하여 설명된다. 본 발명의 비휘발성 메모리는 기판(100) 상에 기록 회로(101), 판독 회로(102), 행 디코더(103), 열 디코더(104), 선택기(105), 메모리 셀 어레이(106) 등을 포함한다(도 1a 참조). 메모리 셀 어레이(106)는 m개의 워드 라인들, 2×n개의 비트 라인들, 및 행렬로 배열된 m×n개의 메모리 셀들(107)을 포함한다.
메모리 셀들(107)의 각각은 제 1 메모리 소자(108)와 제 2 메모리 소자(109)를 포함한다(도 1b 참조). 제 1 메모리 소자(108)와 제 2 메모리 소자(109)의 각각은 부유 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 갖는다. 각 제어 게이트는 공통 워드 라인(도면에서 "워드(word)"로 표시됨)에 연결된다. 소스 영역과 드레인 영역 중 하나는 다른 하나가 공통 전극(SC)에 연결되는 동안 상이한 비트 라인들("비트1" 및 "비트2"로 표시됨)에 연결된다.
메모리 셀들(107)에 저장된 데이터는 제 1 메모리 소자(108)와 제 2 메모리 소자(109)의 상태들에 의해 결정된다. 예를 들어, 메모리 셀(107)의 상태, 즉 제 1 메모리 소자(108)의 상태(A)와 제 2 메모리 소자(109)의 상태(B)가 (A,B)로 표시되는 것을 가정하면, (H,L)의 상태는 데이터 "1"(하이)에 대응하고 (L,H)의 상태는 "0"(로우)에 대응한다.
메모리 셀들(107)로의 기록은 메모리 셀들이 (L,L) 상태에 있을 때 수행된다. 메모리가 기록을 나타내는 제어 신호(제어)를 수신할 때, 기록을 위해 필요한 전압이 선택되고, 기록 회로(101)는 데이터 신호(데이터)를 내부 데이터 형태의 (H,L) 또는 (L,H)로 변환하고, 이를 내부 데이터 버스로 전송한다. 동시에, 어드레스 신호가 행 디코더(103) 및 열 디코더(104)에 입력되고 메모리 셀이 선택된다. 그 결과, 내부 데이터에 대응하는 기록을 위한 높은 전위가 비트 라인으로 인가되는 동안 높은 전위가 선택된 메모리 셀에 연결된 워드 라인에 인가되고, 따라서 기록이 수행된다.
높은 전위가 제 1 메모리 소자(108)에 연결된 비트 라인에 인가될 때, (H,L)의 상태가 얻어진다. 따라서, "1"의 데이터가 메모리 셀(107)에 저장된다. 높은 전위가 제 2 메모리 소자(109)에 연결된 비트 라인에 인가될 때, (L,H)의 상태가 얻어진다. 따라서, "0"의 데이터가 메모리 셀(107)에 저장된다.
기록 회로가 단순화된 비휘발성 메모리가 도 8을 참조하여 설명된다. 도 8에 도시된 회로는 입력 데이터가 기록되는, 3 비트에 대한 메모리 셀들을 포함하는 회로이다.
도 8에 도시된 비휘발성 메모리는 메모리 셀들(1300), 선택기(1303), 및 기록 회로(1310)를 포함한다. 메모리 셀들(1300)은 각각 제 1 메모리 소자(1301)와 제 2 메모리 소자(1302)를 포함하며, 선택기(1303)는 스위치들(1304 내지 1309)을 포함하고, 기록 회로(1310)는 스위치들(1311 및 1312)과 인버터(1313)를 포함한다.
이러한 회로는 다음과 같이 동작할 수 있다. 입력 데이터가 기록 회로(1310)의 인버터(1313)와 스위치들(1311 및 1312)을 통한 기록 전위(VW) 또는 GND에 의해 두자리(two-digit)를 갖는 내부 데이터로 변환된다. 특히, 이 회로는, 입력 데이터가 "1"일 때 두 개의 내부 데이터 버스들이 (VW, GND)가 되도록 구동된다. 메모리 셀(1300)이 선택기(1303)에 의해 선택될 때, 선택된 메모리 셀(1300)이 기록되어 (H,L)의 상태가 된다. 유사하게, 회로는, 입력 데이터가 "0"일 때 두 개의 내부 데이터 버스들이 (GND, VW)가 되도록 구동된다. 이후, 메모리 셀(1300)이 선택기(1303)에 의해 선택될 때, 선택된 메모리 셀(1300)이 기록되어 (L,H)의 상태가 된다.
상술된 바와 같이, 메모리 소자의 상태들의 전이는 L에서 H로의 한 방향이다. 즉, 상태들의 가능한 전이는 (L,L)에서 (H,L), 이후 (H,H)의 순서이다. 다른 경우로서, (L,L)에서 (L,H), 이후 (H,H)의 순서가 가능하다. 이들 전이들 중 하나가 사용될 수 있다. 따라서, (H,L) 및 (L,H)는 서로 전이될 수 없다. 그 결과, 일단 "0"((L,H)의 상태)이 된 데이터는 "1"((H,L)의 상태)로 변환될 수 없다.
예를 들어, "0"의 데이터를 갖는 메모리 셀(107)이 기록되고 제 1 메모리 소자(108)에 전하가 주입될 때, (H,H)의 상태가 얻어지고, 이는 무효로 처리된다. "1"의 데이터를 가진 메모리 셀이 기록되고 제 2 메모리 소자(109)에 전하가 주입되는 경우에도 동일하게 적용된다. 이러한 방법으로, 높은 보안성을 가지며 그 안의 데이터가 부가적인 기록에 의해 쉽게 변경되지 않는 비휘발성 메모리가 구현될 수 있다.
판독에 대해서는, 메모리가 판독을 나타내는 제어 신호(제어)를 수신할 때, 판독을 위해 필요한 전압이 선택되고 어드레스 신호가 행 디코더(103) 및 열 디코더(104)에 동시에 입력되며, 판독될 메모리 셀이 선택된다. 이후, 선택된 메모리 셀에 연결된 비트 라인의 전위가 판독 회로(102)에 입력된다. 판독 회로(102)는 판독하고 비트 라인의 전위에 기초하여 데이터를 출력한다. 이때, 판독 데이터가 신뢰할 만한지 여부를 결정하는 유효 신호를 출력하는 것이 본 발명의 또 다른 특징이다.
단순화된 판독 회로의 예가 도 3을 참조하여 설명된다. 도 3은 3 비트를 위한 메모리 셀들을 포함하며 그 안에 저장된 데이터를 판독하는 회로를 도시한다.
도 3에 도시된 비휘발성 메모리는 메모리 셀들(200), 선택기(203) 및 판독 회로(210)를 포함한다. 메모리 셀들(200)의 각각은 제 1 메모리 소자(201)와 제 2 메모리 소자(202)를 포함하고, 선택기(203)는 스위치들(204 내지 209)을 포함하며, 판독 회로(210)는 배타적 논리합(XOR) 게이트(211)와 저항들(212 및 213)을 포함한다. 저항들(212 및 213)은 XOR 게이트(211)에 입력된 전압을 제어하도록 제공되며, 따라서 유사한 기능을 갖는 다른 소자들이 이들을 대체할 수 있다.
본 회로의 동작이 설명된다. 선택기(203)는 메모리 셀을 선택하고 대응 스위 치를 켠다. 사실상 제 1 메모리 소자(201)의 상태를 판독하는 것에 의해 데이터가 얻어진다. 또한, 제 1 메모리 소자(201)와 제 2 메모리 소자(202)의 상태들의 배타적 논리합을 통해 유효 신호가 생성된다.
유효 신호는 XOR 게이트(211)를 통하여 제 1 메모리 소자(201)와 제 2 메모리 소자(202)의 상태들이 (H,L) 또는 (L,H)가 될 때 "1"이 되고 그의 상태들이 (L,L) 또는 (H,H)가 될 때 "0"이 되는 신호이다. 즉, 유효 신호는 판독되는 메모리 셀의 상태가 데이터에 대응할 때 "1"을 출력하고 데이터에 대응하지 않을 때 "0"을 출력하는 신호이다.
유효 신호가 "1"일 때, 판독되었던 메모리 셀에 무효 데이터가 기록된다는 것이 인식된다. 반면에, 유효 신호가 "0"일 때에는, 이것은 데이터가 메모리 셀에 저장되지 않았다는 것으로 인식될 수 있다. 유효 신호 "0"은 데이터가 아직 기록되지 않은 메모리 셀, 데이터 기록 에러를 갖는 메모리 셀, 무효 부가 기록이 수행된 메모리 셀 등을 판독할 때 출력된다. 보안의 관점에서, 이러한 메모리의 데이터를 무효화하는 이러한 조치가 취해질 수 있다.
보안의 관점에서, 기록시 데이터를 완전히(fully) 기록하는 것, 즉, 모든 메모리 셀들을 데이터를 나타내도록 전이시키는 것이 바람직하다. 그러한 경우에서, 유효 신호는 항상 "1"이 된다. "0"의 유효 신호가 출력되면, 무효의 부가적인 기록 등이 의심될 수 있고, 따라서 데이터의 신뢰성은 유효 신호에 따라 결정될 수 있다. 따라서, "0"을 출력한 메모리 셀의 데이터를 무효화하기 위하여 이러한 조치가 취해질 수 있다.
[실시예 모드 2]
본 실시예 모드에서, L(제 1 상태)과 H(제 2 상태)의 두 개의 상태들을 갖고 적어도 전압 또는 전류를 인가하는 것에 의해 L로부터 H로만 전이될 수 있는 메모리 소자로 형성된 OTP형 비휘발성 메모리에서, n(n은 3 또는 그보다 큰 정수)개의 메모리 소자들로 형성된 메모리 셀이 데이터를 저장하기 위한 하나의 유닛으로 사용되고, k(k는 1 내지 n의 정수)개의 메모리 소자들은 L 상태에 있고 (n-k)개의 메모리 소자들은 H 상태에 있는 한 쌍의 상태들을 이용하는 것에 의해 데이터가 저장되는 경우에 대하여 도면들 20 내지 22를 참조하여 설명된다. 제 1 상태 및 제 2 상태는 트랜지스터의 문턱 전압, ON 전류값, 저항값, 자성 방향, 자기장 방향 등을 나타낸다는 것에 주의한다.
본 실시예 모드의 OTP형 비휘발성 메모리의 메모리 셀 어레이의 회로 구성에서, 데이터를 저장하는 메모리 셀은 n개의 종래 메모리 셀들에 대응한다. 예를 들어, i 비트(i는 1 내지 (n-1)의 정수)의 데이터가 하나의 메모리 셀에 저장된다고 가정하면, 데이터는 i 비트의 입력/출력 데이터와, 메모리 셀의 내부 상태에 대응하는 n 비트의 내부 데이터 사이에서 변환되어야 한다. 본 발명에 따라, 데이터의 신뢰성을 표현하는 신호(이후로 유효 신호 또는 결정용 신호로 불림)가 출력되며, 판독된 데이터가 신뢰할 수 있는 것인지 여부가 이러한 신호에 의해 결정될 수 있다.
OTP형 비휘발성 메모리의 메모리 소자와 유사한 메모리 소자가 사용될 수 있다. 메모리 소자는 부유 게이트를 갖는 트랜지스터로 사용되고, 메모리 소자의 상태들의 전이가 부유 게이트로 들어가는 채널 핫 전자에 의해 수행된다. H 상태 또는 L 상태가 부유 게이트의 채널 핫 전자의 존재에 의해 결정될 수 있다. 부유 게이트에 일단 들어간 채널 핫 전자는 전기적으로 이를 벗어날 수 없으며, 따라서 전이들은 모두 L로부터 H로의 한 방향에서만 만들어진다.
본 발명의 OTP형 비휘발성 메모리의 구성이 도 20a에 도시된다. 본 발명의 비휘발성 메모리는 기록 회로(1501), 판독 회로(1502), 행 디코더(1503), 열 디코더(1504), 선택기(1505), 메모리 셀 어레이(1506) 등을 포함한다(도 20a 참조). 메모리 셀 어레이(1506)는 m개의 워드 라인들, n×j개의 비트 라인들, 및 행렬로 배열된 m×j개의 메모리 셀들(1507)을 포함한다.
메모리 셀들(1507)은 n개의 메모리 소자들(1508(1) 내지 1508(n))을 포함한다(도 20b 참조). n개의 메모리 소자들(1508(1) 내지 1508(n))의 각각은 부유 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 포함한다. 각 제어 게이트는 공통 워드 라인(도면에서 "워드(word)"로 표시됨)에 연결된다. 소스 영역과 드레인 영역 중 하나는 다른 하나가 공통 전극(SC)에 연결되는 동안 상이한 비트 라인들(비트(1) 내지 비트(n)으로 표시됨)에 연결된다.
메모리 셀(1507)이 취할 수 있는 상태는 (L,L,...,L) 내지 (H,H,...,H)의 2n개의 상태들이다. 이러한 상태들 중에, k개의 메모리 소자들이 L 상태에 있고 (n-k)개의 메모리 소자들이 H 상태에 있는 한 쌍의 상태들이 다른 방법으로는 전기적으로 전이될 수 없는 한 쌍의 상태로서 선택될 수 있다. 본 실시예 모드에서, 데이터는 이러한 한 쌍의 상태들을 이용하는 것에 의해 저장된다.
n개의 메모리 소자들이 될 수 있는 상태는 n 비트의 내부 데이터를 나타낸다는 것에 주의한다. 이러한 상태들의 쌍들의 수는 nCk이며, 이는 메모리 셀당 저장될 수 있는 데이터량을 나타낸다. 가장 큰 데이터량이 저장될 수 있기 때문에 k는 가능한 한 n/2에 가까운 정수인 것이 바람직하다. 예를 들어, n = 8이고 k = 4가 만족될 때, L 상태의 4개의 메모리 소자들과 H 상태의 4개의 메모리 소자들을 갖는 메모리 셀의 상태들의 수는 70(= 8C4)이다. k = 1일 때의 8(= 8C1)과 비교하면, 8배 많은 데이터 또는 그 이상이 저장될 수 있다.
다음, 메모리 셀들(1507)의 기록 및 판독이 설명된다. 여기서, i 비트 데이터가 각 메모리 셀에 저장된다고 가정한다. 예를 들어, n = 8 및 k = 4가 만족되도록 제공되었을 때, 각 메모리 셀은 70개의 값들을 저장할 수 있으며, 따라서 6 비트 데이터가 저장될 수 있다.
기록 회로는 외부로부터의 i 비트 데이터를 n 비트의 내부 데이터로 변환시키는 논리 회로를 필요로 한다. 판독 회로는 n 비트의 내부 데이터를 i 비트의 외부 데이터로 변환시키는 논리 회로를 필요로 한다. 또한, 판독 회로는 n 비트의 내부 데이터가 외부 데이터에 대응하는지를 결정하는 논리 회로를 필요로 한다. 이러한 회로들은 논리 합성 도구를 사용하여 구현될 수 있다.
메모리 셀들(1507)로의 기록은 메모리 셀들이 (L,L,...,L)의 상태에 있을 때 수행된다. 메모리(1507)가 기록을 나타내는 제어 신호(제어)를 수신할 때, 기록을 위해 필요한 전압이 선택되고, 기록 회로(1501)는 데이터 신호(데이터)를 n 비트 내부 데이터로 변환하고, 이를 내부 데이터 버스로 전송한다. 동시에, 어드레스 신호가 행 디코더(1503) 및 열 디코더(1504)에 입력되고 메모리 셀이 선택된다. 그 결과, 내부 데이터에 대응하는 기록을 위한 높은 전위가 비트 라인으로 인가되는 동안 높은 전위가 선택된 메모리 셀에 연결된 워드 라인에 인가되고, 따라서 기록이 수행된다.
기록 회로가 단순화된 비휘발성 메모리가 도 22를 참조하여 설명된다. 도 22에 도시된 기록 회로는 i 비트 외부 데이터를 두 개의 메모리 셀들 중 하나에 기록하기 위한 회로이다.
도 22에 도시된 비휘발성 메모리는 메모리 셀들(1700), 선택기(1702), 및 기록 회로(1705)를 포함한다(도 22 참조). 메모리 셀들(1700)의 각각은 n개의 메모리 소자들(1701(1) 내지 1701(n))을 포함하며, 선택기(1702)는 스위치들(1703(1) 내지 1703(n) 및 1704(1) 내지 1704(n))을 포함하고, 기록 회로(1705)는 스위치들(1706(1) 내지 1706(n))과 변환 회로(1707)를 포함한다.
이러한 회로의 동작이 설명된다. i 비트 입력 데이터가 그의 출력이 n 개의 스위치들(1706(1) 내지 1706(n))을 제어하는 변환 회로(1707)를 통해 n 비트 내부 데이터로 변환된다. 이후, Vw가 내부 데이터의 H 상태에 대응하는 내부 데이터 버스에 인가되는 동안 GND가 그의 L 상태에 대응하는 내부 데이터 버스에 인가된다. 선택기(1702)가 메모리 셀(1700)을 선택할 때, 선택된 메모리 셀(1700)은 내부 데이터에 대응하는 상태가 되도록 기록된다.
판독에 대해서는, 메모리가 판독을 나타내는 제어 신호(제어)를 수신할 때, 판독을 위해 필요한 전압이 선택되고 어드레스 신호가 행 디코더(1503) 및 열 디코더(1504)에 동시에 입력되며, 메모리 셀이 선택된다. 이후, 선택된 메모리 셀에 연결된 비트 라인의 전위가 판독 회로(1502)에 입력된다. 판독 회로(1502)는 판독하고 비트 라인의 전위에 기초하여 데이터를 출력한다. 이때, 판독 데이터가 신뢰할 만한지 여부를 결정하는 유효 신호를 출력하는 것이 본 발명의 또 다른 특징이다.
단순화된 판독 회로의 예가 도 21을 참조하여 설명된다. 도 21은 두 개의 메모리 셀들 중 하나로부터 i 비트 데이터를 판독하는 회로를 도시한다.
도 21에 도시된 비휘발성 메모리는 메모리 셀들(1600), 선택기(1602) 및 판독 회로(1605)를 포함한다. 메모리 셀들(1600)의 각각은 n 개의 메모리 소자들(1601(1) 내지 1601(n))을 포함하고, 선택기(1602)는 스위치들(1603(1) 내지 1603(n) 및 1604(1) 내지 1604(n))을 포함하며, 판독 회로(1605)는 내부 데이터 판독 회로(1608), 변환 회로(1606), 및 결정 회로(1607)를 포함한다.
본 회로는 다음과 같이 동작한다. 선택기(1602)는 메모리 셀(1600)을 선택하고 대응 스위치를 켠다. 이후, 메모리 셀(1600)의 n개의 메모리 소자들(1601(1) 내지 1601(n))에 연결된 비트 라인들이 판독 회로(1605)에 연결된다. 비트 라인들이 판독 회로(1605)에 연결될 때, n 비트 내부 데이터가 내부 데이터 판독 회로(1608)에 의해 판독된다. 이후, 판독된 n 비트 내부 데이터가 변환 회로(1606)를 통해 i 비트 데이터로 변환되고 출력된다.
결정 회로(1607)는 판독되는 n 비트 내부 데이터 중 k 비트가 L 상태에 있고 (n-k) 비트가 H 상태에 있을 때 "1"의 유효 신호를 출력하고, 다른 경우들에서는 "0"의 유효 신호를 출력한다. 유효 신호가 "1"일 때, 판독되는 메모리 셀에 유효 데이터가 기록된다는 것이 인식된다. 반면에, 유효 신호가 "0"일 때, 데이터가 메모리 셀에 기록되지 않는다는 것이 결정될 수 있다. 유효 신호 "0"은 데이터가 아직 저장되지 않은 메모리 셀, 데이터 기록 에러를 갖는 메모리 셀, 무효 부가 기록이 수행된 메모리 셀 등을 판독할 때 출력된다.
보안의 관점에서, 기록시 데이터를 완전히 기록하는 것, 즉, 모든 메모리 셀들을 데이터를 나타내도록 전이시키는 것이 바람직하다. 그러한 경우에서, 유효 신호는 항상 "1"이 된다. "0"의 유효 신호가 출력되면, 무효의 부가적인 기록 등이 의심될 수 있고, 따라서 데이터의 신뢰성은 유효 신호에 따라 결정될 수 있다. 따라서, "0"을 출력한 메모리 셀의 데이터를 무효화하기 위하여 이러한 조치가 취해질 수 있다.
이러한 방법으로, 높은 보안성을 가지며 그 안의 데이터가 부가적인 기록에 의해 쉽게 변경되지 않는 비휘발성 메모리가 구현될 수 있다. 일반적으로, 메모리 셀을 구성하는 메모리 소자들의 수가 커질수록, 즉, n이 커질수록, 메모리 소자당 데이터의 양이 증가될 수 있다.
본 실시예 모드에 따른 이러한 OTP형 비휘발성 메모리는 컴퓨터 또는 다양한 전자 디바이스들의 메모리로서 사용될 수 있다. 또한, 이는 IC 카드 및 IC 태그와 같이 높은 보안성을 요구하는 응용들을 위해 사용될 수 있다.
IC 카드는 반도체 집적 회로(IC 칩)를 박층(lamination) 형태로 플라스틱 카드로 이식하는 것에 의해 만들어져 데이터가 저장될 수 있는 카드를 나타낸다는 것에 주의한다. IC 카드들은 데이터를 판독하고 기록하는 시스템에 따라 "접촉형(a contact type)"과 "비접촉형(a non-contact type)"으로 분류될 수 있다. 비접촉형 카드는 약한 무선파들을 사용함으로써 단말기와 통신할 수 있는 안테나에 내장된다. 이러한 비접촉형 칩은 또한 무선 칩으로도 불린다.
[실시예 1]
본 실시예에서, L(제 1 상태)과 H(제 2 상태)의 두 개의 상태들을 갖고 적어도 전압 또는 전류를 인가하는 것에 의해 L로부터 H로만 전이될 수 있는 세 개의 메모리 소자들로 형성된 OTP형 비휘발성 메모리가 설명된다. 이러한 메모리에서, 세 개의 메모리 소자들로 형성된 메모리 셀이 데이터를 저장하기 위한 유닛이다. 하나의 메모리 소자는 L 상태에 있고 다른 메모리 소자는 H 상태에 있는 한 쌍의 상태들을 이용하는 것에 의해 데이터가 저장되는 모드가 도면들 2a, 2b, 4 및 18을 참조하여 이하로 설명된다. 제 1 상태 및 제 2 상태는 트랜지스터의 문턱 전압, ON 전류값, 저항값, 자성 방향, 자기장 방향 등을 나타낸다는 것에 주의한다.
본 발명의 OTP형 비휘발성 메모리는 기판(150) 상에 기록 회로(151), 판독 회로(152), 행 디코더(153), 열 디코더(154), 선택기(155), 메모리 셀 어레이(156) 등을 포함한다(도 2a 참조). 메모리 셀 어레이(156)는 m개의 워드 라인들, 3×j개의 비트 라인들, 및 행렬로 배열된 m×j개의 메모리 셀들(157)을 포함한다.
메모리 셀(157)은 제 1 메모리 소자(158), 제 2 메모리 소자(159), 및 제 3 메모리 소자(160)를 포함한다(도 2b 참조). 제 1 메모리 소자(158), 제 2 메모리 소자(159), 및 제 3 메모리 소자(160)의 각각은 부유 게이트, 제어 게이트, 소스 영역 및 드레인 영역을 갖는다. 제 1 메모리 소자(158), 제 2 메모리 소자(159), 및 제 3 메모리 소자(160)의 제어 게이트들은 공통 워드 라인(워드)에 연결된다. 제 1 메모리 소자(158), 제 2 메모리 소자(159), 및 제 3 메모리 소자(160)의 소스 영역들과 드레인 영역들 중 하나는 다른 하나가 공통 전극(SC)에 연결되는 동안 상이한 비트 라인들(비트1, 비트2 및 비트3)에 연결된다.
메모리 셀(157)이 될 수 있는 상태 및 수용가능한 전이 상태가 도 19를 참조하여 설명된다. 메모리 셀(157)은 "하나의 메모리 소자가 L 상태에 있고 두 개의 메모리 소자들이 H 상태에 있는 상태들(세 개의 상태들)의 쌍" 또는 "하나의 메모리 소자가 H 상태에 있고 두 개의 메모리 소자들이 L 상태에 있는 상태들(세 개의 상태들)의 쌍"이 다른 방향에서 전이될 수 없는 상태들의 쌍으로 선택될 수 있는 것 중 8개의 상태들을 취할 수 있다.
세 개의 상태들의 각각은 다른 상태들로 전이할 수 없다. 즉, 상태(H,L,L), 상태(L,H,L), 및 상태(L,L,H)는 서로 전이할 수 없다. 유사하게, 상태(H,H,L), 상태(H,L,H), 및 상태(L,H,H)가 또한 서로 전이할 수 없다.
서로 전이할 수 없는 세 개의 상태들 중 임의의 하나를 이용하는 것에 의해, 높은 보안성의 3자리 데이터가 세 개의 메모리 소자들에 저장될 수 있다.
이제 두 개의 메모리 소자들로 메모리 셀을 형성하는 경우와 메모리 소자당 데이터의 양 사이의 비교가 형성된다. 두 개의 메모리 소자들이 사용될 때, (H,L)과 (L,H)의 2자리 데이터가 서로 전이할 수 없는 쌍으로서 저장될 수 있다. 여섯개의 메모리 소자들이 사용될 때, 메모리 셀에 대하여 두 개의 메모리 소자들을 사용하는 경우에는 2×2×2 = 8 값들, 및 메모리 셀에 대하여 세 개의 메모리 소자들을 사용하는 경우에는 3×3 = 9 값들이 각각 저장될 수 있다. 즉, 세 개의 메모리 소자들을 사용하는 것에 의해, 메모리 소자당 저장되는 데이터량은 두 개의 메모리 소자들을 사용하는 메모리 셀에 비교하여 크다.
여기서, 데이터로 사용된 메모리 셀(157)의 상태들은 데이터 "00","01", 및 "10"이 각각 인가되는 상태(H,L,L), 상태(L,H,L), 및 상태(L,L,H)이다.
메모리 셀(157)에의 기록은 메모리 셀(157)이 (L,L,L) 상태에 있을 때 수행된다. 메모리(157)가 기록을 나타내는 제어 신호(제어)를 수신할 때, 기록을 위해 필요한 전압이 선택되고, 기록 회로(151)는 데이터 신호(데이터)를 내부 데이터 형태의 (H,L,L),(L,H,L) 또는 (L,L,H)로 변환하고, 이를 내부 데이터 버스로 전송한다. 동시에, 어드레스 신호가 행 디코더(153) 및 열 디코더(154)에 입력되고 메모리 셀이 선택된다. 그 결과, 내부 데이터에 대응하는 기록을 위한 높은 전위가 비트 라인에 인가되는 동안 높은 전위가 선택된 메모리 셀에 연결된 워드 라인에 인가된다.
높은 전위를 제 1 메모리 소자(158)에 연결된 비트 라인으로 인가하는 경우에, (H,L,L)의 상태가 얻어지고, 따라서, 메모리 셀(157)에 저장된 데이터는 "00"이 된다. 유사하게, 높은 전위를 제 2 메모리 소자(159)에 연결된 비트 라인으로 인가하는 경우에, (L,H,L)의 상태가 얻어지고, 따라서, 메모리 셀(157)에 저장된 데이터는 "01"이 된다. 높은 전위를 제 3 메모리 소자(160)에 연결된 비트 라인으로 인가하는 경우에, (L,L,H)의 상태가 얻어지고, 따라서, 메모리 셀(157)에 저장된 데이터는 "10"이 된다.
단순화된 기록 회로의 예가 도 18을 참조하여 설명된다. 도 18은 "00","01", 또는 "10"의 외부 데이터를 두 개의 메모리 셀들 중 하나에 기록하는 회로를 도시한다.
도 18에 도시된 비휘발성 메모리는 메모리 셀들(1350), 선택기(1354), 및 기록 회로(1361)를 포함한다. 메모리 셀들(1350)의 각각은 제 1 메모리 소자(1351), 제 2 메모리 소자(1352), 및 제 3 메모리 소자(1353)를 포함하며, 선택기(1354)는 스위치들(1355 내지 1365)을 포함하고, 기록 회로(1361)는 스위치들(1362 내지 1364)과 변환 회로(1365)를 포함한다.
이러한 회로는 입력된 데이터가 변환 회로(1365)의 출력에 따라 스위치들(1362, 1363, 및 1364)을 제어하고, GND가 내부 데이터의 L 상태에 대응하는 내부 데이터 버스에 인가되며, Vw가 그의 H 상태에 대응하는 내부 데이터 버스에 인가되도록 동작한다. 변환 회로(1365)는 도 6에 도시된 바와 같은 조합 회로를 사용하여 쉽게 구성될 수 있다는 것에 주의한다.
특히, 입력된 데이터가 "00"일 때, 회로는 세 개의 내부 데이터 버스들이 (Vw, GND, GND)를 갖도록 구동한다. 선택기(1354)가 메모리 셀(1350)을 선택할 때, 선택된 메모리 셀(1350)이 기록되어 (H,L,L)의 상태가 된다. 유사하게, 입력된 데이터가 "01"일 때, 회로는 세 개의 내부 데이터 버스들이 (GND, Vw, GND)를 갖도록 구동하고, 선택된 메모리 셀(1350)은 기록되어 (L,H,L)의 상태가 된다. 입력된 데이터가 "10"일 때, 회로는 세 개의 내부 데이터 버스들이 (GND, GND, Vw)를 갖도록 구동하고, 선택된 메모리 셀(1350)은 (L,L,H)의 상태가 되도록 기록된다.
상술된 바와 같이, 메모리 소자의 상태들의 전이는 L에서 H로의 한 방향이다. 즉, 상태들의 가능한 전이는 (L,L,L)에서 (H,L,L),(L,H,L) 또는 (L,L,H)이다. (H,L,L) 및 (L,H,L)은 서로 전이될 수 없다. 그 결과, 일단 "00"이 된 데이터는 "01" 또는 "10"으로 변환될 수 없다.
예를 들어, "00"의 데이터를 갖는 메모리 셀(157)이 기록되고 제 2 메모리 소자(159)가 대전될 때, (H,H,L)의 상태가 얻어지고, 이는 무효 데이터로 처리된다. "01"의 데이터를 가진 메모리 셀에 기록하고 제 1 메모리 소자(158)의 제어 게이트에 입력하는 경우에도 동일하게 적용된다. 이러한 방법으로, 높은 보안성을 가지며 그 안의 데이터가 부가적인 기록에 의해 쉽게 변경되지 않는 비휘발성 메모리가 구현될 수 있다.
판독에 대해서는, 메모리가 판독을 나타내는 제어 신호(제어)를 수신할 때, 판독을 위해 필요한 전압이 선택되고 어드레스 신호가 행 디코더(153) 및 열 디코더(154)에 동시에 입력되며, 판독될 메모리 셀이 선택된다. 이후, 선택된 메모리 셀에 연결된 비트 라인의 전위가 판독 회로(152)에 입력된다. 판독 회로(152)는 비트 라인의 전위에 기초하여 데이터를 판독하고, 외부 데이터로의 변환한 후에 이를 출력한다. 이때, 데이터 뿐만 아니라 판독 데이터가 신뢰할 만한지 여부를 결정하는 유효 신호도 출력하는 것이 본 발명의 특징이다.
판독 회로의 구성 예가 도 4를 참조하여 설명된다. 도 4는 두 개의 메모리 셀들 중 하나로부터 "00","01", 및 "10"의 데이터를 판독하는 회로를 도시한다.
도 4에 도시된 비휘발성 메모리는 메모리 셀들(250), 선택기(254) 및 판독 회로(261)를 포함한다. 메모리 셀들(250)의 각각은 제 1 메모리 소자(251), 제 2 메모리 소자(252), 및 제 3 메모리 소자(253)를 포함하고, 선택기(254)는 스위치들(255 내지 260)을 포함하며, 판독 회로(261)는 내부 데이터 판독 회로(264), 변환 회로(262), 및 결정 회로(263)를 포함한다.
이러한 회로에서, 선택기(254)는 메모리 셀을 선택하고 대응 스위치를 켠다. 이후, 이 회로는 메모리 셀(250)의 제 1 메모리 소자(251), 제 2 메모리 소자(252), 및 제 3 메모리 소자(253)에 연결된 비트 라인들이 판독 회로(261)와 연결되도록 동작한다.
비트 라인들이 판독 회로(261)와 연결될 때, 3 비트 내부 데이터가 내부 데이터 판독 회로(264)에 의해 판독된다. 판독된 3 비트 내부 데이터는 변환 회로(262)에 의해 "00","01", 및 "10"의 데이터로 변환된 후 출력된다. 결정 회로(263)는 유효 신호를 생성하고 출력한다. 변환 회로(262) 및 결정 회로(263)는 도 7에 도시된 바와 같은 조합 회로에 의해 쉽게 구성될 수 있다.
결정 회로(263)는 세 개의 판독된 신호들을 사용하는 것에 의해 데이터의 신뢰성을 결정하며, 세 개의 메모리 소자들 중 하나의 소자가 H 상태에 있을 때 유효 신호를 주장한다. 즉, 제 1 메모리 소자(251), 제 2 메모리 소자(252), 및 제 3 메모리 소자(253)의 상태들이 (H,L,L), (L,H,L), 또는 (L,L,H)일 때 유효 신호가 "1"이며, 다른 경우들에는 "0"이다.
유효 신호가 "1"일 때, 판독되었던 메모리 셀에 무효 데이터가 기록되어 있다는 것이 인식된다. 반면에, 유효 신호가 "0"일 때에는, 이것은 데이터가 메모리 셀에 기록되어 있지 않다는 것으로 인식될 수 있다. 유효 신호 "0"은 데이터가 아직 기록되지 않은 메모리 셀, 데이터 기록 에러를 갖는 메모리 셀, 무효 부가 기록이 수행된 메모리 셀 등을 판독할 때 출력된다. 보안의 관점에서, 이러한 메모리의 데이터를 무효화하는 이러한 조치가 취해질 수 있다.
[실시예 2]
높은 보안성을 나타내는 본 발명의 비휘발성 메모리는 위조 및 남용의 방지에 중요성을 요하는 IC 카드, ID 카드, ID 태그, RFID 카드 또는 다양한 태그들과 같은 응용들을 위해 적절하다.
ID 카드는 IC 카드와 유사한 기능들 및 구조들을 갖는, 특히 ID 목적들을 위한 증명 기능에 특징을 갖는 것을 말한다.
ID 태그는 개체를 식별하기 위해 사용되는 마이크로 IC 칩에 자신의 식별 코드와 같은 데이터를 저장하고(이러한 응용을 위한 IC 칩은 또한 특히 ID 칩이라고 불린다), 무선파들을 통해 관리 시스템과 데이터를 송신/수신하는 기능을 갖는다. 몇십밀리미터의 크기를 갖는 IC 칩은 무선파들 및 전자기파들을 통해 판독기와 통신할 수 있다. ID 태그는 안테나로부터의 비접촉 파워 전송 기술에 의하여 배터리없이도 반영구적으로 사용될 수 있다.
RFID는 무선 주파수 식별을 나타내는 것으로, 이는 판독기/기록기 디바이스와, 무선으로 데이터 통신할 수 있는 ID 태그에 의해 동작하는 식별 기술이다. RFID를 위해 사용된 ID 태그에는 반도체 디바이스들로 표현되는 카드형, 라벨형, 인증서형과 같은 다양한 모드들이 있다.
한편, 본 발명의 비휘발성 메모리는 메모리 셀 영역에서 종래의 OTP형 비휘발성 메모리보다 크다. 예를 들어, 메모리 셀당 8개의 메모리 소자들이 포함되도록 제공되면, 6 비트 데이터가 저장될 수 있으나; 메모리 셀 영역은 8 비트 데이터를 저장하는 종래의 경우와 비교하여 약 25% 증가된다. 앞서 언급된 문제를 위한 수단으로서 종래의 규소 기판 대신 큰 유리 기판 상의 IC 카드 및 RFID에 집적 회로들을 형성하는 것에 의해, 다수의 집적 회로들이 제조될 수 있고, 제조 비용은 감소될 수 있다. 대안적으로, 칩 영역이 충격 저항에 큰 영향을 끼치지만, 집적 회로들이 형성되는 유리 기판의 디바이스 층을 벗겨낸 후에 가요성 기판 및 타켓으로 집적 회로를 고정시키기 위한 충격 저항을 개선시키는데는 매우 효율적이다.
가요성 기판은 전형적으로 플라스틱 기판과 종이를 포함하는 가요성(flexibility)을 갖는 기판임에 주의한다. 예를 들어, 플라스틱에 대해서는 폴리노보넨, 폴리에틸렌 테레프탈레이트(PET), 폴리에테르 술폰(PES), 폴리에틸렌 나프타레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르 에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르 이미드(PEI), 폴리 아리레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드 등이 사용될 수 있다.
도 9는 본 실시예의 비휘발성 메모리를 사용하는 ID 칩의 간단한 구성 예의 블록도이다. 안테나를 포함하는 비접촉형 ID 칩이 도시된다.
도 9에서, ID 칩(1401)은 안테나(1402), RF 회로(1403), 전원/클록 신호/리셋 신호 생성 회로(1404), 데이터 복조/변조 회로(1405), 제어 회로(1406), 메모리(1407), CPU(중앙 처리 유닛)(도시되지 않음), 및 SRAM(도시되지 않음)을 포함한다.
도 9에 도시된 집적 회로들은 모두 유리 기판 또는 가요성 기판 상에 형성된다. 안테나(1402)는 집적 회로들이 형성되는 기판 상에 형성되거나 집적 회로들이 형성되는 기판의 외부에 제공되어 입력/출력 단말들을 통해 집적 회로들과 연결될 수 있다.
RF 회로(1403)는 안테나(1402)로부터 아날로그 신호(데이터 변조 회로로부터 수신한 것)를 출력할 뿐만 아니라 안테나(1402)로부터 아날로그 신호를 수신한다. 전원/클록 신호/리셋 신호 생성 회로(1404)는 수신된 신호에 기초하여 일정한 전원, 리셋 신호 및 클록 신호를 생성한다. 데이터 복조/변조 회로(1405)는 제어 회로(1406)로부터 수신된 디지털 신호를 안테나(1402)로 출력될 아날로그 신호로 변환할 뿐만 아니라 수신된 신호로부터 데이터를 추출한다.
한편, 제어 회로(1406)는 CPU를 제어하고 변조된 수신 신호들에 따라 메모리(1407) 및 SRAM에 저장된 데이터를 판독 또는 기록한다.
본 실시예의 비휘발성 메모리는 메모리(407)에 적용된다. 응용에 따라 회로의 구성에 CPU 및 SRAM이 제공될 필요는 없으며, 영역의 감소를 위해 생략될 수 있다는 것이 주의된다. 예를 들어, ID 칩의 기능이 식별 번호와 같은 고정된 데이터를 판독하는 것으로 제한되지만, 인터넷과 같은 네트워크 기술은 부족한 기능을 보완할 수 있다. 따라서, ID 칩은 다양한 응용들을 위해 사용될 수 있다.
이러한 방식으로 형성된 ID 칩은 크기가 줄어들 수 있으며 다양한 개체들에 장착되거나 내장될 수 있다. 따라서, 제품들 및 제조사들의 식별, 재고 및 유통의 관리 등이 쉽게 수행될 수 있다. ID 칩은 평방 5mm의 크기 또는 바람직하게는 평방 0.3 내지 4mm의 크기로 형성될 수 있다.
도 16a 내지 도 16h는 본 발명의 비휘발성 메모리를 사용하여 형성된 ID 칩이 응용되는 예들을 도시한다.
도 16a는 개인을 식별하는데 사용될 수 있는 IC 카드를 나타내며, 이는 쉽게 재프로그래밍될 수 없는 본 발명의 비휘발성 메모리의 이점들을 이용하는 것에 의한 높은 보안성을 필요로 한다. 본 발명의 비휘발성 메모리는 IC 카드(1200)에 내장 메모리(1201)를 위해 사용된다.
도 16b는 그 크기가 작아질 수 있기 때문에 특정 장소의 입장 관리, 개인 식별 등을 위해 사용될 수 있는 ID 태그를 도시한다. 본 발명의 비휘발성 메모리는 ID 태그(1210)에 내장된 메모리(1211)를 위해 사용된다.
도 16c는 슈퍼마켓과 같은 소매 상점에서의 제품 관리를 위해 제품에 ID 칩(1222)을 부착하는 예가 도시된다. 본 발명은 ID 칩(1222)의 회로에 내장된 비휘발성 메모리에 적용된다. 이러한 방법에서, ID 칩을 사용하는 것에 의해, 물건을 훔치는 일 등이 방지될 수 있을 뿐만 아니라 재고 관리가 수월해질 수 있다. 도 16c에서, ID 칩(1222)이 떨어지는 것을 막기 위하여 또한 접착력을 갖는 보호막(1221)이 사용되지만, ID 칩(1222)은 접착제를 사용하는 것에 의해 직접 부착될 수 있다. ID 칩(1222)이 제품(1220)에 부착되는 것을 고려하여 가요성 기판을 사용하는 것에 의해 기판을 제조하는 것이 바람직하다.
도 16d는 제품을 제조할 때 식별하기 위한 ID 칩을 포함하는 예가 도시된다. 도 16d에서, ID 칩(1231)은 예로써 디스플레이의 하우징(1230)의 내부에 내장된다. 본 발명은 ID 칩(1231)의 회로에 내장된 비휘발성 메모리에 적용된다. 이러한 구조로, 제조사의 식별, 제품들의 유통 관리 등이 수월해질 수 있다. 디스플레이의 하우징은 여기서 예로써 취해진 것이지만, 본 발명은 이에 제한되지 않으며 다양한 개체들에 적용될 수 있다는 것이 주의된다.
도 16e는 개체들을 운반하기 위한 선적 태그를 도시한다. 도 16e에서, ID 칩(1241)이 태그(1240)에 내장된다. 본 발명은 ID 칩(1241)의 회로에 내장된 비휘발성 메모리에 적용된다. 이러한 구조로, 제조사의 식별, 제품들의 유통 관리 등이 수월해질 수 있다. 태그(1240)는 개체를 묶기 위한 끈 등에 엮이지만; 본 발명은 이에 제한되지 않고 밀봉제 등을 사용하는 것에 의해 개체에 직접적으로 부착될 수 있다는 것에 주의한다.
도 16f는 책(1250)에 내장된 ID 칩(1252)을 도시한다. 본 발명은 ID 칩(1252)에 포함된 비휘발성 메모리에 적용된다. 이러한 구조로, 서점, 도서관 등의 유통 관리가 수월해질 수 있다. 도 16f에서, ID 칩(1252)이 떨어지는 것을 막기 위하여 또한 접착력을 갖는 보호막(1251)이 사용되지만, ID 칩(1252)은 접착제를 사용하는 것에 의해 직접 부착될 수 있거나 책(1250)의 커버에 내장될 수 있다.
도 16g는 지폐(1260)에 내장된 RFID 칩(1261)을 도시한다. 본 발명은 ID 칩(1261)에 내장된 비휘발성 메모리에 적용된다. 이러한 구조로, 위조지폐들의 유통이 쉽게 방지될 수 있다. RFID 칩(1261)이 지폐 뿐만 아니라 주권(certificate of stock), 상품권, 및 수표와 같은 유가 증권들에도 적용될 수 있다. 지폐의 특성의 관점에서, ID 칩(1261)이 지폐(1260) 내로 삽입되어 떨어지지 않도록 하는 것이 더욱 바람직하다.
도 16h는 신발(1270)에 내장된 ID 칩(1272)을 도시한다. 본 발명은 ID 칩(1272)의 회로에 내장된 비휘발성 메모리에 적용된다. 이러한 구조로, 제조사의 식별, 제품들의 유통 관리 등이 수월해질 수 있다. 도 16h에서, ID 칩(1272)이 떨어지는 것을 막기 위하여 또한 접착력을 갖는 보호막(1271)이 사용되지만, ID 칩(1272)은 접착제를 사용하는 것에 의해 직접 부착될 수 있거나 신발(1270) 내에 포함될 수 있다.
임의의 경우들에서, 본 발명의 비휘발성 메모리를 내장하는 것에 의해, 데이터가 부주의하게 재프로그래밍되는 것을 방지할 수 있는 높은 보안성이 구현될 수 있다.
본 실시예에서 도시된 예들은 단지 예들이며, 본 발명은 이러한 응용들에 제한되지 않는다는 것에 주의한다. 본 실시예는 다른 실시예들과 자유롭게 조합하여 수행될 수 있다.
[실시예 3]
여기서, 도 5 및 도 23을 참조하여 실시예 모드에서 설명된 메모리 소자 및 메모리 소자를 위해 사용되는 박막 트랜지스터(이하로 또한 TFT들로 불림)와 실시예 모드에서 설명된 디코더, 선택기, 기록 회로 및 판독 회로와 같은 논리 회로부를 절연 기판 상에 동시에 제조하는 방법에 관하여 설명된다. 본 실시예에서, 부유 게이트를 갖는 n-채널 메모리 소자, n-채널 TFT, p-채널 TFT가 반도체 소자의 예들로서 취해지지만, 메모리부 및 논리 회로부에 포함된 반도체 소자는 이들에 제한되지 않는다는 것이 주의된다. 또한, 이러한 제조 방법은 단지 예이며, 절연 기판 상의 제조 방법으로 제한하는 것은 아니다.
절연 기판으로서, 유리 기판(예를 들어, 코닝 1737 기판)이 사용된다. 또한, 수정 기판, 알루미나와 같은 절연 물질로 형성된 기판, 규소 웨이퍼 기판, 다음 단계의 처리 온도에 견딜 수 있는 열 저항성을 갖는 플라스틱 기판 등이 또한 사용될 수 있다.
기저막들(3001 및 3002)이 규소 산화막, 규소 질화막, 또는 규소 산화질화막과 같은 절연막을 사용하여 절연 기판(3000) 상에 형성된다. 기저막들은 복수의 막들을 또한 적층하여 형성될 수 있다. 이러한 경우, 실록산(siloxane)(백본(backbone) 구조로 Si-O 결합을 갖고 치환기(substituent)로서 적어도 수소를 갖는 재료)이 사용된다. 또한, 치환기로서 불화물, 알킬 그룹 또는 방향성 탄소 수소화물 중 적어도 하나를 갖는 열 저항성 수지가 스핀 코팅 방법, 슬릿 코팅 방법, 액적토출법 등에 의해 형성될 수 있다. 기저막(3001)으로서 50 내지 200nm의 두께로 형성된 규소 질화막과 기저막(3002)으로서 50 내지 200nm의 두께로 형성된 규소 산화막이 이러한 순서대로 적층되는 것이 더욱 바람직하다.
여기서, 규소 산화막은 SiH4/O2, TEOS(tetra ethoxy silane)/O2, 등의 혼합 가스를 이용하여 열 CVD, 플라즈마 CVD 등에 의해 형성될 수 있다. 규소 질화막은 SiH4/NH3의 혼합 가스를 사용하여 플라즈마 CVD에 의해 각각 형성될 수 있다. 규소 산화질화막은 SiH4/N2O의 혼합 가스를 사용하여 플라즈마 CVD에 의해 형성될 수 있다.
반도체층들(3003 내지 3005)이 기저막(3002) 상에 형성된다. 반도체층들(3003 내지 3005)은 다결정 반도체 또는 반-비정질 반도체(semi-amorphous semiconductor)로 형성된다. 주요 성분으로 규소, 규소 게르마늄(SiGe) 등을 갖는 반도체가 모두를 위해 사용될 수 있다.
여기서, 70nm의 두께로 비정질 규소(amorphous silicon)를 형성하고 레이저 어닐링에 의해 결정화하는 것에 의해 얻어진 다결정 규소가 사용된다. 레이저 어닐링은 광원으로 엑시머 레이저를 사용한 펄스 레이저광 또는 고체 레이저를 사용한 연속파 레이저광을 사용하면서 결정화를 위해 수행된다. 특히, 결정화에서 큰 직경의 결정 입자들을 얻기 위해서는, 연속적인 발진이 가능한 고체 레이저를 사용하는 것에 의해 기본파(fundamental wave)의 제 2 내지 제 4 고조파들을 인가하는 것이 바람직하다(이 경우의 결정화를 CWLC로 부른다). 전형적으로, Nd:YVO4 레이저(1064nm의 기본파)의 제 2 고조파(532nm) 또는 제 3 고조파(355nm)가 인가된다. 연속적인 발진 레이저를 사용하는 경우에, 10W의 출력을 갖는 연속 발진 YVO4 레이저로부터 조사된 레이저광이 비선형 광학 소자를 사용하는 것에 의해 고조파로 변형된다. 또한, 공명기에서 YVO4 결정 또는 GdVO4 결정과 비선형 광학 소자를 사용하는 것에 의해 고조파가 조사될 수 있다. 바람직하게, 고조파는 광학 시스템에 의해 조사된 표면 상에 사각형태 또는 타원형태의 레이저광으로 성형되고, 이후 처리될 개체로 조사된다. 이때의 에너지 밀도는 약 0.01 내지 100 MJ/cm2(바람직하게는 0.1 내지 10 MJ/cm2)일 필요가 있다. 반도체막은 약 10 내지 2000 cm/sec의 속도로 레이저광으로 상대적으로 이동된다.
펄스 발진 레이저를 사용하는 경우에, 수십 내지 수백 Hz의 주파수 대역이 사용되지만, 10MHz 이상의 발진 주파수를 갖는 펄스 발진 레이저가 또한 사용될 수 있다(이 경우의 결정화를 MHzLC로 부른다). 펄스 발진 레이저광으로 조사된 후 반도체막이 완전히 응고될 때까지는 몇십 내지 몇백 나노초가 걸리는 것으로 알려졌다. 따라서, 앞서 언급된 고주파수 대역을 사용하는 것에 의해, 다음 펄스 레이저광이 반도체막이 레이저광의 퍼싱(fusing) 후에 응고되기 전에 조사될 수 있다. 이에 따라, 반도체막의 고체-유체 인터페이스가 연속적으로, 종래의 펄스파 레이저를 사용하는 경우와는 상이하게 이동될 수 있다. 따라서, 주사 방향을 따라 정렬된 결정 입자들을 갖는 반도체막이 형성될 수 있다. 특히, 주사 방향의 결정 입자들이 10 내지 30 ㎛의 폭이며, 주사 방향에 수직한 방향의 결정 입자들은 1 내지 5 ㎛의 폭인 결정 입자들의 집합이 얻어질 수 있다. 주사 방향을 따라 정렬되는 단일 결정들의 결정 입자들을 형성하는 것에 의해, 적어도 TFT의 채널 방향으로 몇몇 결정 입자들만을 갖는 반도체막이 얻어질 수 있다.
반-비정질 반도체는 비정질 구조와 결정질 구조(단일 결정질 및 다결정 구조들을 포함한다) 사이의 중간 구조를 가지며, 이는 자유 에너지에서 안정한 제 3 상태를 갖는 반도체이다. 또한, 반-비정질 반도체는 짧은 배열과 격자 왜곡을 갖는 결정질 영역을 포함한다. 반-비정질 반도체의 라만 스펙트럼은 520cm-1로부터 낮은 주파수 측으로 시프트되고, 적어도 수소 또는 할로겐의 1 원자%가 불포화 결합들(dangling bonds)을 종결시키기 위해 포함된다. 반-비정질 반도체는 또한 미결정 반도체(microcrystalline semiconductor)로 불린다. SiH4와 F2, 또는 SiH4와 H2가 반-비정질 반도체를 형성하기 위한 그로우 방전 분해용 소스 물질 가스로 사용된다. 또한, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 사용될 수 있다. GeF4가 또한 혼합될 수 있다.
알려진 결정화 방법은 Ni, Fe, Ru, Rh, Pd, Os, Ir 및 Pt와 같은 금속 원소의 촉매 활동을 이용하여 사용될 수 있다.
기저막(3002)의 일부에 대해 열저항성 유기 수지로 실록산을 사용하는 경우에, 결정화 동안 반도체막으로부터의 열 누출들이 방지될 수 있으며, 따라서 결정화가 효율적으로 수행될 수 있다.
앞서 언급된 방법에 의해, 결정성 규소 반도체막이 얻어진다. 결정층이 20 내지 200nm(대표적으로는 40 내지 170nm, 보다 바람직하게는 50 내지 150nm)의 두께로 바람직하게 형성된다.
특히 TFT의 채널 영역에서, 1×1019 내지 1×1022 cm-3, 또는 바람직하게는 1×1019 내지 5×1020 cm-3의 수소 또는 할로겐이 바람직하게 도핑된다. 반-비정질 반도체는 1×1019 내지 2×1021 cm-3의 수소 또는 할로겐으로 바람직하게 도핑된다. 임의의 경우들에서, IC 칩을 위해 사용된 단일 결정에 포함된 것보다 많은 수소 또는 할로겐이 포함되는 것이 바람직하다. 따라서, TFT부의 국부적 깨짐(local crack)이 수소 또는 할로겐에 의해 종결될 수 있다.
여기서, 메모리 소자를 위해 사용된 TFT의 반도체층(303)의 소스 영역 또는 드레인 영역의 한 측면으로 전하들을 추출하기 위해 오버랩된 영역을 제공하기 위한 프로세스가 수행될 수 있다.
다음, 게이트 절연막(3006)이 반도체층들(3003 내지 3005) 상에 형성된다. 게이트 절연막은 규소 질화물, 규소 산화물, 규소 산화질화물 또는 규소 질화산화물을 포함하는 막의 단층 또는 적층으로부터 플라즈마 CVD 및 스퍼터링과 같은 박막 형성 방법에 의해 형성된다. 특히, 핫 전자를 주입하는 것에 의한 기록 및 대전 유지는 OTP형 비휘발성 메모리에는 필수적이며, 따라서 터널 전류가 쉽게 통과하지 않는 40 내지 80nm의 게이트 절연막을 형성하는 것이 바람직하다.
제 1 도전층들(3007 내지 3009)이 게이트 절연막(3006) 상에 형성되고 후에 TFT의 부유 게이트 전극이 될 영역과 게이트 전극이 될 영역을 포함하는 영역을 제외하고는 에칭에 의해 제거된다.
다음, 제 2 절연막(3010)이 형성된다. 제 2 게이트 절연막(3010)이 플라즈마 CVD 또는 스퍼터링에 의해 규소를 포함하는 절연막으로 10 내지 80nm의 두께로 형성된다. 게이트 절연막(3006)은 메모리 소자가 형성되는 영역을 제외하고 에칭에 의해 제거된다.
다음, 제 2 도전층들(3011 내지 3013)이 형성된다. 바닥으로부터 제 1 도전층(3007), 제 2 게이트 절연막(3010), 제 2 도전층(3011)(메모리 소자)이 이러한 순서로 적층된 층들, 또는 바닥으로부터 제 1 도전층(3007), 제 2 도전층(3011)(통상의 TFT)이 적층된 층들이 함께 에칭되며, 메모리 소자의 부유 게이트 전극, 제어 게이트 전극 및 통상의 TFT의 게이트 전극이 형성된다.
본 실시예에서, 제 1 도전층들(3007 내지 3009)이 탄탈륨 질화물(TaN)로부터 50 내지 100nm의 두께로 형성되며, 제 2 도전층들(3011 내지 3013)이 몰리브덴(Mo)으로부터 100 내지 300nm의 두께로 형성된다. 도전층의 재료는 특별히 제한되지 않으며, Ta, W, Ti, Mo, Al, Cu 등으로부터 선택된 원소 또는 앞서 언급된 원소를 주성분으로 포함하는 합금 재료나 화합물 재료로부터 형성될 수 있다.
다음, p-채널 TFT가 될 부분이 레지스트로 덮이고, n형 도전성을 주는 불순물 원소들(전형적으로 P(인) 또는 As(비소))이 낮은 농도에서 메모리 소자와 n-채널 TFT를 형성하는 반도체층들(3003 및 3004)에 도핑된다(제 1 도핑 단계). 제 1 도핑 단계는 1×1013 내지 6×1013/cm2 의 양으로 50 내지 70keV의 가속 전압으로 수행되지만, 본 발명은 이에 제한되지 않는다. 제 1 도핑 단계에 의해, 전체 도핑이 게이트 절연막(3006)에 걸쳐 수행되며, 한 쌍의 낮은 농도 불순물 영역들이 형성된다. 제 1 도핑 단계는 p-채널 TFT 영역을 레지스트로 덮지 않고 전체 표면 상에서 수행될 수 있다는 것에 주의한다.
다음, 애싱(ashing) 등에 의해 레지스트가 제거되고, 메모리 소자와 n-채널 TFT 영역을 덮는 다른 레지시트가 형성된다. 이후, p형 도전성을 주는 불순물 원소들(전형적으로 B(붕소))이 마스크로서 게이트 절연막을 가지며, 높은 농도에서 p-채널 TFT를 형성하는 반도체층(3005)에 도핑된다(제 2 도핑 단계). 제 2 도핑 단계는 1×1016 내지 3×1016/cm2 의 양으로 20 내지 40keV의 가속 전압으로 수행된다. 제 2 도핑 단계에 의해, 전체 도핑이 게이트 절연막(3006)에 걸쳐 수행되며, 한 쌍의 p형 높은 농도 불순물 영역들이 형성된다.
다음, 레지스트가 애싱 등에 의해 제거되고, 기판의 표면 상에 절연막이 형성된다. 여기서, SiO2 막이 100nm의 두께로 플라즈마 CVD에 의해 형성된다. 이후, 기판의 전체 표면이 레지스트로 덮여지고 측벽들(3020 및 3021)이 에칭백(etch back) 방법에 의한 자기정렬 방식으로 형성된다. 에칭 가스로서는 CHF3 및 He의 혼합 가스가 사용된다.
측벽들(3020 및 3021)은 측벽들(3020 및 3021) 하에 낮은 농도의 불순물 영역 또는 도핑되지 않은 오프셋 영역을 형성할 때 사용되는 마스크들로서 제공된다.
측벽들(3020 및 3021)을 형성하는 단계는 이들에 제한되지 않는다. 예를 들어, 도 23a 및 23b에 도시된 방법이 사용될 수 있다. 도 23a는 둘 이상의 층들의 적층 구조를 갖는 절연막(3100)의 예를 도시한다. 예를 들어 절연막(3100)은 100nm의 두께의 규소 산화질화막과 200nm의 LTO 막(저온 산화물 막)의 2층 구조를 갖는다. 여기서, SiON 막은 플라즈마 CVD에 의해 형성되며 LTO 막은 저압 CVD에 의해 규소 산화물막으로 형성된다. 이후, 마스크로서 레지스트(3101)를 사용하여 에칭 백을 수행하는 것에 의해 L 모양과 원형 아크 모양을 갖는 측벽(3102)이 형성된다.
도 23b는 에칭 백이 수행될 때 게이트 절연막(3105)을 제거하기 위한 에칭의 예를 도시한다. 절연막(3103)에 대하여, 규소 산화물막이 플라즈마 CVD에 의해 100nm의 두께로 형성되고, 기판의 전체 표면이 레지스트(3104)로 덮이며, 이후 레지스트(3104), 절연막(3103), 및 게이트 절연막(3105)이 에칭에 의해 제거되어 측벽(3106)이 자기정렬 방식으로 형성된다. 이때 절연막(3103)은 단층 구조 또는 적층 구조를 가질 수 있다.
상술된 바와 같은 임의의 측벽 형성 방법들에서, 에칭 백의 조건은 낮은 농도 영역 또는 오프셋 영역의 폭들에 따라 적절히 변화된다.
다음, p-채널 TFT 영역을 덮기 위한 다른 레지스트가 형성되고, 마스크로서 제 1 도전층(3008) 및 측벽들(3020 및 3021)을 사용하면서 n형 도전성을 주는 불순물 원소들(전형적으로 P(인) 또는 As(비소))이 높은 농도에서 도핑된다(제 3 도핑 단계). 제 3 도핑 단계는 1×1013 내지 5×1015/cm2 의 양으로 60 내지 100keV의 가속 전압으로 수행된다. 제 3 도핑 단계에 의해, 전체 도핑이 게이트 절연막(3006)에 걸쳐 수행되며, 한 쌍의 n형 높은 농도 불순물 영역들이 형성된다.
앞서 언급된 단계들을 통하여, 제 1 불순물 영역들(3014 및 3015), 제 2 불 순물 영역들(3016 및 3017), 제 3 불순물 영역들(3018 및 3019), 및 제 4 불순물 영역들(3022 및 3023)이 반도체층들(3003 내지 3005)의 각각에서 형성된다.
레지스트는 애싱 등에 의해 제거될 수 있으며 불순물 영역이 열적으로 활성화될 수 있다. 예를 들어, 규소 산화질화막이 50nm의 두께로 형성되고 열처리가 질소 대기에서 550℃의 온도로 4시간 동안 수행될 수 있다. 100nm의 두께로 수소를 포함하는 SiNx막을 형성하고 질소 대기에서 410℃의 온도로 1시간 동안 열처리를 수행하는 것에 의하여, 결정성 반도체막의 결점들이 개선될 수 있다. 예를 들어, 결정성 규소에서의 불포화 결합들이 종결될 수 있다. 또한, 규소 산화질화막이 60nm의 두께로 TFT들을 보호하기 위한 캡 절연막(cap insulating film)으로서 형성된다. 이와 달리, 알루미늄 질화물, 알루미늄 산화물, 규소 질화물, 및 규소 산화물과 같은 알칼리 금속을 막는 재료가 TFT들을 보호하기 위한 캡 절연막으로 사용될 수 있다. 이러한 절연막들을 형성하는 것에 의해, TFT들의 최상부, 바닥부 및 주변부는 알칼리 금속을 막는 절연막으로 덮여질 수 있다. 이러한 절연막들은, TFT들의 특성들에 안좋은 영향을 끼치는 Na 등이 TFT들로 들어가는 것을 방지하는 기능이 포함되므로 제공되는 것이 바람직하다.
제 1 층간막(3024)이 TFT 상에 형성된다. 제 1 층간막(3024)을 위하여, 폴리이미드, 아크릴, 폴리아미드 및 실록산과 같은 열 저항성 유기 수지, 무기 물질, 및 낮은 유전상수(low-k) 물질이 사용될 수 있다. 형성 방법으로는, 스핀 코팅, 디핑, 스프레이 코팅, 액적토출법(잉크젯 방법, 스크린 프린팅, 오프셋 프린팅 등), 닥터 나이프(doctor knife), 롤 코터(roll coater), 커튼 코터, 나이프 코터 등이 재료에 따라 사용될 수 있다. 무기 물질에 대해서는, 규소 산화물, 규소 질화물, 규소 산화질화물, PSG(phosphorus glass), BPSG(Boron-Doped Phosphosilicate Glass), 알루미나 막 등이 사용될 수 있다. 이러한 절연막들을 적층함으로써, 제 1 층간막(3024)이 형성될 수 있다.
또한, 제 2 층간막(3025)이 제 1 층간막(3024) 상에 형성될 수 있다. 제 2 층간막(3025)에 대하여, DLC(Diamond-Like Carbon) 또는 탄소 질화물(CN)과 같은 탄소를 포함하는 막, 또는 규소 산화물막, 규소 질화물막, 규소 질화산화물막 등이 사용될 수 있다. 형성 방법으로는, 플라즈마 CVD, 대기 플라즈마 CVD 등이 사용될 수 있다. 대안적으로, 폴리이미드, 아크릴, 폴리아미드, 레지스트 및 벤조사이클로부틴과 같은 감광성 또는 비-감광성 유기 재료나 실록산과 같은 열 저항성 유기 수지가 사용될 수 있다.
제 1 층간막(3024) 또는 제 2 층간막(3025)과 후에 형성될 배선 등을 형성하는 도전성 재료 사이의 열팽창 계수의 차이로부터 발생한 스트레스(stress)에 따라 이러한 막들의 벗겨짐 및 깨짐을 방지하기 위한 필러(filler)가 제 1 층간막(3024) 또는 제 2 층간막(3025)에 혼합될 수 있다는 것에 주의한다.
다음, 레지스트 형성 후의 에칭에 의해 콘텍트 홀(contact hole)이 개방되고, 이후 전극들(3026 내지 3030)이 형성된다. 콘텍트 홀을 개방시키기 위한 에칭을 위해 사용된 가스는 CHF3 및 He의 혼합 가스이지만, 본 발명은 이에 제한되지 않는다. 여기서, TFT에 연결된 전극들(3026 내지 3030)은 Ti, TiN, Al-Si, Ti, 및 TiN이 연속적으로 적층되는 5층 구조를 가지며, 상기 구조는 스퍼터링에 의해 형성된다.
Al 층에서 규소를 혼합하는 것에 의해, 패터닝 시 레지스트 베이킹(resist baking)에서 발생하는 힐록(hillock)이 방지될 수 있다. 또한, 약 0.5%의 Cu가 Si 대신 혼합될 수 있다. 또한, Ti 및 TiN과 Al-Si 층을 샌드위치시킴으로써, 힐록 저항이 더욱 개선될 수 있다. 패터닝에는 앞서 언급된 SiON 등으로부터 형성된 하드 마스크를 사용하는 것이 바람직하다는 것에 주의한다. 전극의 재료 및 형성 방법은 이들에 제한되지 않으며, 게이트 전극에 사용된 재료가 또한 사용될 수 있다는 것에 주의한다.
상술된 바와 같이, 도 5에 도시된 바와 같은 부유 게이트를 갖는 n-채널형 메모리 소자를 갖는 메모리부, n-채널 메모리 소자를 갖는 논리 회로부 및 단일 드레인 구조를 갖는 p-채널 TFT가 동일한 기판 상에 형성될 수 있다. 이러한 방법으로 형성된 TFT는 높은 특성들을 가질 수 있다. 특히, S 값(역치값)이 0.35 또는 그보다 작으며, 보다 바람직하게는 0.25 내지 0.09 V/dec이다. 또한, 캐리어 이동도가 10 cm2/Vㆍsec 또는 그보다 크다. 본 실시예에서, 톱 게이트 구조(top gate structure)가 사용되었으나, 보톰 게이트 구조(bottom gate structure)(역으로 쌓이는(inverted staggered) 구조)가 또한 사용될 수 있다. n-채널 TFT에 형성된 불순물 영역의 상태에 따라, 제 3 도핑 단계가 측벽들의 형성없이 수행될 수 있다.
기저 절연막 재료, 층간 절연막 재료, 및 배선 재료는 TFT와 같은 박막 활성 소자부가 제공되지 않는 영역에 주로 제공된다는 것에 주의한다. 이러한 영역은 전체 박막 집적 회로 디바이스에서 50% 이상을 점유하는 것, 바람직하게는 70 내지 99%를 점유하는 것이 바람직하다. 따라서, IDF 칩이 쉽게 구부러질 수 있으며 ID 라벨과 같은 완전한 제품이 쉽게 다루어질 수 있다. 이러한 경우에서, TFT부를 포함하는 활성 소자의 섬 반도체 영역(섬)은 전체 박막 집적 회로 디바이스의 1 내지 30% 이상, 바람직하게는 5 내지 15%를 점유하는 것이 바람직하다. 본 실시예는 다른 실시예들과 자유롭게 조합하여 수행될 수 있다.
[실시예 4]
본 실시예에서는, 도 10 및 도 11을 참조하여 메모리부와 논리 회로부를 포함하는 ID 칩의 제조 방법 및 이를 가요성 기판으로 옮기는 방법에 대해 설명한다. 부유 게이트를 갖는 n-채널 메모리 소자, n-채널 TFT, 및 p-채널 TFT는 예로써 취해진 것이지만, 본 발명의 메모리부 및 논리 회로부에 포함된 반도체 소자는 이에 제한되지 않는다는 것에 주의한다. 이러한 제조 방법은 단지 예시이며, 절연 기판 상의 제조 방법을 제한하지 않는다.
필링층(peeling layer; 4000)이 절연 기판(3000) 상에 형성된다. 필링층(4000)은 비정질 규소, 다결정 규소, 단일 결정질 규소, 반-비정질 규소(또한 미결정 규소으로도 불림)와 같은, 규소를 주성분으로 포함하는 층으로 형성될 수 있다. 필링층(4000)은 스퍼터링, 플라즈마 CVD 등에 의해 형성될 수 있다. 본 실시예에서, 비정질 규소가 약 500nm의 두께로 스퍼터링에 의해 형성되어 필링층(4000)으로 사용된다.
다음, 도 5에 도시된 바와 같은 메모리부 및 논리 회로부가 실시예 2에 도시 된 단계들에 따라 형성된다.
다음, 제 3 층간 절연막(4001)이 제 2 층간막(3025) 상에 형성되며 패드들(4004 및 4005)이 형성된다. 패드들(4004 및 4005)은 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W 및 Al과 같은 하나 또는 복수의 금속들 및 이들의 금속 화합물들을 포함하는 도전성 재료를 사용하여 형성될 수 있다.
이후, 보호층(4006)이 제 3 층간 절연막들(4001) 상에 형성되어 패드들(4004 및 4005)을 덮는다. 보호층(4006)은 에칭에 의하여 필링층(4005)을 제거할 때 패드들(4004 및 4005)을 보호할 수 있는 재료로부터 형성된다. 예를 들어, 물 또는 알콜에 용해될 수 있는 에폭시, 아크릴레이트, 또는 규소 수지가 보호층(4006)을 형성하기 위해 전체 표면 상에 적용된다(도 10a 참조).
도 10b에 도시된 바와 같이, 필링층(4000)을 분리시키기 위한 그루브(groove; 4007)가 형성된다. 그루브(4007)가 형성되어 필링층(4000)이 노출된다. 그루브(4007)는 에칭, 다이싱(dicing), 스크리빙(scribing) 등에 의해 형성될 수 있다.
도 11a에 도시된 바와 같이, 필링층(4000)이 에칭에 의해 제거된다. 본 실시예에서, 그루브(4007)로부터 가져온 할로겐화된 불화물이 에칭 가스로 사용된다. 본 실시예에서, 에칭은 예를 들어, ClF3(Chlorine Trifluoride)을 사용하여 350℃의 온도에서 300 sccm의 흐름속도로 800 Pa의 압력에서 3시간 동안 수행된다. 또한, 질소를 ClF3 가스에 혼합시켜 얻어진 가스가 또한 사용될 수 있다. ClF3와 같은 할로겐화된 불화물을 사용하는 것에 의해, 필링층(4000)이 선택적으로 에칭되며 절연 기판(3000)이 벗겨질 수 있다. 할로겐화된 불화물은 가스 또는 액체일 수 있음에 주의한다.
도 11b에 도시된 바와 같이, 벗겨진 메모리부 및 논리 회로부는 접착제(4008)를 사용하는 것에 의해 지지 기저부(support base; 4009)에 적층된다. 지지 기저부(4009)와 기저막(3001)을 고정시킬 수 있는 물질이 접착제(4008)로 사용된다. 접착제(4008)에 대하여, 예를 들면 반응 경화형 접착제, 열 경화형 접착제, 자외선 경화형 접착제와 같은 광 경화형 접착제, 및 비산소성(anaerobic) 접착제와 같은 다양한 경화형 접착제들이 사용될 수 있다.
지지 기저부(4009)에 대해서는, 가요성 있는 종이 및 플라스틱과 같은 유기 재료가 사용될 수 있다. 대안적으로, 가요성 있는 무기 재료가 또한 사용될 수 있다. 지지 기저부(4009)는 집적 회로에서 생성된 열을 분산시키기 위하여 약 2 내지 30W/mK의 높은 열 도전성을 갖는 것이 바람직하다.
메모리부와 논리 회로부의 집적 회로를 절연 기판(3000)으로부터 벗겨내기 위하여, 본 실시예에서 설명된 바와 같이 규소막이 에칭되는 방법 뿐만 아니라 다양한 방법들이 사용될 수 있다. 예를 들어, 높은 열 저항성 기판과 집적 회로 사이에 금속 산화물막을 제공하는 것에 의하여 금속 산화물막이 무르게 형성되며, 따라서 집적 회로가 벗겨질 수 있다. 또한, 레이저광을 조사하는 것에 의해 필링층을 파괴시키는 것으로 집적 회로가 기판으로부터 벗겨질 수 있다. 또한, 집적 회로가 형성되는 기판은 물리적으로 또는 용액이나 가스를 사용하여 에칭함으로써 벗겨질 수 있다.
개체의 표면이 휘어져 있거나 휘어진 표면에 부착된 ID 칩의 지지 기저부가 구부러져 원뿔형 표면 및 실린더형 표면과 같은 생성 라인의 움직임에 의해 생긴 곡선을 갖는 경우에, 생성 라인의 방향 및 TFT의 캐리어들이 움직이는 방향을 정렬하는 것이 바람직하다. 앞서 언급된 구조에 의해, 지지 기저부가 구부러져 있을 때에도 TFT의 특성들이 영향을 받는 것이 억제될 수 있다. 집적 회로의 영역의 1 내지 30%를 점유하는 섬 반도체막이, 지지 기저부가 영향을 받을 때에도 TFT의 특성들이 영향을 받는 것을 또한 억제할 수 있다. 본 실시예는 다른 실시예들과 조합하여 자유롭게 수행될 수 있다.
[실시예 5]
본 실시예에서, 메모리 셀을 위해 사용된 메모리 소자의 구조가 도 12a, 도 12b 및 도 13을 참조하여 설명된다. 앞서 언급된 실시예 모드에서, 부유 게이트를 갖는 메모리 소자가 메모리 소자로 설명되었으나, MNOS 메모리 소자, MONOS 메모리 소자, 미결정 규소(이하로 미결정 Si로 불림)를 포함하는 메모리 소자가 본 발명에 사용될 수 있다.
MNOS 메모리 소자(800)는 게이트 전극(801), 질화물막(802), 산화물막(803), 및 기판(804)이 이러한 순서로 최상부부터 적층되는 구조를 갖는다(도 12a 참조). 기판(804)은 불순물 원소들로 도핑된 소스 영역(805)과 드레인 영역(806)을 가진 규소 기판이며, 하나의 도전형을 갖는다. MONOS 메모리 소자(801)는 게이트 전극(811), 제 1 산화물막(812), 질화물막(813), 제 2 산화물막(814), 및 기판(815)이 이러한 순서로 최상부부터 적층되는 구조를 갖는다(도 12b 참조). 기판(815)은 불순물 원소들로 도핑된 소스 영역(816)과 드레인 영역(817)을 가진 규소 기판이며, 하나의 도전형을 갖는다.
전하 축적층으로 미결정 Si를 포함하는 메모리 소자(900)는 게이트 전극(901), 미결정 Si 층(902), 및 기판(903)이 이러한 순서로 최상부부터 적층되는 구조를 갖는다(도 13 참조). 기판(903)은 불순물 원소들로 도핑된 소스 영역(904)과 드레인 영역(905)을 가진 규소 기판이며, 하나의 도전형을 갖는다.
MNOS 메모리 소자, MONOS 메모리 소자 및 미결정 Si를 사용하는 메모리 소자에서, 기록 및 판독시의 동작들은 부유 게이트를 갖는 메모리 소자와 유사하게 수행될 수 있다. 즉, 기록 동작은 핫 전자들을 사용하는 것에 의해 수행되고 판독 동작은 메모리 소자들의 상이한 문턱 전압들을 사용하는 것에 의해 수행된다.
MNOS 메모리 소자(800)와 MONOS 메모리 소자(810)는 규소 질화물막들의 트래핑 센터들(trapping centers)에 전하들을 축적하며, 도전성 부유 게이트와는 전하 축적의 상이한 모드들을 갖고 게이트 절연막의 국부적 결함에 의해 쉽게 영향받지 않는다. 즉, 부유 게이트를 갖는 메모리 소자는 게이트 절연막의 국부적 악화만에 의해서 야기되는 전하의 누출로 데이터를 손실하지만, MNOS 메모리 소자(800) 및 MONOS 메모리 소자(810)는 악화되는 부분에서만 전하들을 손실하고, 따라서 데이터가 유지된다. 유사하게, 이산 트래핑 센터로 기능하는 미결정 Si를 포함하는 메모리 소자(900)도 또한 게이트 절연막의 국부적 결함에 의해 쉽게 영향을 받지 않는다. 본 실시예는 다른 실시예들과 조합하여 자유롭게 수행될 수 있다.
[실시예 6]
본 실시예에서는, 도 14a 내지 14c, 도 15a 내지 15c, 및 도 17a 및 17b를 참조하여 본 발명에 따른 OTP 비휘발성 메모리가 절도 및 위조의 방지와 같은 보안성을 이루는 한가지 목적을 위해 다양한 개체들에 적용되는 경우와 가요성 기판을 사용하는 ID 칩(이하로 IDF 칩으로 불림)이 얹어지는 경우에 대하여 설명된다.
절도를 방지하기 위하여, IDF 칩이 예를 들어 가방 상에 얹어진다. 도 14a에 도시된 바와 같이, IDF 칩(1001)이 가방(1002)에 얹어진다. 예를 들어, IDF 칩(1001)은 가방(1002)의 바닥의 일부 또는 측면 표면에 얹어질 수 있다. IDF 칩(1001)이 매우 얇고 작기 때문에, 가방(1002)의 디자인을 열화시키지 않고 얹어질 수 있다. 부가적으로, IDF 칩(1001)은 광을 통과시키므로, 도둑은 IDF 칩(1001)이 얹어진 것을 쉽게 눈치채지 못한다. 따라서, IDF 칩(100)이 도둑에 의해 뜯어지는 경우는 거의 없다.
이러한 IDF 칩을 얹은 가방이 도난당할 때, 가방의 현재 위치의 데이터가 예를 들어 GPS(Global Positioning System)를 사용하는 것에 의해 얻어질 수 있다. GPS는 지역 시간과 위성 신호들이 보낸 시간 사이의 시간차에 기초한 위치 시스템이라는 것에 주의한다.
두고가거나 분실된 물건들 뿐만 아니라 도난당한 물건들의 현재 위치들이 GPS를 이용하는 것에 의해 얻어질 수 있다.
가방 이외에, IDF 칩은 자동차나 자전거와 같은 탈 것, 시계 및 악세사리들에 얹어질 수 있다.
위조를 방지하는 예로서, IDF 칩을 여권, 운전면허증 등에 얹은 경우에 대해 도 14b를 참조하여 설명된다.
도 14b는 IDF 칩(1003)이 얹어진 여권(1004)을 도시한다. 도 14b에서, IDF 칩은 여권의 커버에 얹어져 있지만, 다른 페이지들에 또한 얹어질 수 있다. 또한, IDF 칩은 광을 통과시키므로 커버에 얹어질 수 있다. IDF 칩은 IDF 칩을 커버의 재료 등과 샌드위치시키는 것에 의해 커버 안쪽에 얹어질 수 있다.
도 14c는 IDF 칩(1005)이 포함된 운전면허증(1006)을 도시한다. IDF 칩은 광을 통과시키므로 운전면허증(1006)의 인쇄된 표면에 얹어질 수 있다. 예를 들어, IDF 칩(1005)은 운전면허증(1006)의 인쇄된 표면에 얹어져 그의 최상부 및 바닥의 한 쌍의 열 보존 수지 또는 수지막을 제공하는 것에 의해 샌드위치되고 IDF 칩(1005)을 포함한 운전면허증을 덮도록 열적으로 접착된다. IDF 칩(1005)은 내부에 포함되도록 운전면허증(1006)의 재료에 의해 샌드위치될 수 있다.
IDF 칩을 앞서 언급된 개체들에 얹는 것에 의해, 위조가 방지될 수 있다. 또한, IDF 칩을 앞서 언급된 가방에 또한 얹음으로서 위조가 방지될 수 있다. 매우 얇고 작은 IDF 칩은 여권, 운전면허증 등의 디자인을 열화시키지 않는다. IDF 칩은 광을 통과시키므로 커버에 얹어질 수 있다.
IDF 칩을 이용하는 것에 의해, 여권들, 운전면허증들 등의 관리가 간단해질 수 있다. 데이터가 여권, 운전면허증 등에 직접적으로 기록되지 않고 IDF 칩에 저장되므로, 프라이버시가 보호될 수 있다.
IDF 칩은 매우 얇고 작으며 또한 가요성이 있기 때문에, 시트 개체에 얹어질 수 있다. 예를 들어, 도 15a는 IDF 칩이 시트 매체로서 지폐 상에 얹어진 경우를 도시한다.
도 15a에 도시된 바와 같이, IDF 칩(1101)은 지폐(1102)에 얹어진다. 도 15a는 IDF 칩(1101)이 지폐(1102)의 내부에 얹어진 모드를 도시하지만, 이는 커버 상에 노출될 수 있다.
또한, 지폐(1102)는 IDF 칩(1101)을 포함하는 잉크를 이용하여 인쇄될 수 있다. 또한, 지폐(1102)의 재료와 화학물질을 혼합할 때 IDF 칩들(1101)을 흩어뜨려(scatter) 복수의 IDF 칩들(1101)이 포함된 지폐를 제조할 수 있다. IDF 칩은 저가로 제조될 수 있으므로, 복수의 IDF 칩들이 포함될 때에도 지폐 자체의 비용에 적은 비용만이 추가된다.
또한, IDF 칩은 주식, 수표와 같은 지폐와 다른 유가 증권 또는 동전에 포함될 수 있다.
이러한 시트 개체는 자주 휘어지므로, IDF 칩에 적용된 밴딩 스트레스(bending stress)를 고려할 필요가 있다.
도 15b는 IDF 칩이 포함된 지폐가 화살표 방향으로 구부러지는 모드를 도시한다. 일반적으로, 시트 개체는 쉽게 구부리거나 세로 방향으로 구부러지므로, 세로 방향의 구부러지는 경우가 설명된다.
이때의 IDF 칩의 상태가 도 15c에 도시된다. IDF 칩(1101)은 각각이 소스 영역(1104), 채널 형성 영역(1105), 및 드레인 영역(1106)을 포함하는 복수의 박막 트랜지스터들(1103)을 포함한다. 이러한 IDF 칩이, 화살표 방향(구부러지는 방향)이 캐리어들이 이동하는 방향과 수직이 되도록 배치되는 것이 바람직하다. 즉, 소스 영역(1104), 채널 형성 영역(1105), 및 드레인 영역(1106)이 구부러지는 방향과 수직이 되게 배치된다. 그 결과, 박막 트랜지스터는 밴딩 스트레스로 인하여 파손되거나 벗겨지는 것으로부터 보호될 수 있다.
박막 트랜지스터(1103)에 대한 레이저 조사를 사용하며 결정성 반도체막을 사용하는 경우에 레이저 주사 방향은 또한 구부러지는 방향과 수직이 되도록 설정된다. 예를 들어, 레이저 주사 방향의 긴 축이 구부러지는 방향과 수직이 되도록 설정하는 것이 바람직하다.
IDF 칩을 이러한 방향으로 구부리는 것에 의해, IDF 칩, 특히 박막 트랜지스터는 손상되지 않고 캐리어들이 이동하는 방향에 존재하는 결정 입자 경계들이 상당히 감소될 수 있다. 그 결과, 전자적 특성들, 특히 박막 트랜지스터의 이동도가 개선될 수 있다.
부가적으로, 패터닝된 반도체막이 IDF 칩의 영역의 1 내지 30%를 점유할 때, 박막 트랜지스터가 밴딩 스트레스로 인하여 파손되거나 벗겨지는 것으로부터 보호될 수 있다.
이제, 도 17a 및 도 17b를 참조하여, 안전 관리를 위하여 식품들과 같은 제품 상에 IDF 칩을 얹는 경우가 설명된다.
도 17a는 IDF 칩(2301)을 얹은 라벨(2302)이 부착된 고기 팩(2303)을 도시한다. IDF 칩(2301)은 라벨(2302)의 표면 상에 얹어지거나 그 내부에 포함될 수 있다. 채소들과 같은 신선 식품에 대하여, IDF 칩(2301)은 이들을 싸는 포장지에 얹어질 수 있다.
IDF 칩(2301)은 예를 들면, 생산지, 생산자, 포장 날짜, 유효기간과 같은 제품에 대한 데이터를 저장할 수 있다. 이러한 방식으로, 재프로그래밍될 필요가 없는 데이터를 저장하기 위하여 본 발명에 따른 OTP형 비휘발성 메모리를 사용하는 것이 바람직하다.
음식의 안전 관리를 수행하기 위하여, 처리되기 전의 식물들 및 동물들의 상태들에 정보를 제공하는 것이 필수적이다. 따라서, IDF 칩을 식물들 및 동물들에 삽입하는 것에 의해 판독기가 식물들 및 동물들에 대한 데이터를 얻는 것이 바람직하다. 식물들 및 동물들에 대한 데이터는 사육 장소들, 먹이, 사육자들, 전염성 질병들의 감염 등을 포함한다.
또한, IDF 칩들이 제품 가격을 저장할 때, 제품들의 계산이 종래의 바코드를 사용할 때보다 짧은 시간에 보다 간단히 이루어질 수 있다. 즉, IDF 칩들을 얹은 제품들은 한번에 모두 계산될 수 있다. 복수의 IDF 칩들을 한번에 판독할 때, 판독기 디바이스는 충돌방지 기능을 가질 필요가 있다.
IDF 칩과의 통신 거리에 따라, 등록기와 제품 사이에 거리가 멀더라도 계산이 이루어질 수 있다. 또한, IDF는 물건을 훔치는 일을 방지하는데 또한 사용될 수 있다.
부가적으로, IDF 칩은 바코드, 자기 테이프 또는 다른 데이터 매체들과 조합하여 사용될 수 있다. 예를 들어, 재프로그래밍될 필요가 없는 기본 데이터가 IDF 칩에 저장되고 재프로그래밍될 필요가 있는 할인 가격 또는 특별 가격과 같은 선택적인 데이터는 바코드에 저장되도록 하는 것이 바람직하다. 이는 바코드가 IDF 칩과는 달리 데이터에서 보다 간단히 변경될 수 있기 때문이다.
IDF 칩을 이러한 방식으로 얹는 것에 의해, 대량의 제품 데이터가 소비자들에게 제공될 수 있다. 따라서, 소비자들은 안전한 마음으로 제품들을 구매할 수 있다.
이제, IDF 칩을 유통 관리를 위하여 맥주병과 같은 제품 상에 얹는 경우가 도 17b를 참조하여 설명된다. 도 17b에 도시된 바와 같이, IDF 칩(2304)은 병(2305) 상에 얹어진다. 예를 들어, IDF 칩(2304)은 라벨(2306)을 사용하여 얹어질 수 있다.
IDF 칩(2304)은 제조된 날짜, 제조 장소, 및 성분들과 같은 데이터를 저장할 수 있다. 이러한 방식에서, 재프로그래밍될 필요가 없는 데이터를 저장하는데 본 발명에 따른 OTP형 비휘발성 메모리를 사용하는 것이 매우 바람직하다.
시스템을 구축하여, 구매된 제품에 대한 데이터가 네트워크를 통하여 수신기로부터 유통 관리 센터로 전송될 때, 기록 디바이스, 기록 디바이스를 제어하는 개인 컴퓨터 등이 전송된 데이터에 기초하여 배달 주소 및 날짜를 계산하고, 데이터를 IDF 칩(2304)에 저장하는 것이 바람직하다.
부가적으로, 제품들의 배달은 때때로 상자마다 수행되므로, IDF 칩은 제품들의 개별적인 데이터를 저장하기 위하여 상자마다 또는 몇몇 상자들에 얹어질 수 있다.
IDF 칩을 복수의 목적지들에 배달될 음료들의 각각에 얹는 것에 의해, 수동 데이터 입력을 위해 필요한 시간 또는 입력 실수가 감소될 수 있다. 또한, 유통 관리에 가장 큰 비용인 인건비가 감소될 수 있으므로, IDF 칩을 얹는 것은 적은 실수들의 저가의 유통 관리를 실현한다.
IDF 칩을 이러한 방식으로 얹는 것에 의해, 대량의 제품 데이터가 소비자들에게 제공될 수 있다. 따라서, 소비자들은 안전한 마음으로 제품들을 구매할 수 있다.
본 실시예에 도시된 예들은 단지 예들이며, 본 발명은 이러한 응용들에 제한되지 않는다는 것에 주의한다. 본 실시예는 다른 실시예 모드들 및 실시예들과 조합하여 자유롭게 수행될 수 있다.
[실시예 7]
본 실시예에서는, 본 발명의 OTP형 비휘발성 메모리를 포함하는 IDF 칩을 얹은 제품 및 제조 제어를 수행하기 위하여 IDF 칩의 데이터에 기초하여 제어되는 제조 장치(제조 로봇)에 대하여 설명된다.
최근, 많은 소비자들이 독창적인 제품들을 구입하는 경향이 있다. 이러한 독창적인 제품들을 구매하는 경우에, 제조 라인이 제품들의 독창적인 데이터가 수용e되도록 구축된다. 예를 들어, 페인팅 색상들을 자유롭게 선택할 수 있는 자동차들의 제조 라인에서, IDF 칩이 자동차의 일부에 얹어질 수 있고, 페인팅 디바이스가 IDF 칩에 저장된 데이터에 기초하여 제어되며, 따라서 독창적인 컬러의 자동차가 제조될 수 있다.
ID 칩을 얹는 것에 의해, 자동차들의 주문들 또는 제조 라인에 있는 동일한 색상의 자동차들의 수가 미리 제어될 필요가 없다. 따라서, 주문 또는 자동차들의 수에 따라 페인팅 디바이스를 제어하기 위한 프로그램이 필요하지 않다. 부가적으로, 제조 디바이스는 자동차에 얹어진 IDF 칩의 데이터에 기초하여 개별적으로 동작할 수 있다.
이러한 방법으로, IDF 칩은 다양한 장소들에서 사용될 수 있다. IDF 칩에 저장된 데이터에 따라, 제품 상의 데이터가 얻어질 수 있으며, 이에 기초하여 제조 장치가 제어될 수 있다.
본 출원은 2004년 2월 10일에 일본 특허청에 출원된 일본 우선권 출원 번호 2004-033075 및 번호 2004-033081에 기초하며, 이들의 전체적인 내용들은 본 명세서에 참조로 포함된다.

Claims (17)

  1. 비휘발성 메모리로서,
    기판 위의 복수의 메모리 셀들을 포함하는 메모리 셀 어레이로서, 각각의 메모리 셀은 적어도 제 1 및 제 2 메모리 소자들을 포함하는, 상기 메모리 셀 어레이를 포함하고,
    제 1 및 제 2 메모리 소자들의 각각은 전기적 특성들에 대한 낮은 상태 및 높은 상태를 갖고, 적어도 전압 또는 전류를 인가함으로써 상기 낮은 상태에서 상기 높은 상태로만 전이할 수 있고,
    상기 메모리 셀은, 상기 제 1 메모리 소자는 상기 낮은 상태이고 상기 제 2 메모리 소자는 상기 높은 상태인 (L, H) 상태, 또는 상기 제 1 메모리 소자는 상기 높은 상태이고 상기 제 2 메모리 소자는 상기 낮은 상태인 (H, L) 상태를 이용하여, 1 비트 데이터를 저장하고,
    상기 비휘발성 메모리는 한 번만 프로그램 가능한, 비휘발성 메모리.
  2. 삭제
  3. 비휘발성 메모리로서,
    기판 위의 복수의 메모리 셀들을 포함하는 메모리 셀 어레이로서, 각각의 메모리 셀은 적어도 제 1 및 제 2 메모리 소자들을 포함하는, 상기 메모리 셀 어레이를 포함하고,
    제 1 및 제 2 메모리 소자들의 각각은 전기적 특성들에 대한 낮은 상태 및 높은 상태를 갖고, 적어도 전압 또는 전류를 인가함으로써 상기 낮은 상태에서 상기 높은 상태로만 전이할 수 있고,
    상기 메모리 셀은, 상기 제 1 메모리 소자는 상기 낮은 상태이고 상기 제 2 메모리 소자는 상기 높은 상태인 (L, H) 상태, 또는 상기 제 1 메모리 소자는 상기 높은 상태이고 상기 제 2 메모리 소자는 상기 낮은 상태인 (H, L) 상태를 이용하여, 1 비트 데이터를 저장하고,
    상기 (L, H) 상태 및 상기 (H, L) 상태는 전압 또는 전류를 상기 제 1 메모리 소자 및 상기 제 2 메모리 소자 중 적어도 하나에 인가함으로써 서로 전이될 수 없고,
    상기 비휘발성 메모리는 한 번만 프로그램 가능한, 비휘발성 메모리.
  4. 삭제
  5. 비휘발성 메모리로서,
    기판 위의 복수의 메모리 셀들을 포함하는 메모리 셀 어레이로서, 각각의 메모리 셀은 적어도 제 1 및 제 2 메모리 소자들을 포함하는, 상기 메모리 셀 어레이를 포함하고,
    제 1 및 제 2 메모리 소자들의 각각은 문턱 전압에 대한 낮은 상태 및 높은 상태를 갖고, 전압을 인가함으로써 상기 낮은 상태에서 상기 높은 상태로만 전이할 수 있고,
    상기 메모리 셀은, 상기 제 1 메모리 소자는 상기 낮은 상태이고 상기 제 2 메모리 소자는 상기 높은 상태인 (L, H) 상태, 또는 상기 제 1 메모리 소자는 상기 높은 상태이고 상기 제 2 메모리 소자는 상기 낮은 상태인 (H, L) 상태를 이용하여, 1 비트 데이터를 저장하고,
    상기 비휘발성 메모리는 한 번만 프로그램 가능한, 비휘발성 메모리.
  6. 삭제
  7. 비휘발성 메모리로서,
    기판 위의 복수의 메모리 셀들을 포함하는 메모리 셀 어레이로서, 각각의 메모리 셀은 적어도 제 1 및 제 2 메모리 소자들을 포함하는, 상기 메모리 셀 어레이를 포함하고,
    제 1 및 제 2 메모리 소자들의 각각은 문턱 전압에 대한 낮은 상태 및 높은 상태를 갖고, 전압을 인가함으로써 상기 낮은 상태에서 상기 높은 상태로만 전이할 수 있고,
    상기 메모리 셀은, 상기 제 1 메모리 소자는 상기 낮은 상태이고 상기 제 2 메모리 소자는 상기 높은 상태인 (L, H) 상태, 또는 상기 제 1 메모리 소자는 상기 높은 상태이고 상기 제 2 메모리 소자는 상기 낮은 상태인 (H, L) 상태를 이용하여, 1 비트 데이터를 저장하고,
    상기 (L, H) 상태 및 상기 (H, L) 상태는 전압을 상기 제 1 메모리 소자 및 상기 제 2 메모리 소자 중 적어도 하나에 인가함으로써 서로 전이될 수 없고,
    상기 비휘발성 메모리는 한 번만 프로그램 가능한, 비휘발성 메모리.
  8. 삭제
  9. 비휘발성 메모리로서,
    기판 위의 복수의 메모리 셀들을 포함하는 메모리 셀 어레이로서, 각각의 메모리 셀은 적어도 제 1 및 제 2 메모리 소자들을 포함하는, 상기 메모리 셀 어레이를 포함하고,
    제 1 및 제 2 메모리 소자들의 각각은 저항값에 대한 낮은 상태 및 높은 상태를 갖고, 전류를 인가함으로써 상기 낮은 상태에서 상기 높은 상태로만 전이할 수 있고,
    상기 메모리 셀은, 상기 제 1 메모리 소자는 상기 낮은 상태이고 상기 제 2 메모리 소자는 상기 높은 상태인 (L, H) 상태, 또는 상기 제 1 메모리 소자는 상기 높은 상태이고 상기 제 2 메모리 소자는 상기 낮은 상태인 (H, L) 상태를 이용하여, 1 비트 데이터를 저장하고,
    상기 비휘발성 메모리는 한 번만 프로그램 가능한, 비휘발성 메모리.
  10. 삭제
  11. 비휘발성 메모리로서,
    기판 위의 복수의 메모리 셀들을 포함하는 메모리 셀 어레이로서, 각각의 메모리 셀은 적어도 제 1 및 제 2 메모리 소자들을 포함하는, 상기 메모리 셀 어레이를 포함하고,
    제 1 및 제 2 메모리 소자들의 각각은 저항값에 대한 낮은 상태 및 높은 상태를 갖고, 전류를 인가함으로써 상기 낮은 상태에서 상기 높은 상태로만 전이할 수 있고,
    상기 메모리 셀은, 상기 제 1 메모리 소자는 상기 낮은 상태이고 상기 제 2 메모리 소자는 상기 높은 상태인 (L, H) 상태, 또는 상기 제 1 메모리 소자는 상기 높은 상태이고 상기 제 2 메모리 소자는 상기 낮은 상태인 (H, L) 상태를 이용하여, 1 비트 데이터를 저장하고,
    상기 (L, H) 상태 및 상기 (H, L) 상태는 전류를 상기 제 1 메모리 소자 및 상기 제 2 메모리 소자 중 적어도 하나에 인가함으로써 서로 전이될 수 없고,
    상기 비휘발성 메모리는 한 번만 프로그램 가능한, 비휘발성 메모리.
  12. 삭제
  13. 제 1 항, 제 3 항, 제 5 항, 제 7 항, 제 9 항, 및 제 11 항 중 어느 한 항에 있어서,
    상기 메모리 셀이 데이터를 저장하는지 여부를 결정하기 위한 신호를 출력하는 유닛을 더 포함하는, 비휘발성 메모리.
  14. 제 5 항에 있어서,
    상기 제 1 및 제 2 메모리 소자들의 각각은 다결정 규소막, 미결정(microcrystalline) 규소막, 금속막, 미결정 금속막, 및 질화물막 중 적어도 하나를 포함하는 전하 축적층을 갖는, 비휘발성 메모리.
  15. 제 1 항, 제 3 항, 제 5 항, 제 7 항, 제 9 항, 및 제 11 항 중 어느 한 항에 따른 상기 비휘발성 메모리를 내장하는 IC 카드.
  16. 제 1 항, 제 3 항, 제 5 항, 제 7 항, 제 9 항, 및 제 11 항 중 어느 한 항에 따른 상기 비휘발성 메모리를 내장하는 ID 카드.
  17. 제 1 항, 제 3 항, 제 5 항, 제 7 항, 제 9 항, 및 제 11 항 중 어느 한 항에 따른 상기 비휘발성 메모리를 내장하는 ID 태그.
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