KR920010001B1 - 반도체 기억장치 - Google Patents

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KR920010001B1
KR920010001B1 KR1019890004892A KR890004892A KR920010001B1 KR 920010001 B1 KR920010001 B1 KR 920010001B1 KR 1019890004892 A KR1019890004892 A KR 1019890004892A KR 890004892 A KR890004892 A KR 890004892A KR 920010001 B1 KR920010001 B1 KR 920010001B1
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스미오 다나카
준이치 미야모토
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 2셀/1비트방식을 채용한 종래 EPROM의 기록/독출부를 도시해 놓은 회로도.
제2도는 제1도의 도시된 회로중 부하의 구성예를 도시해 놓은 회로도.
제3도는 제1도에 도시된 EPROM에 대한 기록시에 있어서의 전원전압과 센스선전위와의 관계에 따른 기록량을 파라메터로 해서 나타낸 특성도.
제4도는 제1도에 도시된 EPROM에서 전원전압을 일정하게 한 경우에 대한 독출시의 기록량과 센스선전위와의 관계를 나타낸 특성도.
제5도는 본 발명의 제1실시예에 따른 EPROM의 기록/독출부를 도시해 놓은 회로도.
제6도는 제5도에 도시된 EPROM에 대한 데이터기록수순을 나타낸 플로우챠트.
제7도는 제5도에 도시된 EPROM의 기록/검증동작시의 각 신호에 대한 타이밍챠트.
제8도는 본 발명의 제2실시예에 따른 EPROM의 기록/독출부를 도시해 놓은 회로도.
제9도는 본 발명의 제3실시예에 따른 EPROM의 기록/독출부를 도시해 놓은 회로도.
제10도는 제9도에 도시된 회로중 센스증폭기의 다른 구성예를 도시해 놓은 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1,19 : 센스증폭기
2-1,2-2,2-1A,2-2A,2-1B,2-2B : 전위클램용 MOS트랜지스터
3-1,3-2 : 열선택용 트랜지스터 4-1,4-2 : 부하용 트랜지스터
5-1,5-2 : 기록용 트랜지스터 6-1,6-2 : 전원전압계 인버터
7-1,7-2 : 풀업용 트랜지스터 10,11 : 인버터
12,14 : 전송게이트용 트랜지스터 13 : 래치회로
16-1,16-2 : 누설전류원 BL,
Figure kpo00001
: 비트선
CL,
Figure kpo00002
: 공통비트선 MC,
Figure kpo00003
: 메모리셀 트랜지스터
MCA1,MCA2 : 메모리셀어레이 SL,
Figure kpo00004
: 센스선
WL : 워드선
[적용분야]
본 발명은 불휘발성 반도체기억장치에 관한 것으로, 특히 데이터기록 직후에 그 기록시킨 데이터와 기억된 데이터와의 검증(verify)을 실행해 주는 회로에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 자외선소거형의 재기록이 가능한 독출전용 메모리(EPROM)에는 부유게이트형 트랜지스터로 이루어진 1개의 메모리셀에 1비트의 데이터를 기억시키는 이른 바 1셀/1비트방식이 채용되고 있다. 그러나 최근의 컴퓨터시스템에 있어서는 CPU(중앙처리장치)의 고속화에 수반하여 EPROM에 대해서도 고속화가 크게 요구되고 있기 때문에 이러한 요구에 대응하는 것으로서 2셀/1비트방식 또는 4셀/1비트방식의 EPROM이 제안되어 있다.
이러한 방식에 대해서는 예컨대 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-20, N0.5, OCTOBER, 1985, pp. 162, 163 and 332 “A 25-ns 16K CMOS PROM Using a Four-Transistor Cell and Differential Design Techniques”Saroj Pathak et. al. 에 기재되어 있다. 즉, 2셀/1비트방식의 EPROM에 있어서는, 제1도에 도시된 바와같이 차동증폭형 센스증폭기(SA ; Sense Amp.)가 이용되고 있다. 그리고 이 센스증폭기(SA)에 대해서 좌우대칭으로 센스선(SL,
Figure kpo00005
)과, 부하(31,32), 비트선전위 클램프(clamp)용 트랜지스터(33,34), 공통비트선(CL,
Figure kpo00006
), 열선택용 트랜지스터(35,36), 비트선(BL,
Figure kpo00007
) 및, 메모리셀(MC,
Figure kpo00008
)이 각각 설치되어 있다.
이를 구체적으로 설명하면, 전원(Vcc)(Vss)의 사이에는 부하(31)와, 클램프용 트랜지스터(33)의 전류통로, 공통비트선(CL), 열선택용 트랜지스터(35)의 전류통로, 비트선(BL) 및, 메모리셀(MC)의 전류통로가 직렬접속되고, 상기 부하(31)와 클램프용 트랜지스터(33)의 접속점에는 센스선(SL)의 일단이 접속되며, 이 센스(SL)이 다른 단은 차동증폭형 센스증폭기(SA ; 이하 센스증폭기라 칭함)의 제1입력단에 접속되어 있다.
또한 이와 마찬가지로, 전원(Vcc)(Vss)의 사이에는 부하(32)와, 클램프용 트랜지스터(34)의 전류통로, 공통비트선(
Figure kpo00009
), 열선택용 트랜지스터(36)의 전류통로, 비트선(
Figure kpo00010
) 및, 메모리셀(
Figure kpo00011
)의 전류통로가 직렬 접속되고, 상기 부하(32)와 클램프용 트랜지스터(34)의 접속점에는 센스선(
Figure kpo00012
)의 일단이 접속되며, 이 센스선(
Figure kpo00013
)의 다른 단은 센스증폭기(SA)의 제2입력단에 접속되어 있다.
그리고 상기 클램프용 트랜지스터(33,34)의 게이트에는 바이어스전압(VB)이 인가되고, 상기 열선택용 트랜지스터(35,36)의 게이트에는 동일한 열선택신호가 인가되며, 상기 메모리셀(MC,
Figure kpo00014
)의 제어게이트에는 동일한 위드선선택신호가 인가되는데, 여기서 상기 부하(31,32)는 상호 컨덕턴스(gm)가 동일한 것이고, 상기 클램프용 트랜지스터(33,34) 및 열선택용 트랜지스터(35,36)는 그 크기가 동일한 것이다.
한편, 상기한 구성으로 된 EPROM으로의 데이터기록은 한쪽의 비트선에 접속되어 있는 메모리셀이 기록상태(오프상태)로 되면서 다른쪽의 비트선에 접속되어 있는 메모리셀이 비기록상태(온상태)로 됨으로써 실행되게 되는데, 이때 어느 쪽의 메모리셀이 기록상태(온상태)로 되는가의 여부는 기록데이터에 따라 결정되게 되고, 이것에 의해 상기 메모리셀(MC,
Figure kpo00015
)에는 상보적인 데이터가 기록된다.
또한, 데이터독출시에는 상기 메모리셀(MC,
Figure kpo00016
)로 부터 비트선(BL,
Figure kpo00017
)으로 각각 독출된 전위의 대소관계를 근거로 해서 기억데이터의 “1”, “0”가 판정된다. 즉 상기 센스선(SL,
Figure kpo00018
)의 전위는 각각 부하(31,32)의 저항값과 메모리셀(MC,
Figure kpo00019
)의 저항값과의 저항분할로 결정되게 되는데, 상기 메모리셀(MC)(
Figure kpo00020
)에는 서로 상보적인 데이터가 기록되어 있고, 또 그 상호 컨덕턴스(gm)가 다르므로, 이것에 의해 센스선(SL,
Figure kpo00021
)에 필요한 전위차가 생겨서 이 전위차가 센스증폭기(SA)에 의해 증폭되게 됨으로써 데이터독출이 실행되게 된다.
상술한 바와같이 2셀/1비트방식의 EPROM에 있어서는 센스선(SL,
Figure kpo00022
)의 전위가 반드시 하이/로우(또는 로우/하이)레벨로 다르게 되므로 노이즈마진이 높고 고속화에 적합한 설계가 가능해지게 된다.
또한, 상기 제1도에 도시된 회로에 있어서, 부하(31,32)로서는 제2도에 도시된 바와같이 게이트와 드레인이 상호접속된 P채널 엔핸스먼트형(P Channel enhancement type) MOS트랜지스터(41)가 주로 이용되는데, 이 경우의 센스선(SL,
Figure kpo00023
)전위와 전원(Vcc)과의 관계가 제3도에 도시되어 있다.
제3도는 상기 양전위의 관계를 메모리셀(MC)(
Figure kpo00024
)의 임계전압의 시프트(shift)량(△VTH; 이는 데이터기록에 의해 부유게이트전극에 전자가 주입됨으로써 초기상태에 비해 높아진 임계전압값으로서 전하주입량에 대응하게 된다)을 파라메터(parameter)로 해서 나타낸 것으로, 기록 상태로 있는 메모리셀(MC)측의 센스선(예컨대 SL)전위는 비기록상태로 있는 메모리셀(
Figure kpo00025
)측의 센스선(
Figure kpo00026
)전위보다 높게 되는데, 이러한 양 전위의 차[센스선(SL,
Figure kpo00027
)의 전위차]는 전원(Vcc)의 전압을 높이게 되면 작아지게 되지만 그렇다고 이 전위차의 대소관계가 반전되지는 않는다. 또한 전원(Vcc)의 전위가 일정전위 이하에서는 제4도에 도시된 바와같이 기록상태에서 메모리셀로의 전하주입량(△VTH)이 클수록 그 기록상태로 있는 메모리셀측의 센스 전위가 높아지기 때문에, 전하주입량(△VTH)이 클수록 상기 센스선전위차가 크게 된다. 따라서, 이 센스선전위차가 센스증폭기(SA)에 입력된 경우, 일반적으로 이 센스선전위차가 클수록 센스동작이 안정적이면서도 빨리 실행되게 되므로 억세스기간 및 노이즈마진이 향상되게 된다.
그런데, 종래의 1셀/1비트방식의 EPROM에서는 메모리셀로의 충분한 전하주입량을 확보하기 위해 통상, 독출시의 전원(Vcc)전압(5V)에 비해기록시의 전원(Vcc)전압을 높게(예컨대 6.25V) 설정함과 더불어, 기록의 대상으로 되는 메모리셀의 드레인과 제어게이트에 각각 고전압의 기록전압(VPP; 12.75V)을 인가하게 되고, 또 기록직후에 검증을 실행하여 전하주입이 충분히 이루어졌는가를 검사할때에도 상기 기록시와 동일한 전원(Vcc)의 전압(6.25V)을 이용한다. 그리고 기록이 충분히 실행되지 않은 경우에는 기록이 충분하게 이루어질 때까지 추가로 기록을 실행하게 된다.
한편, 상기 검증에서 기록량의 판정기준을 엄격하게 설정해 놓는 것은 단순히 노이즈마진의 확대만이 아닌 신뢰성을 포함한 프로세스마진의 확대에도 요구되는 것인데, 이러한 요구는 EPROM에 있어서는 데이터 기록후에 부유게이트전극의 축적전하가 소실되어 임계전압이 낮아지게 되는 경우에 대처하기 위한 것이다.
이와같이 축적전하가 소실되는 이유로서는 주로 2가지가 있을 수 있는데, 그 첫째 이유는 기록후 메모리셀어레이의 동일한 비트선 또는 동일한 워드선에 접속되어 있는 다른 메모리셀에 데이터기록을 실행할 때 상기 기록이 완료된 메모리셀을 부유게이트전극과 드레인영역과의 사이가 제어게이트전극과 부유게이트전극과의 사이에 높은 전계가 걸려서, 이 전계에 의해 상기 데이터가 기록된 메모리셀의 부유게이트전극에 축적된 전하의 일부가 빠져나가게 된다는 것이고, 그 둘째 이유는 장시간, 예컨대 수년간 동작하는 경우에 축적전하가 소실된다는 것이다.
그러나, 제1도에 도시된 상기 2셀/1비트방식의 EPROM에서는 충분한 양의 데이터기록을 확보하기 위해 상술한 바와같은 1셀/1비트방식의 EPROM과 같이 기록시에 전원(Vcc)의 전압을 높이는 것을 곤란하다. 왜냐하면 2셀/1비트방식의 EPROM에서는 한 쪽의 센스선(예컨대 SL)측 메모리셀(MC)의 기록량(△VTH)이 예컨대 △VTH=OV와 같이 작을 때에는 다른쪽 센스선(
Figure kpo00028
)의 전위가 상기 센스선(SL)의 전위보다도 높아지게 되는데, 이 센스선전위차의 대소관계는 전원(Vcc)의 전압을 높게 해도 바뀌지 않기 때문에, 전원(Vcc)의 전압을 높게 해도 기록량(△VTH)을 충분히 확보할 수 없기 때문이다.
그런데, 상술한 기록량(△VTH)이 부족하게 되면 억세스시간(tACC)이나 노이즈마진의 특성이 악화되고, 또 상기 축전전하가 빠져나간 만큼 메모리셀의 데이터가 변화되는 것과 같은 문제가 생기게 된다.
즉, 상술한 바와같이 2조의 메모리셀을 1비트로 하는 방식을 채용한 EPROM에 있어서는 기록시의 전원(Vcc)의 전압을 독출시보다도 높게 하는 것만으로는 메모리셀에 충분한 기록량을 제공할 수 없게 되므로, 이것에 의해 여러가지 문제가 발생하게 된다는 결점이 있다.
[발생의 목적]
이에, 본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 2조의 메모리셀을 1비트로 하는 방식을 채용한 EPROM에 있어서도 메모리셀에 충분한 기록량이 확보되도록 함으로써 억세스시간이나 노이즈마진의 특성을 향상시키고, 또 신뢰성도 향상시킬 수 있도록 된 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명에 따른 반도체 기억장치는 불휘발성 메모리셀이 매트릭스(matrix)형태로 배치된 제1메모리셀어레이와, 불휘발성 메모리셀이 매트릭스형태로 배치됨과 더불어 상기 제1메모리셀어레이중의 메모리셀과 하나의 쌍(pair)을 이루면서 선택되게 되는 제2메모리셀어레이, 기록데이터에 따라 상기 제1 및 제2메모리셀중 선택된 메모리셀의 한쪽을 기록상태로 설정하면서 다른쪽을 비기록상태로 설정해서 데이터를 기록함으로써 상기 제1 및 제2메모리셀중의 선택된 쌍의 메모리셀에 상보적인 데이터를 기록하는 기록회로, 상기 제1메모리셀어레이중 선택된 메모리셀로 부터 독출된 데이터와 상기 제2메모리셀중 선택된 메모리셀로 부터 독출된 데이터를 비교해서 기억데이터를 판정하는 센스증폭기, 상기 제1 및 제2메모리셀어레이중 선택된 메모리셀에 상보적인 데이터를 기록할 때에 입력된 기록데이터를 일시 기억하는 래치회로 및, 이 래치회로에 래치된 래치데이터를 근거로 해서 상기 제1 및 제2메모리셀어레이중의 메모리셀에 상보적인 데이터를 기록한 직후에 실행하게 되는 검증시의 데이터판정기준을 통상의 독출시에서의 판정기준보다도 엄격하게 설정하는 판정기준설정회로를 구비하여 구성되어 있다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 검증동작시에 기록시에 래치된 데이터를 근거로 해서 데이터판정 기준을 엄격하게 설정하게 되므로 메모리셀에 대한 충분한 기록량이 얻어지게 된다.
따라서 2조의 메모리셀을 1비트로 하는 방식을 채용한 EPROM에 있어서도 메모리셀에 충분한 기록량을 제공할 수 있게 되므로 억세스시간이나 노이즈마진의 특성을 향상시킬 수 있고, 또 신뢰성도 향상시킬 수 있도록 된 반도체기억장치가 제공되게 된다.
[실시예]
이하, 도면을 참조해서 본 발명을 상세히 설명한다.
제5도는 본 발명의 제1실시예에 따른 2셀/1비트방식으로 된 EPROM의 기록/독출부에 대한 회로의 일례를 도시해 놓은 회로도로, 차동증폭형 센스증폭기(1)의 제1입력단(N1)과 전원(Vss)사이에는 센스선(SL)고, 전위클램프용 MOS트랜지스터(2-1)의 전류통로, 공통비트선(CL), 열선택용 트랜지스터(3-1)의 전류통로, 비트선(BL) 및, 복수개의 메모리셀트랜지스터(MC,...)의 전류통로가 직렬접속되는데, 여기서 상기 공통비트선(CL)과 전원(Vss)사이에 직렬접속된 직렬회로인 열선택용 트랜지스터(3-1)의 전류통로와 비트선(BL) 및 메모리셀트랜지스터(MC)의 전류통로는 복수개가 병렬접속되고, 상기 메모리셀(MC)군은 제1메모리셀어레이(MCA1)를 구성하며, 상기 클램프용 트랜지스터(2-1)의 게이트에는 소정 바이어스전압(VB)이 인가된다. 그리고, 상기 센스선(SL)과 전원(Vcc)단자 사이에는 게이트와 드레인이 상호접속됨과 더불어 부하로서 작용하는 P채널 엔핸스먼트형 MOS트랜지스터(4-1 ; 이하 부하용 트랜지스터라 칭함)의 전류통로가 접속되고, 상기 공통비트선(CL)과 전원(Vcc)단자의 사이에는 기록용 N채널 엔핸스먼트형 MOS트랜지스터(5-1 ; 이하 기록용 트랜지스터라 칭함)의 전류통로가 접속되어 있는데, 여기서 데이터(Din)는 전원(Vpp)전압에서 작동하는 인버터(6-1)를 통해서 상기 기록용 트랜지스터(5-1)의 게이트에 공급된다.
또한 전원(Vcc)단자와 센스선(SL)사이에는 검증시에 센스선(SL)의 전위를 풀업(pull up)시키기 위한 P채널 엔핸스먼트형 MOS트랜지스터(7-1)의 전류통로와 게이트와 드레인이 상호접속된 부하용 P채널 엔핸스먼트형 MOS트랜지스터(8-1)의 전류통로가 직렬로 접속되고, NAND게이트(9-1)의 출력단은 상기 풀업용 트랜지스터(7-1)의 게이트에 접속되며, 그 NAND게이트(9-1)의 입력단에는 후에 설명할 기록데이터래치계로 부터의 기록데이터(Di)와 기록시 및 검증시에 “1”레벨(독출시에는 “0”레벨)로 되는 제어신호(PV)가 공급된다.
또한, 상기 센스증폭기(1)의 제2입력단(N2)에도 상기 제1입력단(N1)과 동일한 접속관계로 센스선(
Figure kpo00029
)과, 클램프용 트랜지스터(2-2), 공통비트선(
Figure kpo00030
), 열선택용 트랜지스터(3-2), 비트선(
Figure kpo00031
), 메모리셀(
Figure kpo00032
)군 [메모리셀어레이(MCA2)], 부하용 트랜지스터(4-2), 기록용 트랜지스터(5-2), 전원(Vpp) 전압계(系)인버터(6-2), 풀업용 트랜지스터(7-2), 부하용 트랜지스터(8-2) 및, NAND게이트(9-2)가 설치되어 있는데, 이때 상기 전원(Vpp)전압계 인버터(6-2)의 게이트에는 기록데이터입력(Din)이 인버터(10)에 의해 반전되어 공급되고, 또 상기 NAND게이트(9-2)의 한쪽 입력단에는 상기 제어신호(PV)가 인가되면서 그 다른쪽 입력단에는 상기 기록데이터(Di)가 인버터(11)에 의해 반전되어 인가된다.
그리고 상기 메모리셀어레이(MCA1,MCA2)중의 각 메모리셀(MC,
Figure kpo00033
)은 워드선(WL)을 통해서 공급되는 워드선 선택신호와 열선택신호에 의해 선택되어, 메모리셀어레이(MCA1)중의 1개의 메모리셀(MC)과 이 메모리셀(MC)에 대응하는 어드레스의 메모리셀어레이(MCA2)중의 1개의 메모리셀(
Figure kpo00034
)이 동시에 선택된다. 다시 말하면 대응하는 비트선쌍(BL,
Figure kpo00035
)에 접속됨과 더불어 동일 워드선(WL)에 접속된 2개의 메모리셀(MC,
Figure kpo00036
)이 데이터의 1비트분으로서 할당되게 된다.
또 상기 부하용 트랜지스터(4-1)(4-2)는 상호 크기 및 용량이 동일한 것이고, 상기 부하용 트랜지스터(8-1)(8-2)도 상호 크기 및 용량이 동일한 것이며, 풀업용 트랜지스터(7-1)(7-2)도 상호 크기 및 용량이 동일하도록 설정되어 있다.
그리고, EPROM의 외부로 부터 공급되는 기록데이터(Din)는 제1전송게이트용 N채널 엔핸스먼트형 MOS트랜지스터(12 ; 이하 전송게이트용 트랜지스터라 칭함)의 전류통로의 일단에 공급되는데, 이 전송게이트용 트랜지스터(12)의 전류통로의 다른 단에는 래치회로(13)의 입력단이 접속되고, 이 래치회로(13)의 출력단에는 제2전송게이트용 N채널 엔핸스먼트형 MOS트랜지스터(14)의 전류통로의 일단이 접속되며, 이 전송게이트용 트랜지스터(14)의 전류통로의 다른 단은 상기 NAND게이트(9-1)의 입력단 및 인버터(11)의 입력단에 접속되어 있다. 또한 상기 전송게이트용 트랜지스터(12)의 게이트에는 래치펄스(LA ; Latch Pulse)가 공급되고, 상기 전송게이트용 트랜지스터(14)의 게이트에는 제어신호(SVpp)가 공급되는데, 이들 신호(SA,SVpp)는 후에 설명할 타이밍을 갖추고, 칩내부에서 다른 제어신호를 근거로 해서 생성되게 된다. 그리고 외부로 부터 공급된 기록데이터(Din)는 전송게이트용 트랜지스터(12), 래치회로(13) 및 전송게이트용 트랜지스터(14)를 통한 후 내부기록데이터(Di)로서 상기 NAND게이트(9-1) 및 인버터(11)의 입력단에 공급된다.
상기 제5도에 도시된 EPROM에 대한 기록/검증수순을 제6도에 플로우챠트로 나타내었고, 제7도에는 상기 EPROM에서의 기록/검증동작시의 어드레스입력과, 칩이네이블신호(
Figure kpo00037
)입력, 기록전압(Vpp)입력, 프로그램제어신호(
Figure kpo00038
)입력, 출력이네이블신호(
Figure kpo00039
)입력, 입력데이터, 출력데이터, 내부제어신호(SVpp), 래치펄스(LA) 및, 기록이네이블신호(WE)의 타이밍관계에 대한 일례를 도시해 놓았는바, 기록시에는 전원(Vpp)이 인가되고, 어드레스신호의 변화후에 칩이네이블신호(
Figure kpo00040
)가 활성화되며, 입력데이터가 확정된 후 기록제어신호(
Figure kpo00041
)가 활성화되는데, 이때 상기 제5도의 전원(Vpp)단자에는 Vpp전압(예컨대 12.75V)이 인가되고, 전원(Vcc)단자에는 통상의 독출시전압(5V)보다 높은 예컨대 6.25V가 인가된다.
이하, 기록데이터(Din)가 예컨대 “0”인 경우의 기록/검증동작에 대해서 설명한다.
기록데이터(Din)가 “0”인 경우에는 한쪽의 기록용 트랜지스터(5-1)의 게이트에 인버터(6-1)로 부터 Vpp전압이 인가되므로 기록용 트랜지스터(5-1)는 온되고, 다른쪽의 기록용 트랜지스터(5-2)는 그 게이트에 인버터(6-2)로 부터 접지전위가 인가되므로 오프된다. 이때 도시되지 않은 열디코더의 출력(열선택신호)에 의해 선택된 열선택용 트랜지스터(3-1)에 접속되어 있는 한 쪽 비트선(BL)의 전위가 Vpp전압으로 되어, 이 비트선(BL)에 접속되어 있는 메모리셀(MC,...)중 선택된 워드선(WL)으로 부터의 Vpp전압이 게이트에 인가되는 메모리셀(MC)이 기록상태(“0”상태)로 됨과 더불어 다른 쪽의 비트선(
Figure kpo00042
)에 접속되어 있는 메모리셀(
Figure kpo00043
)은 기록이 실행되지 않는 상태(“1”상태)로 된다.
이어, 검증동작시에서는 상기 기록이 실행된 측의 센스선(SL)에 접속되어 있는 풀업용 트랜지스터(7-1)는 뒤에 설명하는 바와같이 기록시에 래치회로(13)에 래치되었던 “0”레벨의 기록데이터(Di)가 입력되는 NAND게이트(9-1)의 출력 “1”이 그 게이트에 인가되므로 온되고, 통상의 독출시와 마찬가지로 부하트랜지스터(4-1)가 이 센스선(SL)의 부하로서 작용하게 된다.
한편, 이에 대해 상기 기록이 실행되지 않는 측의 센스선(
Figure kpo00044
)에 접속되어 있는 풀업용 트랜지스터(7-2)는 “1”레벨의 제어신호(PV) 및 “1”레벨의 기록데이터가 입력되게 되는 NAND게이트(9-2)의 출력 “0”이 그 게이트에 인가되므로 온되게 된다. 따라서 센스선(
Figure kpo00045
)의 부하는 통상의 독출시 부하에 비해서 커져서 그 센스선(
Figure kpo00046
)의 전위가 통상의 독출시보다도 높아지게 된다. 즉 기록 상태의 메모리셀(MC)과 비기록상태의 메모리셀(
Figure kpo00047
)과의 상호컨덕턴스(gm)의 차이에 의해 센스선(SL,
Figure kpo00048
)에 생기는 전위차가 축소되도록 비기록상태의 센스선(
Figure kpo00049
)의 전위가 풀업되게 된다.
따라서, 센스선(SL)측에 메모리셀(MC)로 부터 독출된 “0”데이터의 전위에 대한 대소비교의 판정기준이 엄밀하게 되고, 또 상기 메모리셀(MC)에 대한 기록량(
Figure kpo00050
)이 불충분한 경우에는 검증검사(verify check)를 통과하지 않고 예컨대 제6도에 도시된 바와같은 알고리즘에 따라 재기록이 행해지게 됨으로써 충분한 기록량(
Figure kpo00051
)이 얻어지게 된다.
그리고, 기록데이터(Din)가 “1”인 경우에는 메모리셀어레이(MCA2)중의 선택된 메모리셀(
Figure kpo00052
)이 기록상태(“0”상태)로 되고 메모리셀(MCA1)중의 선택된 메모리셀(MC)이 비기록상태(“1”상태)로 되며, 그 이후의 동작은 상기 기록데이터(Din)가 “0”인 경우와 실질적으로 동일하다.
또한, 상기한 바와같은 검증동작시에는 각 메모리셀로부터의 독출데이터는 센스증폭기(1)에 의한 “1”, “0”판정에 의해 출력데이터로서 확정된 후, 이 출력데이터가 출력이네이블신호(
Figure kpo00053
)에 의해 입력단자로부터 출력되게 된다. 따라서 이 출력데이터로 부터는 그 직전의 기록데이터(Din)의 내용이 “1”이었는가 “0”이었는가를 구분할 수 없게 된다. 따라서 검증동작시에 한하여 그 직전의 기록데이터(Din)의 내용을 기억시켜 놓고, 그 기억내용을 근거로 해서 비기록상태측의 센스선(SL 또는
Figure kpo00054
)의 전위가 풀업되도록 제어한다.
기록시에 상기 기록데이터(Din)를 기억시키기 위해 상기 전송게이트용 트랜지스터(12)와 래치회로(13) 및 전송게이트용 트랜지스터(14)가 설치되어 있는 바, 즉 외부로 부터 Vpp전압이 입력되어 기록모드로 되게 되면 제어신호(SVpp)가 활성화되어 전송게이트용 트랜지스터(14)가 온된다. 그리고 상기 기록모드로 된 후부터 예컨대 100ns후에 래치펄스(LA)가 활성화됨과 동시에 트랜지스터(12)가 온되어 기록데이터(Din)가 래치회로(13)에 래치되게 된다. 이때 상기 래치동작기간은 래치데이터의 전환에 따른 오기록을 방지하기 위해 내부회로는 기록모드로 되지 않는다. 즉 기록이네이블신호(WE)는 활성화되지 않는다. 그리고, 상기 데이터입력(Din)이 래치되어 안정된 후, 래치펄스(LA)가 비활성화 됨으로써, 트랜지스터(12)가 오프되게 되고, 그후 기록모드로 되어 상술한 바와같은 기록동작이 실행되게 된다.
그리고 소정의 금지시간후에 검증모드로 되어 검증동작이 실행되게 되는데, 이때 상기 전송게이트용 트랜지스터(12)는 오프상태를 유지하고, 다음의 기록모드로 되면 다시 상술한 바와같은 데이터래치를 실행하게 된다. 또 통상의 독출모드시에는 상기 래치펄스(LA)는 발생되지 않으므로 상기 전송게이트용 트랜지스터(12)는 오프되고, 상기한 바와같은 데이터래치는 실행되지 않게 된다.
제8도는 본 발명의 제2실시예에 따른 EPROM의 기록/독출부를 도시해 놓은 회로도로, 이는 기록시의 래치데이터를 근거로 해서 검증시에 데이터를 기록한 측의 센스전위를 강하시킬 수 있도록 센스선에 대해 누설전류 경로가 부가된 것인 바, 이때에는 상기 누설전류경로에 의해 센스선(SL 또는
Figure kpo00055
)의 전위가 저하되어 기록측의 센스선전위와 비기록측의 센스선전위와의 전위차가 작아지게 됨으로써 데이터판정기준이 엄밀하게 설정되게 된다.
이하, 제8도에 도시된 회로의 동작을 상세히 설명하는데, 단 제8도에 있어서 상기 제5도와 동일한 부분에는 동일부호를 붙이고 그 상세한 설명은 생략한다.
제8도에는 메모리셀어레이(MCA1,MCA2)중의 각 1개의 비트선(BL,
Figure kpo00056
)만을 도시해 놓았는 바, 공통비트선(CL)에는 N채널 엔핸스먼트형 스위치용 MOS트랜지스터(15-1)의 전류통로의 일단이 접속되고, 이 트랜지스터(15-1)의 전류통로의 다른 단과 전원(Vss)사이에는 누설전류원(16-1)이 접속되며, 상기 트랜지스터(15-1)의 게이트에는 인버터(17-1)의 출력단이 접속되고, 이 인버터(17-1)의 입력단에는 NAND게이트(9-1)의 출력단이 접속되며, 상기 NAND게이트(9-1)의 한 쪽의 입력단에는 제어신호(PV)가 공급됨과 더불어 다른쪽의 입력단에는 인버터(18)의 출력단이 접속되고, 이 인버터(18)의 입력단에는 전송게이트용 트랜지스터(14)의 전류통로의 다른 단이 접속되어 있다.
그리고 이와 마찬가지로 공통비트선(
Figure kpo00057
)에는 N채널 엔핸스먼트형 스위치용 MOS트랜지스터(15-2)의 전류통로의 일단이 접속되고, 그 트랜지스터(15-2)의 전류통로의 다른 단과 전원(Vss)사이에는 누설전류원(16-2)이 접속되며, 상기 트랜지스터(15-2)의 게이트에는 인버터(17-2)의 출력단이 접속되고, 이 인버터(17-2)의 입력단에는 NAND게이트(9-2)의 출력단이 접속되며, 이 NAND게이트(9-2)의 한 쪽의 입력단에는 제어신호(PV)가 공급됨과 더불어 그 다른 쪽의 입력단에는 전송게이트용 트랜지스터(14)의 전류통로가 접속되어 있다.
우선, 기록데이터(Din)가 예컨대 “0”인 경우의 기록/검증동작에 대해서 설명한다.
기록데이터(Din)가 “0”인 경우에는 제5도에 도시된 회로의 경우와 마찬가지로 비트선(BL)에 접속되어 있는 메모리셀(MC)중 선택된 워드선(WL)으로 부터 Vpp전압이 게이트에 인가되는 메모리셀(MC)이 기록상태(“0”상태)로 되고, 다른 쪽의 비트선(
Figure kpo00058
)에 접속되어 있는 메모리셀(
Figure kpo00059
)은 기록이 행해지지 않는 상태(“1”상태)로 된다.
검증동작시에는 상기 비기록측의 센스선(
Figure kpo00060
)에 접속되어 있는 스위치용 트랜지스터(15-2)는 기록시에 래치된 “0”레벨의 기록데이터(Di)가 입력되는 NAND게이트(9-2)의 출력“1”이 인버터(17-1)에서 반전되어 게이트에 인가되므로 오프되는 한편, 상기 기록이 실행된 측의 센스선(SL)에 접속되어 있는 스위치용 트랜지스터(15-1)는 “1”레벨의 제어신호(PV) 및 “1”레벨의 기록데이터가 입력되는 NAND게이트(9-1)의 출력 “0”가 인버터(17-1)를 통해서 그 게이트에 인가되므로 오프된다. 따라서 센스선(SL)의 전위가 트랜지스터(15-1) 및 누설전류원(16-1)을 통해서 방전되므로 그 센스선(SL)의 전위는 통상의 독출시에 비해서 낮아지게 된다. 즉 기록상태의 메모리셀(MC)과 비기록상태의 메모리셀(
Figure kpo00061
)과의 상호컨덕턴스(gm)의 차이에 의해 센스선(SL,
Figure kpo00062
)에 생기는 전위차가 축소되도록 기록상태측의 센스선(SL)의 전위가 풀다운(full down)되게 된다.
따라서, 메모리셀(MC)로 부터 센스선(SL)측으로 독출된 “0”데이터의 전위에 대한 대소비교의 판정기준이 엄밀해져서 그 결과 충분한 기록량(△VTH)이 얻어지게 된다.
한편, 기록데이터(Din)가 “1”인 경우에는 메모리셀어레이(MCA2)중의 선택된 메모리셀(
Figure kpo00063
)이 기록상태(“0”상태)로 되고, 메모리셀어레이(MCA1)중의 선택된 메모리셀(MC)이 비기록상태(“1”상태)로 되며, 그 이후의 동작은 상기 기록데이터(Din)가 “0”인 경우와 실질적으로 동일하다.
제9도는 본 발명의 제3실시예에 따른 반도체기억장치를 도시해 놓은 회로도로, 이 EPROM에서는 2개의 센스 증폭기(1)(1′)가 설치되어 있는데, 여기서 차동증폭형 센스증폭기(1)는 데이터독출에 이용되고 차동증폭형 센스증폭기(1′)는 검증시의 데이터독출에 이용된다. 그리고 이 회로에서는 데이터(Din)기록계의 회로 및 래치계의 회로는 생략되어 있는데, 이들 회로는 상기 제5도 또는 제8도에 도시된 회로와 기본적으로 동일한 것이다.
또한 공통비트선(CL,
Figure kpo00064
)의 일단에는 각각 전위클램프용 MOS트랜지스터(2-1A,2-2A)의 전류통로의 일단이 접속되고, 이들 트랜지스터(2-1A,2-2A)의 게이트에는 바이어스전압(VB1)이 인가되며, 그 트랜지스터(2-1A,2-2A)의 전류통로의 다른 단에는 각각 센스선(SL,
Figure kpo00065
)을 통해서 차동증폭형 센스증폭기(1)의 제1 및 제2입력단(N1,N2)이 접속되고, 상기 센스선(SL)과 전원(Vcc)사이에는 게이트와 드레인이 상호접속됨과 더불어 부하로서 작용하는 P챈널 엔핸스먼트형 MOS트랜지스터(4-1)의 전류통로가 접속되며, 상기 센스선(
Figure kpo00066
)과 전원(Vcc)사이에는 게이트와 드레인이 상호접속됨과 더불어 부하로서 작용하는 P챈널 엔핸스먼트형 MOS트랜지스터(4-2)의 전류통로가 접속되고, 상기 공통비트선(CL,
Figure kpo00067
)의 다른 단에는 각각 전위클램프용 MOS트랜지스터(2-1B,2-2B)의 전류통로의 일단이 접속되고, 이들 트랜지스터(2-1B,2-2B)의 게이트에는 바이어스전압(VB2)이 인가되며, 그 트랜지스터(2-1B,2-2B)의 전류통로의 다른 단에는 각각 메모리셀어레이(MCA1)와 메모리셀어레이(MCA2)중 어느 쪽을 선택하는가를 결정하기 위한 N챈널 엔핸스먼트형 MOS트랜지스터(20-1,20-2)의 전류통로의 일단이 접속되어 있다. 그리고, 상기 트랜지스터(20-1)의 게이트에는 메모리셀어레이(MCA1)를 선택할 때에 하이레벨로 되고 메모리셀어레이(MCA2)를 선택할 때에 로우레벨로 되는 신호(SSA2L)가 공급되고, 상기 트랜지스터(20-2)의 게이트에는 메모리셀어레이(MCA2)를 선택할 때에 하이레벨로 되고 메모리셀어레이(MCA1)를 선택할 때에 로우레벨로 되는 신호(SSA2R)가 공급되게 되는데, 이들 신호(SSA2R)는 기록데이터(Din)의 데이터신호를 근거로 해서 생성된다. 즉, 예를들어 상기 제5도 또는 제8도에 도시된 회로에서 데이터신호(Di)는 신호(SSA2L)로서 트랜지스터(20-1)의 게이트에 공급되고, 상기 데이터신호(Di)의 반전신호(
Figure kpo00068
)는 신호(SSA2R)로서 트랜지스터(20-2)의 게이트에 공급된다. 또한, 상기 트랜지스터(20-1,20-2)의 전류통로의 다른 단은 공통접속되고, 상기 트랜지스터(20-1)의 전류통로의 일단과 전원(Vcc)사이에는 게이트와 드레인이 상호접속됨과 더불어 부하로서 작용하는 P챈널 엔핸스먼트형 MOS트랜지스터(21-1)의 전류통로가 접속되며, 상기 트랜지스터(20-2)의 전류통로의 일단과 전원(Vcc)사이에는 게이트와 드레인이 상호접속됨과 더불어 부하로서 작용하게 되는 P챈널 엔핸스먼트형 MOS트랜지스터(21-2)의 전류통로가 접속되고, 상기 트랜지스터(20-1,20-2)의 전류통로의 다른 단측 공통접속점에는 차동형 센스증폭기(1′)의 제1입력단(N3)이 접속되며, 상기 센스증폭기(1′)의 제2입력단(N4)에는 기준전압(VR)이 인가되고, 상기 센스증폭기(1,1′)의 출력단에는 N챈널 엔핸스먼트형 MOS트랜지스터(22A,22B)의 전류통로의 일단이 각각 접속되며, 상기 트랜지스터(22A)의 게이트에는 통상 독출시에 하이레벨로 되고 기록시 및 검증시에는 로우레벨로 되는 신호(SSA1)가 공급되고, 상기 트랜지스터(22B)의 게이트에는 기록시 및 검증시에 하이레벨로 되고 독출시에는 로우레벨로 되는 신호(SSA2)가 공급되며, 상기 트랜지스터(22A,22B)의 전류통로의 다른 단은 공통접속되고, 이 공통접속점으로 부터 통상 동작시의 독출데이터 또는 검증시의 데이터가 독출되게 된다. 상술한 바와 같은 구성에 있어서, 데이터독출시에는 트랜지스터(2-1A,2-2A)에 바이어스전압(VB1)이 인가됨과 더불어 신호(SSA1)가 하이레벨로 됨으로써 트랜지스터(2-1A,2-2A,22A)가 온상태로 되는 한편, 트랜지스터(2-1B,2-2B)로의 바이어스전압(VB2)공급은 정지되고, 또 신호(SSA2)는 로우레벨로 되게 됨으로써 트랜지스터(2-1B,2-2B,22B)는 오프상태로 되게 된다. 따라서 이때에는 메모리셀어레이(MCA1)중의 선택된 1개의 메모리셀(MC)과 메모리셀어레이(MCA2)중의 선택된 1개의 메모리셀(
Figure kpo00069
)로부터 독출된 상보적인 데이터가 센스증폭기(1)에서 증폭되어 트랜지스터(22A)를 통해서 출력되고, 또한 데이터기록시에는 제5도 또는 제8도에 도시된 회로에서의 인버터(6-1,6-2) 및 트랜지스터(5-1,5-2)와 동일한 기록회로에 의해 메모리셀어레이(MCA1)중의 선택된 메모리셀(MC) 또는 메모리셀어레이(MCA2)중의 선택된 메모리셀(
Figure kpo00070
)에 데이터가 기록된다.
한편, 검증동작시에는 트랜지스터(2-1B,2-2B)에 바이어스전압(VB2)이 인가됨과 더불어 신호(SSA2)가 하이레벨로 됨으로써 트랜지스터(2-1B,2-2B,22B)가 온되는 한편, 트랜지스터(2-1A,2-2A)로의 바이어스전압(VB1)의 공급은 정지되고, 또 신호(SSA1)가 로우레벨로 됨으로써 트랜지스터(2-1A,2-2A,22A)는 오프상태로 된다. 따라서 이 상태에서 기록데이터(Din)가 “0”인 경우에는 신호(SSA2L)가 하이레벨로 되고 신호(SSA2R)가 로우레벨로 되어 메모리셀어레이(MCA1)중의 기록이 행해진 메모리셀(MC)로부터 비트선과 트랜지스터(3-1), 공통비트선(CL) 트랜지스터(2-1B) 및, 트랜지스터(20-1)를 통해서 센스증폭기(19)의 제1입력단(3)으로 데이터가 독출된다. 그리고 상기 센스증폭기(19)의 제2입력단(N4)에는 기준전압(VR)이 인가되고, 메모리셀어레이(MCA1)중의 기록이 행해진 메모리셀(MC)의 데이터전위와 상기 기준전압(VR)과의 전위치가 센스증폭기(19)에서 증폭되어 트랜지스터(22B)를 통해서 출력되는데, 여기서 상기 기준전압(VR)은 통상의 독출시의 비기록측 센스선(
Figure kpo00071
)의 전위보다도 높고, 또 통상의 독출시의 기록측 센스선(SL)의 전위보다도 낮게 설정되기 때문에 메모리셀(MC)로부터 독출된 “0”데이터의 전위에 대한 대소비교의 판전기준이 엄밀해지게 된다. 더욱이 상기 메모리셀(MC)에 대한 기록량(△VTH)이 불충분 한 경우에는 검증검사(verify check)를 통과하지 않게 되는데, 이 검증검사를 통과하지 않는 경우에는 상기 제6도에 도시된 알고리즘에 따라 재기록이 행해지게 됨으로써 선택된 메모리셀에 대한 충분한 기록량(△VTH)이 얻어지게 된다.
한편, 기록데이터(Din)가 “1”인 경우에는 메모리셀어레이(MCA2)중의 선택된 메모리셀(
Figure kpo00072
)이 기록상태(“0”상태)로 되고, 메모리셀어레이(MCA1)중의 선택된 메모리셀(MC)이 비기록상태(“1”)로 되며, 또 검증동작시에는 신호(SSA2R)가 하이레벨로 되고 신호(SSA2L)는 로우레벨로 되어, 메모리셀어레이(MCA2)중 기록이 행해진 메모리셀(
Figure kpo00073
)로부터 비터선과, 트랜지스터(3-2), 공통비트선(
Figure kpo00074
) 트랜지스터(2-2B) 및, 트랜지스터(20-2)를 통해서 센스증폭기(19)의 제1입력단(N3)으로 데이터가 독출된다. 그리고 이하의 동작은 “0”의 검증동작과 동일하다.
제10도는 상기 제9도에 도시된 회로에서의 센스증폭기의 다른 구성예를 도시해 놓은 회로도로, 이는 제9도에 도시된 회로에서 이용되었던 차동증폭형 센스증폭기(1′) 대신에 피드백(feed back)형 센스증폭기를 이용한 것인데, 여기서 상기 피드백형 센스증폭기(19)는 피드백용 2입력 NOR 게이트(23-1,23-2)와, N챈널 엔핸스먼트형 MOS 트랜지스터(24-1,24-2) 및, 인버터(25)를 포함하여 구성되어 있다.
또한 상기 NOR 게이트(23-1)의 한 쪽의 입력단에는 공통비트선(CL)이 접속됨과 더불어 다른 쪽의 입력단에는 상기 신호(SSA2L)의 반전신호(
Figure kpo00075
)가 공급되며, 그 출력단에는 상기 트랜지스터(24-1)의 게이트가 접속된다. 그리고 상기 NOR 게이트(23-2)의 한 쪽의 입력단에는 공통비트선(CL)이 접속됨과 더불어 다른 쪽의 입력단에는 상기 신호(SSA2R)의 반전신호(
Figure kpo00076
)가 공급되며, 그 출력단에는 상기 트랜지스터(24-1)의 게이트가 접속된다.
그리고 상기 트랜지스터(24-1)의 전류통로의 일단은 공통비트선(CL)에 접속되고, 상기 트랜지스터(24-2)의 전류통로의 일단은 공통비트선(
Figure kpo00077
)에 접속되면서 그 다른 단은 상기 트랜지스터(24-1)의 전류통로의 다른 단이 접속되며, 상기 트랜지스터(24-1,24-2)의 전류통로의 다른 단측 공통접속점에는 인버터(25)의 입력단이 접속되고, 이 인버터(25)의 출력측으로부터 검증모드시의 데이터가 독출된다.
상기 피드백형 센스증폭기(19)를 이용하게 되면 상기 제9도에서의 차동증폭형 센스증폭기(1′)와는 달리 기준전압(VR)을 공급할 필요가 없게 되고, 또 인버터(25)의 회로임계전압을 공통비트선(CL 및
Figure kpo00078
)의 레벨판정에 이용할 수 있게 된다.
또 상기 실시예에서는 메모리셀이 1개의 트랜지스터로 된 경우를 설명했지만, 본 발명은 메모리셀 1개가 복수개의 트랜지스터로 이루어진 경우에도 적용할 수 있다.
또한, 상기 각 실시예에서는 2셀/1비트방식의 EPROM에 대해서 설명했지만, 본 발명은 본 발명과 관련된 기술로서 설명한 IEEE JOURNAL OF SOLID-STATE CIRCUITS에 기재되어 있는 4셀/1비트방식의 EPROM에도 적용할 수 있다.
즉 본 발명은 동일한 워드선선택신호 및 동일한 열선택신호에 의해 선택되는 2조의 기록이 가능한 불휘발성 메모리셀을 1비트분으로 하고, 이 2조의 메모리셀이 각각 접속되어 있는 비트선쌍의 전위차를 센스증폭해서 독출데이터를 판정하도록 된 반도체기억장치에 일반적으로 적용할 수 있다.
[효과]
이상 설명한 바와 같이 본 발명에 따르면, 메모리셀에 충분한 데이터기록량을 확보시킬 수 있게 되므로 억세스시간 및 노이즈마진의 특성을 향상시킬 수 있게 된다. 따라서 신뢰성을 갖춘 반도체기억장치를 제공할 수 있게 된다.

Claims (17)

  1. 불휘발성 메모리셀(MC)이 매트릭스형태로 배치된 제1메모리셀어레이(MVA1)와, 불휘발성 메모리셀(MC)이 매트릭스형태로 배치됨과 더불어 상기 제1메모리셀어레이(MCA1)중의 메모리셀(MC)과 쌍을 이루면서 선택되는 제2메모리셀어레이(MCA2), 기록데이터에 따라서 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)의 한 쪽을 기록상태로 하고 다른 쪽을 비기록상태로 설정해서 데이터를 기록함으로써 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)중 선택된 쌍의 메모리셀(MC,
    Figure kpo00079
    )에 상보적인 데이터를 기록하는 기록수단 및, 상기 제1메모리셀어레이(MCA1)중 선택된 메모리셀(MC)로부터 독출된 데이터와 상기 제2메모리셀어레이(MCA2)중 선택된 메모리셀(MC)로부터 독출된 데이터와 상기 제2메모리셀어레이(MCA2)중 선택된 메모리셀(
    Figure kpo00080
    )로부터 독출된 데이터를 비교해서 기억데이터를 판정하는 센스증폭기수단을 구비한 반도체장치에 있어서, 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)중의 선택된 메모리셀(MC,
    Figure kpo00081
    )로의 상보적인 데이터의 기록시에 입력된 기록데이터(Din)를 일시 기억하는 래치수단과, 이 래치수단에 래치된 래치데이터를 근거로 해서, 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)중의 메모리셀(MC,
    Figure kpo00082
    )에다 상보적인 데이터를 기록한 직후에 실행하는 검증시의 데이터판정기준을 통상의 독출시에서의 판정기준보다도 엄밀하게 설정하는 판정기준설정수단을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 판정기준설정수단이 제1 및 제2메모리셀어레이(MCA1,MCA2)중의 메모리셀(MC,
    Figure kpo00083
    )에다 상보적인 데이터를 기록한 직후에 실행하는 검증동작시에 상기 제1메모리셀어레이(MCA1)중의 선택된 메모리셀(MC)로부터 독출된 데이터의 전위와 상기 제2메모리셀어레이(MCA2)중의 메모리셀(
    Figure kpo00084
    )로부터 독출된 데이터의 전위와의 전위차를 통상의 독출시보다 작게 축소하는 전위차축소수단으로 이루어진 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 전위차축소수단이 검증동작시에 비기록측 메모리셀어레이(MCA1 또는 MCA2)에 결합된 상기 센스증폭수단(1)의 입력단 부하의 컨덕턴스를 크게 하는 수단(4-1,4-2,7-1,7-2,8-1,8-2)으로 이루어진 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 부하의 컨덕턴스를 크게 하는 수단이 상기 센스증폭수단(1)의 제1 및 제2입력단(N1,N2)에 각각 접속되는 제1 및 제2부하수단(4-1,4-2)과, 상기 센스증폭수단(1)의 제1 및 제2입력단(N1,N2)에 각각 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)의 출력을 근거로 해서 한 쪽이 동작상태일 때 다른 쪽이 비동작상태로 되는 제3 및 제4부하수단(7-1,8-1)(7-2,8-2)을 포함하면서 이루어진 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제1 및 제2부하수단(4-1,4-2)이 각각 게이트와 드레인이 상호접속된 P 챈널 엔핸스먼트형 MOS 트랜지스터로 되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 제4항에 있어서, 상기 제3부하수단이 게이트와 드레인이 상호접속되면서 상기 센스증폭수단(1)의 제1입력단(N1)에 접속된 P 챈널 엔핸스먼트형 제1MOS 트랜지스터(8-1)와, 전류통로가 상기 제1MOS 트랜지스터(8-1)의 소오스와 제1전위공급원(Vcc)사이에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)의 출력에 의해 도통제어되는 P 챈널 엔핸스먼트형 제2MOS 트랜지스터(7-1)로 이루어지고, 상기 제4부하수단은 게이트와 드레인이 상호접속됨과 더불어 상기 센스증폭기(1)의 제2입력단(N2)에 접속된 P 챈널 엔핸스먼트형 제3MOS 트랜지스터(8-2)와, 전류통로가 상기 제3MOS 트랜지스터(8-2)의 소오스와 상기 제1전위공급원(Vcc)사이에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)으로부터 출력되는 출력신호의 반전신호에 의해 도통제어되는 P 챈널 엔핸스먼트형 제4MOS 트랜지스터(7-2)로 이루어진 것을 특징으로 하는 반도체장치.
  7. 제2항에 있어서, 상기 전위차축소수단이 검증동작시에 비기록측의 메모리셀어레이(MCA1 또는 MCA2)에 결합된 상기 센스증폭기(1)의 입력단의 누설전류를 크게 하는 누설수단(15-1,15-2,16-1,16-2)으로 이루어진 것을 특징으로 하는 반도체기억장치.
  8. 제7항에 있어서, 상기 누설수단이 일단이 상기 센스증폭기수단(1)의 제1입력단(N1)에 접속됨과 더불어 래치수단(12,13,14,9-1,9-2,18)으로부터 출력되는 출력신호의 반전신호에 따라 온/오프제어되는 제1스위치수단(15-1)과, 이 제1스위치수단(15-1)의 다른 단과 제2전위공급원(Vss)사이에 접속되는 제1누설전류원(16-1), 일단이 상기 센스증폭기수단(1)의 제2입력단(N2)에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,18)의 출력신호에 따라 온/오프제어되는 제2스위치수단(15-2) 및, 상기 제2스위치수단(15-2)의 다른 단과 제2전위공급원(Vss)사이에 접속되는 제2누설전류원(16-2)으로 이루어진 것을 특징으로 하는 반도체기억장치.
  9. 제8항에 있어서, 상기 제1 및 제2스위치수단(15-1,15-2)이 각각 MOS 트랜지스터로 이루어진 것을 특징으로 하는 반도체기억장치.
  10. 제1항에 있어서, 상기 판정기준설정수단이 그 제1입력단(N3)에 기록이 행해진 상기 메모리셀(MC 또는
    Figure kpo00085
    )로부터 독출된 데이터에 대응하는 전압이 인가되고, 제2입력단(N4)에 기준전위(VR)가 인가되는 센스증폭기로 이루어진 것을 특징으로 하는 반도체기억장치.
  11. 제10항에 있어서, 상기 센스증폭기가 차동증폭형 센스증폭기(1′)인 것을 특징으로 하는 반도체기억장치.
  12. 제11항에 있어서, 상기 차동증폭형 센스증폭기(1′)의 제2입력단(N4)에 인가되는 상기 기준전위(VR)는 통상의 독출시에 비기록측의 상기 메모리셀(MC 또는
    Figure kpo00086
    )로부터 독출되는 데이터의 전위보다도 높고, 기록측의 상기 메모리셀(MC 또는
    Figure kpo00087
    )로부터 독출되는 데이터의 전위보다는 낮은 전위인 것을 특징으로 하는 반도체기억장치.
  13. 제10항에 있어서, 상기 센스증폭기가 피드백형 센스증폭기(19)인 것을 특징으로 하는 반도체기억장치.
  14. 제1항에 있어서, 상기 기록수단은 전류통로의 일단이 기록을 전원(Vpp)에 접속됨과 더불어 다른 단이 상기 제1메모리셀어레이(MCA1)에 결합된 제1MOS 트랜지스터(5-1)와, 기록데이터의 전위를 상기 기록전압(Vpp)의 레벨로 시프트해서 상기 제1MOS 트랜지스터(5-1)의 게이트에 인가하는 제1레벨시프트수단(6-1), 전류통로의 일단이 기록용 전원(Vpp)에 접속됨과 더불어 다른 단이 제2메모리셀어레이(MCA2)에 결합된 제2MOS 트랜지스터(5-2) 및, 기록데이터의 반전신호의 전위를 상기 기록전압(Vpp)의 레벨로 시프트해서 상기 제2MOS 트랜지스터(5-2)의 게이트에 인가하는 제2레벨시프트수단(6-2)을 구비하여 이루어진 것을 특징으로 하는 것을 특징으로 하는 반도체기억장치.
  15. 제14항에 있어서, 상기 제1 및 제2레벨시프트수단(6-1,6-2)이 각각 기록전압(Vpp)에서 동작되는 인버터로 이루어진 것을 특징으로 하는 반도체기억장치.
  16. 제1항에 있어서, 상기 래치수단은 전류통로의 일단에 기록데이터(Din)가 공급됨과 더불어 게이트에는 데이터의 기록동작전의 소정기간동안 하이레벨로 되는 래치펄스(LA)가 공급되는 제1MOS 트랜지스터(12)와, 입력단이 상기 제1MOS 트랜지스터(12)의 전류통로의 다른 단에 접속된 래치회로(13), 전류통로의 일단이 상기 래치회로(13)의 출력단에 접속됨과 더불어 게이트에는 데이터기록시 및 검증시에 하이레벨로 되는 제1제어신호(SVpp)가 공급되는 제2MOS 트랜지스터(14), 제1입력단에 상기 제2MOS 트랜지스터(14)의 전류통로의 다른 단이 접속됨과 더불어 제2입력단에는 기록시 및 검증시에 하이레벨로 되고 통상의 독출시에는 로우레벨로 되는 제2제어신호(PV)가 공급되는 제1NAND 게이트(9-1) 및, 제1입력단에 상기 제2MOS 트랜지스터(14)의 전류통로의 다른 단이 접속됨과 더불어 제2입력단에는 상기 제2제어신호(PV)의 반전신호가 공급되는 제2NAND 게이트(9-2)를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  17. 제1항에 있어서, 상기 센스증폭기수단이 차동증폭형 센스증폭기(1)인 것을 특징으로 하는 반도체기억장치.
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