KR900017273A - 반도체 기억장치 - Google Patents

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스미오 다나카
준이치 미야모토
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Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 제1실시예에 따른 EPROM의 기록/독출부를 도시해 놓은 회로도.
제6도는 제5도에 도시된 EPROM에 대한 데이터기록수순을 나타낸 플로우챠트.
제7도는 제5도에 도시된 EPROM의 기록/검증동작시의 각 신호에 대한 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명
1,19 : 센스증폭기
2-1,2-2,2-1A,2-2A,2-1B,2-2B : 전위클램용 MOS트랜지스터
3-1,3-2 : 열선택용 트랜지스터 4-1,4-2 : 부하용 트랜지스터
5-1,5-2 : 기록용 트랜지스터 6-1,6-2 : 전원전압계 인버터
7-1,7-2 : 풀업용 트랜지스터 10,11 : 인버터
12,14 : 전송게이트용 트랜지스터 13 : 래치회로
16-1,16-2 : 누설전류원 BL,: 비트선
CL,: 공통비트선 MC,: 메모리셀 트랜지스터
MCA1,MCA2 : 메모리셀어레이 SL,: 센스선
WL : 워드선

Claims (17)

  1. 불휘발성 메모리셀(MC)이 매트릭스형태로 배치된 제1메모리셀어레이(MVA1)와, 불휘발성 메모리셀(MC)이 매트릭스형태로 배치됨과 더불어 상기 제1메모리셀어레이(MCA1)중의 메모리셀(MC)과 쌍을 이루면서 선택되는 제2메모리셀어레이(MCA2), 기록데이터에 따라서 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)의 한 쪽을 기록상태로 하고 다른 쪽을 비기록상태로 설정해서 데이터를 기록함으로써 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)중 선택된 쌍의 메모리셀(MC,)에 상보적인 데이터를 기록하는 기록수단 및, 상기 제1메모리셀어레이(MCA1)중 선택된 메모리셀(MC)로부터 독출된 데이터와 상기 제2메모리셀어레이(MCA2)중 선택된 메모리셀(MC)로부터 독출된 데이터와 상기 제2메모리셀어레이(MCA2)중 선택된 메모리셀()로부터 독출된 데이터를 비교해서 기억데이터를 판정하는 센스증폭기수단을 구비한 반도체장치에 있어서, 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)중의 선택된 메모리셀(MC,)로의 상보적인 데이터의 기록시에 입력된 기록데이터(Din)를 일시 기억하는 래치수단과, 이 래치수단에 래치된 래치데이터를 근거로 해서, 상기 제1 및 제2메모리셀어레이(MCA1,MCA2)중의 메모리셀(MC,)에다 상보적인 데이터를 기록한 직후에 실행하는 검증시의 데이터판정기준을 통상의 독출시에서의 판정기준보다도 엄밀하게 설정하는 판정기준설정수단을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 판정기준설정수단이 제1 및 제2메모리셀어레이(MCA1,MCA2)중의 메모리셀(MC,)에다 상보적인 데이터를 기록한 직후에 실행하는 검증동작시에 상기 제1메모리셀어레이(MCA1)중의 선택된 메모리셀(MC)로부터 독출된 데이터의 전위와 상기 제2메모리셀어레이(MCA2)중의 메모리셀()로부터 독출된 데이터의 전위와의 전위차를 통상의 독출시보다 작게 축소하는 전위차축소수단으로 이루어진 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 전위차축소수단이 검증동작시에 비기록측 메모리셀어레이(MCA1 또는 MCA2)에 결합된 상기 센스증폭수단(1)의 입력단 부하의 컨덕턴스를 크게 하는 수단(4-1,4-2,7-1,7-2,8-1,8-2)으로 이루어진 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 부하의 컨덕턴스를 크게 하는 수단이 상기 센스증폭수단(1)의 제1 및 제2입력단(N1,N2)에 각각 접속되는 제1 및 제2부하수단(4-1,4-2)과, 상기 센스증폭수단(1)의 제1 및 제2입력단(N1,N2)에 각각 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)의 출력을 근거로 해서 한 쪽이 동작상태일 때 다른 쪽이 비동작상태로 되는 제3 및 제4부하수단(7-1,8-1)(7-2,8-2)을 포함하면서 이루어진 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제1 및 제2부하수단(4-1,4-2)이 각각 게이트와 드레인이 상호접속된 P 챈널 엔핸스먼트형 MOS 트랜지스터로 되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 제4항에 있어서, 상기 제3부하수단이 게이트와 드레인이 상호접속되면서 상기 센스증폭수단(1)의 제1입력단(N1)에 접속된 P 챈널 엔핸스먼트형 제1MOS 트랜지스터(8-1)와, 전류통로가 상기 제1MOS 트랜지스터(8-1)의 소오스와 제1전위공급원(Vcc)사이에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)의 출력에 의해 도통제어되는 P 챈널 엔핸스먼트형 제2MOS 트랜지스터(7-1)로 이루어지고, 상기 제4부하수단은 게이트와 드레인이 상호접속됨과 더불어 상기 센스증폭기(1)의 제2입력단(N2)에 접속된 P 챈널 엔핸스먼트형 제3MOS 트랜지스터(8-2)와, 전류통로가 상기 제3MOS 트랜지스터(8-2)의 소오스와 상기 제1전위공급원(Vcc)사이에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)으로부터 출력되는 출력신호의 반전신호에 의해 도통제어되는 P 챈널 엔핸스먼트형 제4MOS 트랜지스터(7-2)로 이루어진 것을 특징으로 하는 반도체장치.
  7. 제2항에 있어서, 상기 전위차축소수단이 검증동작시에 비기록측의 메모리셀어레이(MCA1 또는 MCA2)에 결합된 상기 센스증폭기(1)의 입력단의 누설전류를 크게 하는 누설수단(15-1,15-2,16-1,16-2)으로 이루어진 것을 특징으로 하는 반도체기억장치.
  8. 제7항에 있어서, 상기 누설수단이 일단이 상기 센스증폭기수단(1)의 제1입력단(N1)에 접속됨과 더불어 래치수단(12,13,14,9-1,9-2,18)으로부터 출력되는 출력신호의 반전신호에 따라 온/오프제어되는 제1스위치수단(15-1)과, 이 제1스위치수단(15-1)의 다른 단과 제2전위공급원(Vss)사이에 접속되는 제1누설전류원(16-1), 일단이 상기 센스증폭기수단(1)의 제2입력단(N2)에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,18)의 출력신호에 따라 온/오프제어되는 제2스위치수단(15-2) 및, 상기 제2스위치수단(15-2)의 다른 단과 제2전위공급원(Vss)사이에 접속되는 제2누설전류원(16-2)으로 이루어진 것을 특징으로 하는 반도체기억장치.
  9. 제8항에 있어서, 상기 제1 및 제2스위치수단(15-1,15-2)이 각각 MOS 트랜지스터로 이루어진 것을 특징으로 하는 반도체기억장치.
  10. 제1항에 있어서, 상기 판정기준설정수단이 그 제1입력단(N3)에 기록이 행해진 상기 메모리셀(MC 또는)로부터 독출된 데이터에 대응하는 전압이 인가되고, 제2입력단(N4)에 기준전위(VR)가 인가되는 센스증폭기로 이루어진 것을 특징으로 하는 반도체기억장치.
  11. 제10항에 있어서, 상기 센스증폭기가 차동증폭형 센스증폭기(1′)인 것을 특징으로 하는 반도체기억장치.
  12. 제11항에 있어서, 상기 차동증폭형 센스증폭기(1′)의 제2입력단(N4)에 인가되는 상기 기준전위(VR)는 통상의 독출시에 비기록측의 상기 메모리셀(MC 또는)로부터 독출되는 데이터의 전위보다도 높고, 기록측의 상기 메모리셀(MC 또는)로부터 독출되는 데이터의 전위보다는 낮은 전위인 것을 특징으로 하는 반도체기억장치.
  13. 제10항에 있어서, 상기 센스증폭기가 피드백형 센스증폭기(19)인 것을 특징으로 하는 반도체기억장치.
  14. 제1항에 있어서, 상기 기록수단은 전류통로의 일단이 기록을 전원(Vpp)에 접속됨과 더불어 다른 단이 상기 제1메모리셀어레이(MCA1)에 결합된 제1MOS 트랜지스터(5-1)와, 기록데이터의 전위를 상기 기록전압(Vpp)의 레벨로 시프트해서 상기 제1MOS 트랜지스터(5-1)의 게이트에 인가하는 제1레벨시프트수단(6-1), 전류통로의 일단이 기록용 전원(Vpp)에 접속됨과 더불어 다른 단이 제2메모리셀어레이(MCA2)에 결합된 제2MOS 트랜지스터(5-2) 및, 기록데이터의 반전신호의 전위를 상기 기록전압(Vpp)의 레벨로 시프트해서 상기 제2MOS 트랜지스터(5-2)의 게이트에 인가하는 제2레벨시프트수단(6-2)을 구비하여 이루어진 것을 특징으로 하는 것을 특징으로 하는 반도체기억장치.
  15. 제14항에 있어서, 상기 제1 및 제2레벨시프트수단(6-1,6-2)이 각각 기록전압(Vpp)에서 동작되는 인버터로 이루어진 것을 특징으로 하는 반도체기억장치.
  16. 제1항에 있어서, 상기 래치수단은 전류통로의 일단에 기록데이터(Din)가 공급됨과 더불어 게이트에는 데이터의 기록동작전의 소정기간동안 하이레벨로 되는 래치펄스(LA)가 공급되는 제1MOS 트랜지스터(12)와, 입력단이 상기 제1MOS 트랜지스터(12)의 전류통로의 다른 단에 접속된 래치회로(13), 전류통로의 일단이 상기 래치회로(13)의 출력단에 접속됨과 더불어 게이트에는 데이터기록시 및 검증시에 하이레벨로 되는 제1제어신호(SVpp)가 공급되는 제2MOS 트랜지스터(14), 제1입력단에 상기 제2MOS 트랜지스터(14)의 전류통로의 다른 단이 접속됨과 더불어 제2입력단에는 기록시 및 검증시에 하이레벨로 되고 통상의 독출시에는 로우레벨로 되는 제2제어신호(PV)가 공급되는 제1NAND 게이트(9-1) 및, 제1입력단에 상기 제2MOS 트랜지스터(14)의 전류통로의 다른 단이 접속됨과 더불어 제2입력단에는 상기 제2제어신호(PV)의 반전신호가 공급되는 제2NAND 게이트(9-2)를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치.
  17. 제1항에 있어서, 상기 센스증폭기수단이 차동증폭형 센스증폭기(1)인 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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