JP2008210467A - 不揮発性半導体メモリ及びそのテスト方法 - Google Patents

Abstract

【課題】不揮発性半導体メモリにおいて、ベリファイ時の判定基準のばらつきを抑制すること。
【解決手段】不揮発性半導体メモリ１０は、相補データを記憶するメモリセル１１と、メモリセル１１に接続された相補ビット線ＢＬＴ，ＢＬＢと、その相補ビット線を所定の電位にプリチャージするプリチャージ回路６０と、ラッチ型センスアンプ７０と、相補ビット線に接続された電流制御回路５０と、を備える。読み出し動作時、相補ビット線ＢＬＴ，ＢＬＢは、プリチャージ回路６０によって所定の電位に充電された後に、相補データのそれぞれに応じて放電される。ラッチ型センスアンプ７０は、その相補ビット線ＢＬＴ，ＢＬＢの電位差に基づいて、相補データをセンスする。ベリファイ動作時、電流制御回路５０が相補ビット線ＢＬＴ，ＢＬＢの少なくとも一方に所定の電流ＩＲＥＦを流した状態で、ラッチ型センスアンプ７０はセンス動作を行う。
【選択図】図３

Description

本発明は、不揮発性半導体メモリに関する。特に、本発明は、相補データを記憶するメモリセルを有する不揮発性半導体メモリ及びそのテスト方法に関する。

ＳＲＡＭのメモリセルは、相補ビット線（complementary bit lines）に接続されており、相補データを記憶するように構成される。データ読み出し時、センスアンプは、相補ビット線に現れる電位の差に基づいてデータをセンスする（例えば、特許文献１、特許文献２、特許文献３参照）。

ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の場合、浮遊ゲートと制御ゲートを有するメモリセルトランジスタが記憶素子として用いられる。データ書き込みにより、浮遊ゲートに電子が注入され、メモリセルトランジスタの閾値電圧が上昇する。つまり、書き込み状態の閾値電圧は、消去状態（非書き込み状態）より高くなる。このような閾値電圧の変動により、データ“１”、“０”を記憶することが可能である。

閾値電圧が高い書き込み状態のメモリセルトランジスタは、電流を流しにくく、以下「ＯＦＦセル」と参照される。一方、閾値電圧が低い消去状態のメモリセルトランジスタは、電流を流しやすく、以下「ＯＮセル」と参照される。例えば、ＯＦＦセルはデータ“０”に対応付けられ、ＯＮセルはデータ“１”に対応付けられる。メモリセルトランジスタは、１本のビット線を介してセンスアンプに接続される。データ読み出し時、閾値電圧に応じた大きさのセル電流がビット線に流れる。センスアンプは、そのセル電流と所定のリファレンス電流を比較することにより、メモリセルトランジスタがＯＮセルかＯＦＦセルかを判定することができる。

近年、不揮発性半導体メモリにおいて、動作電圧を低減し、消費電力を削減することが要求されている。しかしながら、動作電圧が低くなるにつれ、ＯＮセルの場合のセル電流とＯＦＦセルの場合のセル電流の差はより小さくなってしまう。その場合、データ判定に用いられるリファレンス電流の設定は、非常に困難になる。場合によっては、データの誤判定が発生してしまう。

そこで、２個のメモリセルトランジスタで１ビットのメモリセルを構成することが考えられる（２セル／１ビット方式）。この場合、２個のメモリセルトランジスタは相補ビット線のそれぞれに接続され、相補データのそれぞれを記憶する。つまり、１メモリセル中、一方のメモリセルトランジスタがＯＮセルとなり、他方のメモリセルトランジスタがＯＦＦセルとなる。センスアンプは相補ビット線に接続され、相補ビット線に現れる電位の差に基づいてデータをセンスする。これにより、リファレンス電流を用いる必要がなくなる。

特許文献４には、２セル／１ビット方式のＵＶ−ＥＰＲＯＭ（紫外線消去型ＥＯＲＯＭ）が開示されている。図１は、そのＵＶ−ＥＰＲＯＭの回路構成を示している。このＵＶ−ＥＰＲＯＭは、差動増幅型センスアンプ１と、相補ビット線ＢＬ、ＢＬＢのそれぞれにつながるメモリセルトランジスタＭＣ、ＭＣＢを備えている。２個のメモリセルトランジスタＭＣ、ＭＣＢは、相補データのそれぞれを記憶し、データ読み書き時には同時に選択される。

差動増幅型センスアンプ１の一方の入力は、センス線ＳＬを介してビット線ＢＬに接続されている。センス線ＳＬとＶＤＤ電源との間には、読み出し時の負荷用のエンハンスメント型ＰＭＯＳトランジスタ４が接続されている。ビット線ＢＬとＶＰＰ電源との間には、書き込み用のエンハンスメント型ＮＭＯＳトランジスタ５が接続されている。そのＮＭＯＳトランジスタ５のゲート端子には、書き込みデータＤｉｎの反転データが入力される。更に、センス線ＳＬとＶＤＤ電源との間には、ベリファイ時にセンス線ＳＬの電位をプルアップするためのエンハンスメント型ＰＭＯＳトランジスタ７と、負荷用のエンハンスメント型ＰＭＯＳトランジスタ８が直列に接続されている。

差動増幅型センスアンプ１の他方の入力は、センス線ＳＬＢを介してビット線ＢＬＢに接続されている。センス線ＳＬＢとＶＤＤ電源との間には、読み出し時の負荷用のエンハンスメント型ＰＭＯＳトランジスタ４’が接続されている。ビット線ＢＬＢとＶＰＰ電源との間には、書き込み用のエンハンスメント型ＮＭＯＳトランジスタ５’が接続されている。そのＮＭＯＳトランジスタ５’のゲート端子には、書き込みデータＤｉｎが入力される。更に、センス線ＳＬＢとＶＤＤ電源との間には、ベリファイ時にセンス線ＳＬＢの電位をプルアップするためのエンハンスメント型ＰＭＯＳトランジスタ７’と、負荷用のエンハンスメント型ＰＭＯＳトランジスタ８’が直列に接続されている。

負荷用のＰＭＯＳトランジスタ４、４’は、互いにサイズおよび容量等が等しい。負荷用のＰＭＯＳトランジスタ８，８’は、互いにサイズおよび容量等が等しい。プルアップ用のＰＭＯＳトランジスタ７，７’は、互いにサイズおよび容量等が等しい。

図１で示されるＵＶ−ＥＰＲＯＭは更に、書き込みデータＤｉｎをラッチするラッチ回路２を備えている。ラッチ回路２によりラッチされた書き込みデータＤｉは、ＮＡＮＤゲート９に入力され、また、その書き込みデータＤｉの反転データは、ＮＡＮＤゲート９’に入力される。また、ＮＡＮＤゲート９，９’には、制御信号ＰＶが入力される。制御信号ＰＶは、書き込み／ベリファイ時に“１”レベルになり、読み出し時に“０”レベルになる。これらＮＡＮＤゲート９，９’のそれぞれの出力が、上記プルアップ用のＰＭＯＳトランジスタ７，７’のそれぞれのゲート端子に接続されている。

図１で示されたＵＶ−ＥＰＲＯＭの動作は次の通りである。

まず、読み出し動作について説明する。読み出し時、ＰＭＯＳトランジスタ４、４’は負荷として作用する。また、制御信号ＰＶは“０”レベルであり、ＰＭＯＳトランジスタ７、７’はＯＦＦしている。例として、メモリセルトランジスタＭＣがＯＦＦセル（データ“０”）であり、メモリセルトランジスタＭＣＢがＯＮセル（データ“１”）である場合と考える。メモリセルトランジスタＭＣ、ＭＣＢが選択された時、閾値電圧の高いＯＦＦセル（ＭＣ）はＯＦＦのままであり、閾値電圧の低いＯＮセル（ＭＣＢ）はＯＮする。この時、ＯＦＦセルにつながるビット線ＢＬ（センス線ＳＬ）の電位は、ＯＮセルにつながるビット線ＢＬＢ（センス線ＳＬＢ）の電位よりも高くなる。差動増幅型センスアンプ１は、その電位差に基づいてデータをセンスする。

次に、書き込み／ベリファイ動作について説明する。書き込み動作は、紫外線により全消去が行われた後に実行される。例として、書き込みデータＤｉｎが“０”の場合を考える。この時、書き込み用のＮＭＯＳトランジスタ５はＯＮし、一方のＮＭＯＳトランジスタ５’はＯＦＦする。従って、ビット線ＢＬの電位はＶＰＰとなり、そのビット線ＢＬに接続されているメモリセルトランジスタＭＣに対して書き込みが行われる。結果として、メモリセルトランジスタＭＣはＯＦＦセル（データ“０”）となる。一方、ビット線ＢＬＢに接続されているメモリセルトランジスタＭＣＢに書き込みは行われない。

書き込み動作に続いてベリファイ動作が行われる。ベリファイ動作時、ＰＭＯＳトランジスタ４、４’は負荷として作用する。上述の書き込み動作において、書き込みデータ“０”がラッチ回路２によってラッチされている。そのラッチされたデータ“０”及び反転データ“１”が、ＮＡＮＤゲート９、９’に入力される。ベリファイ動作時、制御信号ＰＶは“１”レベルであるため、プルアップ用のＰＭＯＳトランジスタ７はＯＦＦするが、ＰＭＯＳトランジスタ７’はＯＮする。結果として、センス線ＳＬＢに対してはＰＭＯＳトランジスタ４’及び８’が負荷として作用する。

このように、ＯＮセル（ＭＣＢ）につながるセンス線ＳＬＢに関して言えば、通常読み出し時とベリファイ時とで負荷が異なってくる。通常読み出し時、ＰＭＯＳトランジスタ４’が負荷トランジスタを構成する。一方、ベリファイ時、ＰＭＯＳトランジスタ４’及び８’が、１つの負荷トランジスタを構成する。負荷トランジスタのサイズが大きくなるため、ＯＮセルにつながるセンス線ＳＬＢの電位は、通常の読み出し動作時よりもベリファイ時の方が高くなる。つまり、センス線ＳＬＢの電位は、ベリファイ動作時に底上げされる。

このことを別の観点から説明する。ＯＮセル（ＭＣＢ）を流れるセル電流Ｉｃｅｌｌは、ＯＮセルの閾値電圧によって決定する。上記負荷トランジスタは、そのセル電流Ｉｃｅｌｌを供給する。通常読み出し時とベリファイ時に負荷トランジスタが流すセル電流Ｉｃｅｌｌは、それぞれ次の式（Ａ）、（Ｂ）で表される。

式（Ａ）：Ｉｃｅｌｌ＝β×Ｗ１／Ｌ×（ＶＧＳ−Ｖｔ）^２
式（Ｂ）：Ｉｃｅｌｌ＝β×Ｗ２／Ｌ×（ＶＧＳ−Ｖｔ）^２
β：定数
Ｗ１：負荷トランジスタ４’のゲート幅
Ｗ２：負荷トランジスタ４’及び８’のゲート幅の和
Ｌ：負荷トランジスタのゲート長
ＶＧＳ：負荷トランジスタのゲート・ソース電圧（＝｜ＶＤＤ−センス線電位｜）
Ｖｔ：負荷トランジスタの閾値電圧

図２は、通常読み出し時とベリファイ時のＩＶ特性を示している。図２中、実曲線ＣＡが、通常読み出し動作の場合の上記式（Ａ）に対応し、実曲線ＣＢが、ベリファイ動作の場合の上記式（Ｂ）に対応する。図２から明らかなように、ＯＮセルを流れるセル電流Ｉｃｅｌｌが一定の場合、ベリファイ時のＶＧＳは、通常読み出し時のＶＧＳよりも小さくなる。このことは、ベリファイ時のセンス線ＳＬＢの電位が、通常読み出し時よりも高くなることを意味する。つまり、センス線ＳＬＢの電位は、ベリファイ動作時に底上げされる。図２において、ある一定のセル電流Ｉｃｅｌｌの場合の実曲線ＣＡとＣＢとの間隔がその底上げ量を示していると言える（図中、矢印間で示されている）。

以上に説明されたように、ＯＮセルにつながるセンス線ＳＬＢの電位は、読み出し時よりも書き込み後ベリファイ時に高くなる。このことは、センス線ＳＬ、ＳＬＢの電位差が読み出し時よりも書き込み後ベリファイ時の方が小さくなることを意味する。言い換えれば、ベリファイの判定基準がより厳しくなっている。その結果、上記メモリセルトランジスタＭＣに対する書き込み量（閾値電圧の変化）が不十分な場合に、ベリファイ結果がフェイルになりやすくなる。ベリファイ結果がフェイルの場合、再度書き込み動作が実施される。結果として、メモリセルトランジスタＭＣに対して十分な書き込み量が得られることになる。

特開平０５−１０１６７６号公報 特開平１０−１６２５８０号公報 特開２００５−１７４５０４号公報 特開平１−２６３９９７号公報

本願発明者は、次の点に着目した。上述の通り、図２中の実曲線ＣＡとＣＢとの間隔が、センス線ＳＬＢの電位のベリファイ時の底上げ量を示している。図２から明らかなように、その底上げ量は、セル電流Ｉｃｅｌｌの大きさに依存している。セル電流Ｉｃｅｌｌが大きくなるにつれ、底上げ量は大きくなり、ベリファイの判定基準はより厳しくなる。判定基準を必要以上に厳しくすることは、動作速度の低下を招く。一方、セル電流Ｉｃｅｌｌが小さくなるにつれ、底上げ量は小さくなり、ベリファイの判定基準はより甘くなる。これは、信頼性の低下を招く。従って、底上げ量はセル電流Ｉｃｅｌｌに依存しないことが望ましい。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の第１の観点において、不揮発性半導体メモリ（１０）が提供される。その不揮発性半導体メモリ（１０）は、相補データを記憶する不揮発性メモリセル（１１）と、不揮発性メモリセル（１１）に接続された相補ビット線（ＢＬＴ，ＢＬＢ）と、相補ビット線（ＢＬＴ，ＢＬＢ）を所定の電位にプリチャージするプリチャージ回路（６０）と、ラッチ型センスアンプ（７０）と、相補ビット線（ＢＬＴ，ＢＬＢ）に所定の電流（ＩＲＥＦ）を流す電流制御回路（５０）とを備える。読み出し動作時、相補ビット線（ＢＬＴ，ＢＬＢ）は、プリチャージ回路（６０）によって所定の電位に充電された後に、相補データのそれぞれに応じて放電される。ラッチ型センスアンプ（７０）は、その相補ビット線（ＢＬＴ，ＢＬＢ）の電位差に基づいて、相補データをセンスする。

第１読み出し動作時、電流制御回路（５０）が相補ビット線（ＢＬＴ，ＢＬＢ）のいずれにも所定の電流（ＩＲＥＦ）を流さない状態で、ラッチ型センスアンプ（７０）はセンス動作を行う。一方、第２読み出し動作時、電流制御回路（５０）が相補ビット線（ＢＬＴ，ＢＬＢ）の少なくとも一方に所定の電流（ＩＲＥＦ）を流した状態で、ラッチ型センスアンプ（７０）はセンス動作を行う。

不揮発性メモリセル（１１）は、相補データのそれぞれを記憶するＯＮセルとＯＦＦセルとを有する。ＯＮセルは電流を流しやすく、ＯＦＦセルは電流を流しにくい。そのため、ＯＮセルにつながるビット線（ＢＬＴ）は、ＯＦＦセルにつながるビット線（ＢＬＢ）よりも急激に放電される。第１読み出し動作時、電流制御回路（５０）は、相補ビット線（ＢＬＴ，ＢＬＢ）を流れる電流の制御を実施しない。一方、第２読み出し動作時、電流制御回路（５０）は、相補ビット線（ＢＬＴ，ＢＬＢ）を流れる電流の制御を実施する。

例えば、第２読み出し動作時、電流制御回路（５０）は、ＯＮセルにつながるビット線（ＢＬＴ）に所定の電流（ＩＲＥＦ）を流し込む。その結果、ＯＮセル側のビット線（ＢＬＴ）は、第１読み出し動作時よりも小さい電流（Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ）で放電される。すなわち、ＯＮセル側のビット線（ＢＬＴ）の電位は、第１読み出し動作時よりも第２読み出し動作時に、ＯＦＦセル側のビット線（ＢＬＢ）の電位に近くなる。このことは、ラッチ型センスアンプ（７０）における判定基準が、第１読み出し動作時よりも第２読み出し動作時に厳しくなっていることを意味する。従って、信頼度の高いベリファイを実現することが可能となる。

ここで、電流制御回路（５０）が流し込む所定の電流（ＩＲＥＦ）は、ＯＮセルのセル電流（Ｉｃｅｌｌ＿ＯＮ）に依存しないことに留意されたい。つまり、ＯＮセル側のビット線（ＢＬＴ）の電位変化は、セル電流に依存しない一定の割合で緩やかになる。言い換えれば、ベリファイ時の判定基準は、セル電流の大きさに依存せず、一定の割合で厳しくなる。従って、ベリファイ時の判定基準のばらつきが抑制される。セル電流に応じて判定基準が徒らに厳しくなったり甘くなったりすることが防止されるため、動作速度の低下や信頼性の低下が防止される。

本発明の第２の観点において、不揮発性半導体メモリのテスト方法が提供される。そのテスト方法は、（Ａ）ラッチ型センスアンプ（７０）のセンス動作により、相補データを読み出すステップと、（Ｂ）相補ビット線（ＢＬＴ，ＢＬＢ）の少なくとも一方に所定の電流（ＩＲＥＦ）を流した状態でのラッチ型センスアンプ（７０）のセンス動作により、相補データを読み出すステップと、（Ｃ）上記（Ａ）ステップにおける読み出し結果と上記（Ｂ）ステップにおける読み出し結果を比較するステップと、を有する。

本発明によれば、ベリファイ時の判定基準は、セル電流の大きさに依存せず、一定の割合で厳しくなる。従って、ベリファイ時の判定基準のばらつきが抑制される。

本発明によれば、ＥＥＰＲＯＭのような不揮発性半導体メモリが提供される。本発明に係る不揮発性半導体メモリは、２セル／１ビット方式であり、相補データを記憶するメモリセルを有する。

１．第１の実施の形態
１−１．構成
図３は、本発明の第１の実施の形態に係る不揮発性半導体メモリ１０の構成を示すブロック図である。不揮発性半導体メモリ１０は、メモリセル１１、ワード線ＷＬ〜ＷＬｎ、ビット線ＢＬＴ，ＢＬＢ、制御回路２０、デコーダ３０、読み出し回路４０、及び電流制御回路５０を備えている。ビット線ＢＬＴ，ＢＬＢは、相補ビット線対を構成している。

メモリセル１１は、電気的に消去・プログラムが可能な不揮発性メモリセルである。本実施の形態において、メモリセル１１は、相補データを記憶するように構成されている。具体的には、１つのメモリセル１１は、２個のメモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２を有している。メモリセルトランジスタＭＣＥＬＬ１、ＭＥＣＬＬ２の各々は、制御ゲートと浮遊ゲートを有しており、その制御ゲート（ゲート端子）は、ワード線ＷＬに接続されている。メモリセルトランジスタＭＣＥＬＬ１のソース端子とドレイン端子の一方はビット線ＢＬＴに接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ２のソース端子とドレイン端子の一方はビット線ＢＬＢに接続され、他方はグランドに接続されている。このようなメモリセル１１において、一方のメモリセルトランジスタは書き込み状態であり、他方のメモリセルトランジスタは消去状態（非書き込み状態）である。すなわち、メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の一方が「ＯＦＦセル」となり、他方が「ＯＮセル」となる。

制御回路２０は、各回路の動作を制御する。例えば、制御回路２０は、デコーダ３０にワード線制御信号ＡＤＤを出力する。ワード線制御信号ＡＤＤは、アクセス対象のメモリセル１１につながるワード線を指定する信号である。デコーダ３０は、ワード線制御信号ＡＤＤで指定されたワード線を選択し駆動する。また、制御回路２０は、プリチャージ制御信号ＰＲＥＣＨＢ及び読み出し制御信号ＲＥＡＤＢを、読み出し回路４０に出力する。更に、制御回路２０は、読み出し制御信号ＲＥＡＤＢ及びビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂ，ＣＨＧ＿Ｂ＿Ｂを電流制御回路５０に出力する。

図４は、本実施の形態に係る読み出し回路４０の構成の一例を示す回路図である。読み出し回路４０は、プリチャージ回路６０、ラッチ型センスアンプ７０、及びビット線チャージ回路８０を有している。

プリチャージ回路６０は、相補ビット線ＢＬＴ、ＢＬＢに接続されており、プリチャージ動作を行う。つまり、プリチャージ回路６０は、データ読み出し前に、相補ビット線ＢＬＴ、ＢＬＢの電位を所定の電位（プリチャージレベル）に設定する。より詳細には、プリチャージ回路６０は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３を有している。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース端子は電源ＶＤＤに接続され、そのドレイン端子はビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ３のソース／ドレイン端子は、ビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲート端子には、プリチャージ制御信号ＰＲＥＣＨＢが入力される。プリチャージ制御信号ＰＲＥＣＨＢは、プリチャージ回路６０を活性化／非活性化する信号である。プリチャージ制御信号ＰＲＥＣＨＢがＬレベルの時、プリチャージ回路６０は活性化され、プリチャージ制御信号ＰＲＥＣＨＢがＨレベルの時、プリチャージ回路６０は非活性化される。

ラッチ型センスアンプ７０は、相補ビット線ＢＬＴ、ＢＬＢに接続されており、その相補ビット線ＢＬＴ、ＢＬＢの電位差に基づいて、メモリセル１１に格納された相補データをセンスする。ラッチ型センスアンプ７０の動作は、読み出し制御信号ＲＥＡＤＢにより制御される。読み出し制御信号ＲＥＡＤＢがＬレベルの時、ラッチ型センスアンプ７０は活性化され、読み出し制御信号ＲＥＡＤＢがＨレベルの時、ラッチ型センスアンプ７０は非活性化される。

ラッチ型センスアンプ７０は、ダイナミック型センスアンプを組み合わせた構成を有している。より詳細には、ラッチ型センスアンプ７０は、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６と、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６を有している。ＰＭＯＳトランジスタＭＰ４、ＭＰ５、及びＮＭＯＳトランジスタＭＮ５は、電源ＶＤＤとグランドとの間に直列に接続されている。また、ＰＭＯＳトランジスタＭＰ４、ＭＰ６、及びＮＭＯＳトランジスタＭＮ６は、電源ＶＤＤとグランドとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ４のソース端子は電源ＶＤＤに接続され、そのドレイン端子はＰＭＯＳトランジスタＭＰ５、ＭＰ６のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ４のゲート端子には、上記読み出し制御信号ＲＥＡＤＢが入力される。ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５のゲート端子は、ビット線ＢＬＴに共通に接続され、それらのドレイン端子はノードＮ５に接続されている。一方、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６のゲート端子は、ビット線ＢＬＢに共通に接続され、それらのドレイン端子はノードＮ６に接続されている。ＮＭＯＳトランジスタＭＮ５、ＭＮ６のソース端子はグランドに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース端子はグランドに接続され、それらのドレイン端子はノードＮ５、Ｎ６のそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子には、上記読み出し制御信号ＲＥＡＤＢが入力される。ノードＮ５、Ｎ６は、ラッチ型センスアンプ７０の相補出力端子に接続されており、ノードＮ５、Ｎ６の電位は読み出しデータ（相補出力）ＤＯＵＴ、ＤＯＵＴＢとして相補出力端子から出力される。

ビット線チャージ回路８０は、相補ビット線ＢＬＴ、ＢＬＢに接続されている。このビット線チャージ回路８０は、ＰＭＯＳトランジスタＭＰ７、ＭＰ８、ＭＰ９を有している。ＰＭＯＳトランジスタＭＰ７、ＭＰ９は、電源ＶＤＤとビット線ＢＬＴとの間に直列に接続されている。また、ＰＭＯＳトランジスタＭＰ８、ＭＰ９は、電源ＶＤＤとビット線ＢＬＢとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ７のゲート端子及びドレイン端子は、ビット線ＢＬＢ、ＢＬＴにそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ８のゲート端子及びドレイン端子は、ビット線ＢＬＴ、ＢＬＢにそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ７、ＭＰ８のソース端子は、ＰＭＯＳトランジスタＭＰ９のドレイン端子に接続されている。ＰＭＯＳトランジスタＭＰ９のソース端子は、電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ９のゲート端子には、読み出し制御信号ＲＥＡＤＢ入力される。ビット線チャージ回路８０の動作は、読み出し制御信号ＲＥＡＤＢにより制御される。読み出し制御信号ＲＥＡＤＢがＬレベルの時、ビット線チャージ回路８０は活性化される。一方、読み出し制御信号ＲＥＡＤＢがＨレベルの時、ビット線チャージ回路８０は非活性化される。後述されるように、ビット線チャージ回路８０は、データ読み出し時に相補ビット線ＢＬＴ、ＢＬＢの一方の電位を電源電位に固定する役割を果たす。

図５は、本実施の形態に係る電流制御回路５０の構成の一例を示す回路図である。電流制御回路５０は、ＰＭＯＳトランジスタＭＰＶ１、ＭＰＶ２、ＭＰＶ３、ＭＰＶ４、ＭＰＶ５、ＭＰＶ６及び定電流源ＲＥＦを有している。ＰＭＯＳトランジスタＭＰＶ６、ＭＰＶ１、及び定電流源ＲＥＦは、電源ＶＤＤとグランドとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰＶ６のゲート端子には、上記読み出し制御信号ＲＥＡＤＢが入力される。ＰＭＯＳトランジスタＭＰＶ１のソース端子は、ＰＭＯＳトランジスタＭＰＶ６を介して電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＭＰＶ１のゲート端子及びドレイン端子はノードＶＲＥＦに接続されており、そのノードＶＲＥＦが定電流源ＲＥＦに接続されている。

ＰＭＯＳトランジスタＭＰＶ２のゲート端子はノードＶＲＥＦに接続されている。従って、ＰＭＯＳトランジスタＭＰＶ１とＭＰＶ２は、１つのカレントミラー回路を構成する。ＰＭＯＳトランジスタＭＰＶ２のドレイン端子は、相補ビット線のうちビット線ＢＬＴに接続されており、そのソース端子は、ＰＭＯＳトランジスタＭＰＶ４を介して電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰＶ４のソース端子は電源ＶＤＤに接続され、そのゲート端子にはビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂが入力される。ＰＭＯＳトランジスタＭＰＶ４及びＰＭＯＳトランジスタＭＰＶ６がＯＮすると、ビット線ＢＬＴには、定電流源ＲＥＦが生成する電流に応じた定電流が供給される。ミラー比が１の場合、定電流源ＲＥＦは、ビット線ＢＬＴに供給される定電流と同じ大きさの電流を発生させる。

同様に、ＰＭＯＳトランジスタＭＰＶ３のゲート端子はノードＶＲＥＦに接続されている。従って、ＰＭＯＳトランジスタＭＰＶ１とＭＰＶ３は、他のカレントミラー回路を構成するＰＭＯＳトランジスタＭＰＶ３のドレイン端子は、相補ビット線のうちビット線ＢＬＢに接続されており、そのソース端子は、ＰＭＯＳトランジスタＭＰＶ５を介して電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰＶ５のソース端子は電源ＶＤＤに接続され、そのゲート端子にはビット線電流制御信号ＣＨＧ＿Ｂ＿Ｂが入力される。ＰＭＯＳトランジスタＭＰＶ５及びＰＭＯＳトランジスタＭＰＶ６がＯＮすると、ビット線ＢＬＢには、定電流源ＲＥＦが生成する電流に応じた定電流が供給される。

このように、電流制御回路５０は、定電流源ＲＥＦと、２つのカレントミラー回路を備えている。その２つのカレントミラー回路は、相補ビット線ＢＬＴ、ＢＬＢのそれぞれに接続されており、相補ビット線ＢＬＴ、ＢＬＢのそれぞれに定電流を流す役割を果たす。ビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂ、ＣＨＧ＿Ｂ＿Ｂは、２つのカレントミラー回路のそれぞれを活性化／非活性化するための信号である。ビット線電流制御信号ＣＨＧ＿Ｔ＿ＢがＬレベルになると、ビット線ＢＬＴにつながるカレントミラー回路が活性化し、ビット線電流制御信号ＣＨＧ＿Ｂ＿ＢがＬレベルになると、ビット線ＢＬＢにつながるカレントミラー回路が活性化する。尚、Ｌレベルとなるビット線電流制御信号はいずれか一方である。両方のビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂ、ＣＨＧ＿Ｂ＿ＢがＨレベルの場合、電流制御回路５０は非活性化された状態である。

１−２．動作
次に、本実施の形態に係る不揮発性半導体メモリ１０の動作を説明する。以下の説明において、ＯＮセル及びＯＦＦセルに関して次の点が考慮される。

浮遊ゲートを有する不揮発性半導体メモリに特有の問題として、浮遊ゲートからの電子の漏れが挙げられる。それは、書き込み・消去の繰り返しによるゲート絶縁膜の劣化や経年変化により引き起こされる。浮遊ゲートから電子が漏れ出すにつれ、ＯＦＦセルの閾値電圧は徐々に減少する。この場合、読み出し動作において、ＯＦＦセルは弱いセル電流を流し得る。以下の説明において、書き込み状態の「ＯＦＦセル」は、弱いＯＮ状態となったＯＦＦセルも含む。一方、消去状態の「ＯＮセル」に関しては、閾値電圧が徐々に増加する可能性がある。それは、書き込み・消去の繰り返しにより、メモリセルトランジスタの劣化が進むことに起因する。また、書き込み・消去の繰り返しにより、メモリセルトランジスタのゲート絶縁膜に電子がトラップされることも考えられる。このようなことにより、ＯＮセルの閾値電圧は徐々に増加し、ＯＮセルは徐々にセル電流を流さなくなる。

（第１読み出し動作＝通常読み出し）
図６は、通常読み出し動作の一例を示すタイミングチャートである。例として、ビット線ＢＬＴにつながるメモリセルトランジスタＭＣＥＬＬ１が「ＯＮセル」であり、ビット線ＢＬＢにつながるメモリセルトランジスタＭＣＥＬＬ２が「弱いＯＮ状態のＯＦＦセル」である場合を考える。

通常読み出し時、ビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂ、ＣＨＧ＿Ｂ＿Ｂは共にＨレベルである。従って、図５中のＰＭＯＳトランジスタＭＰＶ４、ＭＰＶ５は共にＯＦＦのままである。つまり、電流制御回路５０は非活性化された状態であり、ビット線ＢＬＴ、ＢＬＢを流れる電流を制御しない。

時刻ｔ１からプリチャージ期間が開始する。プリチャージ期間において、ワード線ＷＬの電位はＬレベルであり、プリチャージ制御信号ＰＲＥＣＨＢもＬレベルである。プリチャージ制御信号ＰＲＥＣＨＢがＬレベルの時、プリチャージ回路６０は活性化される。具体的には、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３がＯＮし、プリチャージ回路６０は、相補ビット線ＢＬＴ、ＢＬＢをＨレベルにプリチャージする。

ラッチ型センスアンプ７０において、ゲート端子がビット線ＢＬＴ、ＢＬＢのそれぞれに接続されたＰＭＯＳトランジスタＭＰ５、ＭＰ６はＯＦＦする。一方、ＮＭＯＳトランジスタＭＮ５、ＭＮ６はＯＮする。結果として、ノードＮ５、Ｎ６の電位はＬレベルであり、相補出力ＤＯＵＴ、ＤＯＵＴＢは共にＬレベルである。また、ビット線チャージ回路８０において、ゲート端子がビット線ＢＬＴ、ＢＬＢのそれぞれに接続されたＰＭＯＳトランジスタＭＰ８、ＭＰ７はＯＦＦする。

また、時刻ｔ１において、読み出し制御信号ＲＥＡＤＢがＬレベルになる。これにより、ＰＭＯＳトランジスタＭＰ４はＯＮし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＦＦし、ラッチ型センスアンプ７０が活性化される。また、ＰＭＯＳトランジスタＭＰ９がＯＮし、ビット線チャージ回路８０が活性化される。

時刻ｔ２において、プリチャージ制御信号ＰＲＥＣＨＢがＨレベルに変わり、プリチャージ回路６０は非活性状態（ハイインピーダンス状態）となる。また、時刻ｔ２において、ワード線ＷＬの電位がＨレベルに変わり、サンプリング期間が始まる。サンプリング期間において、メモリセル１１に保持されているデータが相補ビット線ＢＬＴ、ＢＬＢに読み出される。具体的には、プリチャージされた相補ビット線ＢＬＴ、ＢＬＢが、相補データのそれぞれに応じて放電される。

ビット線ＢＬＴ側のメモリセルトランジスタＭＣＥＬＬ１は「ＯＮセル」である。そのＯＮセルは、セル電流Ｉｃｅｌｌ＿ＯＮを流す。そのセル電流Ｉｃｅｌｌ＿ＯＮによる放電により、ビット線ＢＬＴの電位は、Ｈレベル（プリチャージレベル）からＬレベルに徐々に変化していく。一方、ビット線ＢＬＢ側のメモリセルトランジスタＭＣＥＬＬ２は「弱いＯＮ状態のＯＦＦセル」である。そのＯＦＦセルは、弱いセル電流Ｉｃｅｌｌ＿ＯＦＦ（＜Ｉｃｅｌｌ＿ＯＮ）を流す。この場合、ビット線ＢＬＢの電位も、放電により、Ｈレベル（プリチャージレベル）から徐々に減少する。図６で示される例において、ビット線ＢＬＢの電位の減少は、ビット線ＢＬＴの電位の減少より緩やかである。つまり、時刻ｔ２以降、ビット線ＢＬＢには、ビット線ＢＬＴよりも高い電位が現れる。

時刻ｔ３において、一方のビット線ＢＬＴの電位が、レベルＶＴＰに達する。簡単のため、このレベルＶＴＰは、ＰＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８がＯＮするレベルであるとする。従って、時刻ｔ３において、ビット線チャージ回路８０中のＰＭＯＳトランジスタＭＰ８がＯＮし、電源ＶＤＤと他方のビット線ＢＬＢが電気的に接続される。これにより、ＯＦＦセル側のビット線ＢＬＢの電位は、電源電位に上昇する。このように、ビット線チャージ回路８０は、ＯＦＦセル側のビット線ＢＬＢをチャージする役割を果たす。尚、時刻ｔ３での上昇前のビット線ＢＬＢの電位は、ＶＴＰ＋Ｖαであるとする。Ｖαは、放電量の違いによるビット線対ＢＬＴ、ＢＬＢの電位差である。

また、ビット線ＢＬＴの電位がレベルＶＴＰに達することにより、ラッチ型センスアンプ７０中のＰＭＯＳトランジスタＭＰ５がＯＮする。その結果、ノードＮ５が充電され、ラッチ型センスアンプ７０の出力ＤＯＵＴは、ＬレベルからＨレベルに変わる。一方、ＰＭＯＳトランジスタＭＰ６はＯＦＦのままであり、ＮＭＯＳトランジスタＭＮ６はＯＮのままであるため、出力ＤＯＵＴＢはＬレベルのままである。このように、ラッチ型センスアンプ７０は、相補データのそれぞれに応じて放電される相補ビット線ＢＬＴ、ＢＬＢの電位差に基づいて、相補データをセンスする。

その後、時刻ｔ４においてサンプリング期間が終了し、次のプリチャージ期間が始まる。

（第２読み出し動作＝ベリファイ）
図７は、ベリファイ動作の一例を示すタイミングチャートである。図６の場合と同様に、ビット線ＢＬＴ側のメモリセルトランジスタＭＣＥＬＬ１が「ＯＮセル」であり、ビット線ＢＬＢ側のメモリセルトランジスタＭＣＥＬＬ２が「弱いＯＮ状態のＯＦＦセル」である。図６の場合と同様な動作に関する説明は、適宜省略される。通常読み出し動作とベリファイ動作とでは、図５で示された電流制御回路５０の作用が異なる。

ベリファイ動作時、読み出し制御信号ＲＥＡＤＢはＬレベルになる。また、一方のビット線電流制御信号ＣＨＧ＿Ｂ＿ＢはＨレベルであるが、他方のビット線電流制御信号ＣＨＧ＿Ｔ＿ＢはＬレベルに設定される。その結果、電流制御回路５０は活性化される。具体的には、電流制御回路５０中のＰＭＯＳトランジスタＭＰＶ４、ＭＰＶ６がＯＮし、ＯＮセル側のビット線ＢＬＴにつながるカレントミラー回路が活性化される。従って、定電流源ＲＥＦにより流れる定電流ＩＲＥＦが、ＯＮセル側のビット線ＢＬＴにも流れ込む。つまり、電流制御回路５０は、ＯＮセル側のビット線ＢＬＴに定電流ＩＲＥＦを流し込む（図３参照）。

ＯＮセルであるメモリセルトランジスタＭＣＥＬＬ１が流すセル電流Ｉｃｅｌｌ＿ＯＮは、その閾値電圧で決まる一定の量である。従って、時刻ｔ２から始まるサンプリング期間において、ＯＮセル側のビット線ＢＬＴは、セル電流Ｉｃｅｌｌ＿ＯＮから定電流ＩＲＥＦを差し引いた電流“Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ”で放電される。つまり、ビット線ＢＬＴの電位は、通常読み出し時よりも小さい電流“Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ”で放電される。これは、セル電流Ｉｃｅｌｌ＿ＯＮによる放電に抗して、電流制御回路５０がビット線ＢＬＴを充電していることに相当する。従って、ＯＮセル側のビット線ＢＬＴの電位は、通常読み出し時よりも緩やかに減少していく。図７中、点線は通常読み出し時の電位変化を表し、実線がベリファイ時の電位変化を表している。一方、ＯＦＦセル側のビット線ＢＬＢは、図６の場合と同様にセル電流Ｉｃｅｌｌ＿ＯＦＦで放電される。

時刻ｔ３’において、ビット線ＢＬＴの電位が、レベルＶＴＰに達する。この時、ビット線チャージ回路８０中のＰＭＯＳトランジスタＭＰ８がＯＮし、ＯＦＦセル側のビット線ＢＬＢの電位が電源電位に上昇する。また、ラッチ型センスアンプ７０中のＰＭＯＳトランジスタＭＰ５がＯＮし、出力ＤＯＵＴがＬレベルからＨレベルに変わる。時刻ｔ３’は、図６中の時刻ｔ３よりも遅い。時刻ｔ３’での上昇前のビット線ＢＬＢの電位は、ＶＴＰ＋Ｖβである（Ｖβ＜Ｖα）。

１−３．効果
以上に説明されたように、ベリファイ動作時、電流制御回路５０は、ＯＮセルにつながるビット線ＢＬＴに定電流ＩＲＥＦを流し込み、その状態で、ラッチ型センスアンプ７０はセンス動作を行う。この時、ＯＮセル側のビット線ＢＬＴは、通常読み出し時よりも小さい電流“Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ”で放電される。その結果、ＯＮセル側のビット線ＢＬＴの電位は、通常読み出し時よりもベリファイ時に、ＯＦＦセル側のビット線ＢＬＢの電位に近くなる（図７参照）。このことは、ラッチ型センスアンプ７０における判定基準が、通常読み出し時よりもベリファイ時に厳しくなっていることを意味する。従って、信頼度の高いベリファイを実現することが可能となる。

ここで、電流制御回路５０が流し込む定電流ＩＲＥＦは、ＯＮセルのセル電流Ｉｃｅｌｌ＿ＯＮに依存しないことに留意されたい。つまり、ＯＮセル側のビット線ＢＬＴの電位変化は、セル電流に依存しない一定の割合で緩やかになる。言い換えれば、ベリファイ時の判定基準は、セル電流に依存せず、一定の割合で厳しくなる。従って、ベリファイ時の判定基準のばらつきが抑制される。セル電流に応じて判定基準が徒らに厳しくなったり甘くなったりすることが防止されるため、動作速度の低下や信頼性の低下が防止される。

１−４．変形例
上述のベリファイ動作において、電流制御回路５０は、ＯＮセル側のビット線ＢＬＴに定電流ＩＲＥＦを流し込んでいた。その代わりに、電流制御回路５０は、ＯＦＦセル側のビット線ＢＬＢから定電流ＩＲＥＦを吸い込むように構成されてもよい。例えば図５で示された回路において、ＰＭＯＳトランジスタがＮＭＯＳトランジスタに置換され、電位関係が逆転されればよい（例えば、ＶＤＤとＧＮＤが互いに交換され、ＲＥＡＤＢ、ＣＨＧ＿Ｔ＿Ｂ、ＣＨＧ＿Ｂ＿Ｂの逆相信号がそれぞれＭＰＶ６、ＭＰＶ４、ＭＰＶ５に入力される）。

図８は、ベリファイ動作の変形例を示すタイミングチャートである。本変形例においては、ビット線電流制御信号ＣＨＧ＿Ｔ＿ＢはＬレベルに設定され、ビット線電流制御信号ＣＨＧ＿Ｂ＿ＢがＨレベルに設定される。その結果、定電流ＩＲＥＦが、ＯＦＦセル側のビット線ＢＬＢから吸い込まれる。

ＯＦＦセルであるメモリセルトランジスタＭＣＥＬＬ２が流すセル電流Ｉｃｅｌｌ＿ＯＦＦは、その閾値電圧で決まる一定の量である。従って、時刻ｔ２から始まるサンプリング期間において、ＯＦＦセル側のビット線ＢＬＢは、セル電流Ｉｃｅｌｌ＿ＯＦＦに定電流ＩＲＥＦを付け加えた電流“Ｉｃｅｌｌ＿ＯＦＦ＋ＩＲＥＦ”で放電される。つまり、ビット線ＢＬＢの電位は、通常読み出し時よりも大きい電流“Ｉｃｅｌｌ＿ＯＦＦ＋ＩＲＥＦ”で放電される。これは、電流制御回路５０がビット線ＢＬＢの放電に加担していることに相当する。従って、ＯＦＦセル側のビット線ＢＬＢの電位は、通常読み出し時よりも急激に減少していく。図８中、点線は通常読み出し時の電位変化を表し、実線がベリファイ時の電位変化を表している。一方、ＯＮセル側のビット線ＢＬＴは、図６の場合と同様にセル電流Ｉｃｅｌｌ＿ＯＮで放電される。

時刻ｔ３において、ビット線ＢＬＴの電位が、レベルＶＴＰに達する。この時、ビット線チャージ回路８０中のＰＭＯＳトランジスタＭＰ８がＯＮし、ＯＦＦセル側のビット線ＢＬＢの電位が電源電位に上昇する。また、ラッチ型センスアンプ７０中のＰＭＯＳトランジスタＭＰ５がＯＮし、出力ＤＯＵＴがＬレベルからＨレベルに変わる。時刻ｔ３での上昇前のビット線ＢＬＢの電位は、ＶＴＰ＋Ｖγである（Ｖγ＜Ｖα）。

このように、本変形例では、電流制御回路５０は、ＯＦＦセルにつながるビット線ＢＬＢから定電流ＩＲＥＦを引き込み、その状態で、ラッチ型センスアンプ７０はセンス動作を行う。その結果、ＯＦＦセル側のビット線ＢＬＢの電位は、通常読み出し時よりもベリファイ時に、ＯＮセル側のビット線ＢＬＴの電位に近くなる（図８参照）。電流制御回路５０が吸い込む定電流ＩＲＥＦは、ＯＦＦセルのセル電流Ｉｃｅｌｌ＿ＯＦＦに依存しない。従って、上述と同様の効果が得られる。

２．第２の実施の形態
第１の実施の形態で説明されたベリファイ動作（図７、図８参照）は、例えば、データ書き込み動作に続いて実施される（書き込み後ベリファイ）。その場合、図３で示された制御回路２０は、書き込みデータを記憶するラッチ回路等の記憶回路を備える。ベリファイ動作時、制御回路２０は、その書き込みデータに基づいて、ビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂ、ＣＨＧ＿Ｂ＿Ｂを設定する。

例えば書き込みデータが“０”である場合、ビット線ＢＬＢ側のメモリセルトランジスタＭＣＥＬＬ２に対して書き込みが実施される。つまり、メモリセルトランジスタＭＣＥＬＬ２がＯＦＦセルになり、メモリセルトランジスタＭＣＥＬＬ１がＯＮセルになる。従って、ベリファイ動作時、制御回路２０は、ビット線電流制御信号ＣＨＧ＿Ｂ＿ＢをＨレベルに設定し、ビット線電流制御信号ＣＨＧ＿Ｔ＿ＢをＬレベルに設定する（図７参照）。その結果、ＯＮセルにつながるビット線ＢＬＴに、定電流ＩＲＥＦが流れ込む。

制御回路２０は、ラッチ型センスアンプ７０によってセンスされた読み出しデータＤＯＵＴ、ＤＯＵＴＢと書き込みデータとの比較を行う。比較結果がフェイルであった場合、制御回路２０は、再度書き込み動作を指示する。

３．第３の実施の形態
第１の実施の形態で説明されたベリファイ動作（図７、図８参照）は、通常読み出し動作に続いて実施されてもよい（読み出し後ベリファイ）。その場合、図３で示された制御回路２０は、読み出しデータＤＯＵＴ、ＤＯＵＴＢを記憶するラッチ回路等の記憶回路を備える。ベリファイ動作時、制御回路２０は、その読み出しデータＤＯＵＴ、ＤＯＵＴＢに基づいて、ビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂ、ＣＨＧ＿Ｂ＿Ｂを設定する。

まず、上述の通常読み出し動作（図６参照）が実施される。第１の実施の形態で説明された例の場合、通常読み出し動作において、ビット線ＢＬＴの電位はビット線ＢＬＢの電位より低くなる。その結果、読み出しデータＤＯＵＴが“Ｈレベル”となり、読み出しデータＤＯＵＴＢが“Ｌレベル”となる。制御回路２０は、それら読み出しデータＤＯＵＴ、ＤＯＵＴＢを記憶する。

続いて、上述のベリファイ動作（図７参照）が実施される。通常読み出し時の読み出しデータＤＯＵＴ、ＤＯＵＴＢから、ビット線ＢＬＴにつながるメモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、ビット線ＢＬＢにつながるメモリセルトランジスタＭＣＥＬＬ２がＯＦＦセルであることがわかる。従って、制御回路２０は、一方のビット線電流制御信号ＣＨＧ＿Ｂ＿ＢをＨレベルに設定し、他方のビット線電流制御信号ＣＨＧ＿Ｔ＿ＢをＬレベルに設定する。その結果、通常読み出し動作時に低い電位が現れたビット線ＢＬＴに、定電流ＩＲＥＦが流れ込む。

制御回路２０は、通常読み出し時の読み出しデータＤＯＵＴ、ＤＯＵＴＢと、読み出し後ベリファイ時の読み出しデータＤＯＵＴ、ＤＯＵＴＢとの比較を行う。両者が一致しない場合、それはメモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２に何らかの異常が発生していることを意味する。そのような場合を、以下に詳しく説明する。

図９は、読み出し後ベリファイ時に異常が検出される場合の一例を示している。図６や図７で示された例と重複する説明は適宜省略される。通常読み出し動作時、ＯＮセルにつながるビット線ＢＬＴは、セル電流Ｉｃｅｌｌ＿ＯＮで放電される。一方、ＯＦＦセルにつながるビット線ＢＬＢは、セル電流Ｉｃｅｌｌ＿ＯＦＦで放電される。

上述の通り、書き込み・消去の繰り返しによるメモリセルトランジスタやゲート絶縁膜の劣化により、ＯＦＦセルは徐々に電流を流すようになり、ＯＮセルは徐々にセル電流を流さなくなる。つまり、メモリセル１１の劣化により、ＯＮセル電流Ｉｃｅｌｌ＿ＯＮとＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦの差は小さくなる。特に近年、不揮発性半導体メモリにおいて、動作電圧を低減し、消費電力を削減することが要求されている。動作電圧が低くなると、セル電流Ｉｃｅｌｌ＿ＯＮ、Ｉｃｅｌｌ＿ＯＦＦの大きさ自体が小さくなる。従って、ＯＮセル電流Ｉｃｅｌｌ＿ＯＮとＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦとの差は、極めて小さくなる可能性がある。

図９中、通常読み出し時のＯＮセル電流Ｉｃｅｌｌ＿ＯＮは、ＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦよりも辛うじて大きいとする。結果として、図６の場合と同様に、時刻ｔ３においてビット線ＢＬＴの電位が先にレベルＶＴＰに達する。そして、読み出しデータＤＯＵＴがＨレベルとなり、読み出しデータＤＯＵＴＢがＬレベルとなる。

しかしながら、図９で示された例の場合、読み出し後ベリファイ時の電流の大小関係が逆転する。つまり、ビット線ＢＬＴを放電する電流“Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ”は、ビット線ＢＬＢを放電するＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦよりも小さくなる。結果として、ＯＦＦセルにつながるビット線ＢＬＢの電位変化量の方が、ＯＮセルにつながるビット線ＢＬＴの電位変化量よりも大きくなる。この場合、時刻ｔ３より後の時刻ｔ５において、ビット線ＢＬＢの電位が先にレベルＶＴＰに達し、ビット線ＢＬＴの電位が電源電位に上昇する。そして、読み出しデータＤＯＵＴがＬレベルとなり、読み出しデータＤＯＵＴＢがＨレベルとなる。

このように、「Ｉｃｅｌｌ＿ＯＮ＞Ｉｃｅｌｌ＿ＯＦＦ＞Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ」という関係になった場合、通常読み出し時と読み出し後ベリファイ時とで、読み出しデータＤＯＵＴ、ＤＯＵＴＢが互いに一致しなくなる。つまり、ベリファイ結果がＮＧとなる。これにより、メモリセル１１に異常が発生していることを検知することが可能となる。逆に、ベリファイ結果がＯＫであれば（図７参照）、「Ｉｃｅｌｌ＿ＯＮ＞Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ＞Ｉｃｅｌｌ＿ＯＦＦ」という関係が満たされていることが確認される。これは、「ＯＮセル電流Ｉｃｅｌｌ＿ＯＮがＩＲＥＦ分劣化したとしても、通常読み出しは正常に行われる」ことを意味している。すなわち、通常読み出しの結果が正しいことを高精度に保障している。

図１０は、読み出し後ベリファイ時に異常が検出される場合の他の例を示している。図１０の例では、ＯＮセル電流Ｉｃｅｌｌ＿ＯＮやＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦが共に極めて小さくなっている。通常読み出し時、ビット線ＢＬＴの電位は、サンプリング期間内（ｔ２〜ｔ４）に辛うじてレベルＶＴＰに達する。そして、読み出しデータＤＯＵＴがＨレベルとなり、読み出しデータＤＯＵＴＢがＬレベルとなる。

しかしながら、読み出し後ベリファイ時、ビット線ＢＬＴを放電する電流“Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ”は小さくなり過ぎる。その結果、ビット線ＢＬＴの電位は、サンプリング期間内にレベルＶＴＰに達しない。よって、読み出しデータＤＯＵＴはＬレベルのままとなる。ビット線ＢＬＢの電位もサンプリング期間内にレベルＶＴＰに達しない場合、読み出しデータＤＯＵＴＢもＬレベルのままとなる。従って、通常読み出し時と読み出し後ベリファイ時とで、読み出しデータＤＯＵＴ、ＤＯＵＴＢが互いに一致しなくなる。つまり、ベリファイ結果がＮＧとなる。ビット線ＢＬＢの電位がレベルＶＴＰに達したとしても、読み出しデータＤＯＵＴがＬレベルである以上、ベリファイ結果はＮＧとなる。

以上に説明されたように、読み出し後ベリファイを行なうことにより、メモリセル１１の異常を検出することが可能となる（図９、図１０参照）。逆に言えば、読み出し後ベリファイの結果がＯＫであれば（図７参照）、メモリセル１１が正常であることが確認される。また、読み出し後ベリファイの結果がＯＫであることは、「ＯＮセル電流Ｉｃｅｌｌ＿ＯＮがＩＲＥＦ分劣化したとしても、読み出し動作が正常に行われる」ことを意味している。すなわち、本実施の形態に係る読み出し後ベリファイは、メモリセル１１の劣化を想定したベリファイであると言える。本実施の形態によれば、メモリセル１１が劣化した後でも通常読み出し動作が正常に行われるか否かをテストすることが可能となる。

本実施の形態により、例えばメモリの自己診断テストを行うことが可能となる。例として、本実施の形態に係る不揮発性半導体メモリが自動車に搭載される場合を考える。その場合、自動車のエンジンの起動時にだけ、読み出し後ベリファイが実施される。当該読み出し後ベリファイの結果がエラーだった場合には、ワーニングが出力される。ワーニングが出力された場合には、修理工場に点検を依頼することができる。本実施の形態は、特に高信頼性が要求される分野に有効である。

４．第４の実施の形態
第３の実施の形態で説明された読み出し後ベリファイを応用して、ＯＮセル電流Ｉｃｅｌｌ＿ＯＮとＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦとの差（以下、「セル電流差」と参照される）を検出することができる。セル電流差を検出するモードは、以下「ＩＯＮＣＨＫモード」と参照される。ＩＯＮＣＨＫモードでは、読み出し後ベリファイの結果がＯＫとなる場合とＮＧとなる場合の“境界”が探索される。

図１１は、ＩＯＮＣＨＫモードを示すフローチャートである。まず、定電流ＩＲＥＦが初期値に設定される（ステップＳ１）。例えば、初期値は０である。次に、通常読み出しが実行され（ステップＳ２）、続いてベリファイ読み出しが実行される（ステップＳ３）。次に、ステップＳ２とステップＳ３での読み出しデータ（ＤＯＵＴ，ＤＯＵＴＢ）が比較される（ステップＳ４）。読み出しデータが一致していれば（ステップＳ４；Ｎｏ）、定電流ＩＲＥＦが増加させられる（ステップＳ５）。その後、ステップＳ２〜Ｓ４が再度実行される。

例えば既出の図７において、「Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ≧Ｉｃｅｌｌ＿ＯＦＦ」の関係が満たされている。従って、ベリファイ時にもビット線ＢＬＴの電位の方が速く減少し、読み出しデータＤＯＵＴがＨレベルとなる。これは、通常読み出し時の読み出しデータ（図６参照）と一致し、ベリファイの結果はＯＫとなる。ＩＲＥＦの値が徐々に増加していくと、ある時点で、“Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ”は、“Ｉｃｅｌｌ＿ＯＦＦ”より小さくなる。その場合、ビット線ＢＬＢの電位の方が速く減少し、読み出しデータＤＯＵＴＢがＨレベルとなる（図９参照）。つまり、読み出しデータが反転し、ベリファイ結果はＮＧとなる（ステップＳ４；Ｙｅｓ）。

読み出しデータが反転した時点で、「Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ≒Ｉｃｅｌｌ＿ＯＦＦ」である。言い換えれば、「ＩＲＥＦ≒Ｉｃｅｌｌ＿ＯＮ−Ｉｃｅｌｌ＿ＯＦＦ」である。すなわち、読み出しデータが反転した時点の定電流ＩＲＥＦが、セル電流差Ｉｃｅｌｌ＿ＯＮ−Ｉｃｅｌｌ＿ＯＦＦの指標となる（ステップＳ６）。このように、読み出しデータが反転するまでステップＳ２〜Ｓ５を繰り返すことにより、ＯＮセルとＯＦＦセルとの間のセル電流差を検出することが可能となる。尚、本実施の形態において、電流制御回路５０は、定電流ＩＲＥＦを可変に設定することができるように構成される。

５．第５の実施の形態
第３及び第４の実施の形態で述べられたように、読み出し後ベリファイの結果がＯＫであることは、「セル電流差Ｉｃｅｌｌ＿ＯＮ−Ｉｃｅｌｌ＿ＯＦＦがＩＲＥＦ分減少したとしても、読み出し動作が正常に行われる」ことを意味する。つまり、読み出し後ベリファイは、メモリセル１１の劣化を想定したベリファイであると言える。

セル電流差の劣化を想定した定電流ＩＲＥＦは、適正な値に設定されることが望ましい。その理由は次の通りである。定電流ＩＲＥＦが必要以上に大きくなると、セル電流差が十分であっても、読み出し後ベリファイ時に不良品と判定されてしまう。その場合、歩留まりがいたずらに低下してしまう。逆に、定電流ＩＲＥＦが小さすぎると、セル電流差がほとんど無い回路が良品と判定されてしまう。その場合、出荷後にその回路が誤動作する危険性がある。

第５の実施の形態では、セル電流差の劣化を想定して、定電流ＩＲＥＦを適正値に設定するための方法が提供される。そのために、セル電流差の劣化そのものが測定される。セル電流差の測定には、第４の実施の形態で説明されたＩＯＮＣＨＫモードが利用される。

図１２は、定電流ＩＲＥＦの適正値を決定するための手法を示すフローチャートである。まず、あるサンプルが用意される。そして、そのサンプルに関して、ＩＯＮＣＨＫモードを利用することによりセル電流差が検出される（ステップＳ１０）。この段階で検出されるセル電流差はＤＩＦ１であるとする。次に、加速試験が実施される（ステップＳ２０）。例えば、当該サンプルが所定の期間だけ高温環境にさらされる。その後、当該サンプルに関して、ＩＯＮＣＨＫモードによりセル電流差が再度検出される（ステップＳ３０）。この劣化後の段階で検出されるセル電流差はＤＩＦ２であるとする。

劣化後のセル電流差ＤＩＦ２は、最初のセル電流差ＤＩＦ１より小さくなっているはずである。つまり、これらの差分ＤＩＦ１−ＤＩＦ２が、セル電流差の劣化に相当する。従って、その差分ＤＩＦ１−ＤＩＦ２が、定電流ＩＲＥＦの適正値として決定される（ステップＳ４０）。決定されたＩＲＥＦを採用することにより、セル電流差の劣化を想定した読み出し後ベリファイを、必要且つ十分に実施することが可能となる。

６．第６の実施の形態
上述の第４及び第５の実施の形態では、ＩＯＮＣＨＫモードが実施された。そのＩＯＮＣＨＫモードでは、通常読み出し時とベリファイ時とで読み出しデータ（ＤＯＵＴ，ＤＯＵＴＢ）が反転する状況が探索される。しかしながら、メモリセルトランジスタの状態によっては、読み出しデータが反転しない場合が考えられる。

図１３は、そのような場合の一例を説明するためのタイミングチャートである。図１３で示される例において、ビット線ＢＬＢには「完全なＯＦＦセル」が接続されているとする。完全なＯＦＦセルの場合、ＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦは完全にゼロである。すなわち、サンプリング期間（時刻ｔ２〜ｔ４）において、電流経路が存在せず、ビット線ＢＬＢはハイインピーダンス状態となる。従って、ビット線ＢＬＢの電位はプリチャージレベルのまま維持される。ビット線ＢＬＢが放電されない以上、読み出しデータＤＯＵＴＢはＨレベルとなり得ない。すなわち、読み出しデータの反転が起こり得ない。

ビット線ＢＬＴは、通常読み出し時にはＯＮセル電流Ｉｃｅｌｌ＿ＯＮで放電され、ベリファイ時には電流Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦで放電される。ＩＲＥＦが大きくなるにつれ、ビット線ＢＬＴの電位減少は緩やかになる。サンプリング期間（ｔ２〜ｔ４）内に読み出しデータＤＯＵＴがＨレベルとならないと、読み出しデータは不定となる。サンプリング期間を更に長くすることも考えられる。しかしながら、図１４に示されるように、定電流ＩＲＥＦがＯＮセル電流ＩＣＥＬＬ＿ＯＮ以上になると（ＩＲＥＦ≧Ｉｃｅｌｌ＿ＯＮ）、ビット線ＢＬＴの電位はもはや下がらない。つまり、サンプリング期間が無限大であっても、読み出しデータは不定となる。読み出しデータが不定の場合、セル電流差を求めることはできない。

第６の実施の形態では、このような問題を解決することができる電流制御回路が提案される。本実施の形態において、電流制御回路は、ＯＦＦセルにつながるビット線ＢＬＢから定電流を吸い込むことによって、そのビット線ＢＬＢをディスチャージする。あるいは、電流制御回路は、ＯＮセルにつながるビット線ＢＬＴに定電流を流し込むことによりビット線ＢＬＴをチャージする一方、ＯＦＦセルにつながるビット線ＢＬＢから定電流を吸い込むことによりビット線ＢＬＢをディスチャージする。

図１５は、本実施の形態に係る電流制御回路５０’の一例を示す回路図である。電流制御回路５０’は、図５で示された構成に加えて、ＰＭＯＳトランジスタＭＰＶ７、ＮＭＯＳトランジスタＭＮＶ１〜ＭＮＶ６、及びインバータＩＮＶを備えている。

ＰＭＯＳトランジスタＭＰＶ７のゲート端子はノードＶＲＥＦに接続されている。従って、ＰＭＯＳトランジスタＭＰＶ１とＭＰＶ７はカレントミラー回路を構成する。ＰＭＯＳトランジスタＭＰＶ７のソース端子は電源ＶＤＤに接続されており、そのドレイン端子はノードＮ１に接続されている。

ＮＭＯＳトランジスタＭＮＶ１、ＭＮＶ４は、ノードＮ１とグランドとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮＶ１のゲート端子及びドレイン端子はノードＮ１に接続されており、そのソース端子はＮＭＯＳトランジスタＭＮＶ４のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮＶ４のソース端子はグランドに接続されており、そのゲート端子はノードＮ２に接続されている。ノードＮ２には、インバータＩＮＶを通して読み出し制御信号ＲＥＡＤＢが印加される。

ＮＭＯＳトランジスタＭＮＶ２、ＭＮＶ５は、ビット線ＢＬＢとグランドとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮＶ２のゲート端子はノードＮ１に接続されている。従って、ＮＭＯＳトランジスタＭＮＶ２とＭＮＶ１はカレントミラー回路を構成する。同様に、ＮＭＯＳトランジスタＭＮＶ３、ＭＮＶ６は、ビット線ＢＬＴとグランドとの間に直列に接続されている。ＮＭＯＳトランジスタＭＮＶ３のゲート端子はノードＮ１に接続されている。従って、ＮＭＯＳトランジスタＭＮＶ３とＭＮＶ１はカレントミラー回路を構成する。ＮＭＯＳトランジスタＭＮＶ５、ＭＮＶ６のゲート端子はノードＮ２に接続されている。

図１５で示される電流制御回路５０’の動作を説明する。定電流源ＲＥＦは、定電流ＩＲＥＦを流すとする。ＰＭＯＳトランジスタＭＰＶ１とＰＭＯＳトランジスタＭＰＶ２、ＭＰＶ３、ＭＰＶ７の各々とのミラー比は１：１であるとする。また、ＮＭＯＳトランジスタＭＮＶ１とＮＭＯＳトランジスタＭＮＶ２、ＭＮＶ３の各々とのミラー比は２：１であるとする。ベリファイ動作時、ビット線電流制御信号ＣＨＧ＿Ｔ＿Ｂ、ＣＨＧ＿Ｂ＿Ｂは、それぞれＬレベル、Ｈレベルであるとする。読み出し制御信号ＲＥＡＤＢはＬレベルである。

この時、カレントミラー回路により、ビット線ＢＬＴに電流ＩＲＥＦが流れ込む。これは、ビット線ＢＬＴが電流ＩＲＥＦでチャージされることに相当する。また、カレントミラー回路により、ノードＮ１にも電流ＩＲＥＦが流れる。更に、カレントミラー回路により、ビット線ＢＬＢからグランドに、電流ＩＲＥＦ／２が吸い込まれる。これは、ビット線ＢＬＢが電流ＩＲＥＦ／２でディスチャージされることに相当する。更に、カレントミラー回路により、ビット線ＢＬＴからグランドに、電流ＩＲＥＦ／２が吸い込まれる。これは、ビット線ＢＬＴが電流ＩＲＥＦ／２でディスチャージされることに相当する。まとめると、ＯＮセルにつながるビット線ＢＬＴには定電流ＩＲＥＦ／２が流れ込み、ＯＦＦセルにつながるビット線ＢＬＢから定電流ＩＲＥＦ／２が吸い込まれる。

結果として、ベリファイ動作時、ＯＮセル側のビット線ＢＬＴは、電流“Ｉｃｅｌｌ＿ＯＮ−ＩＲＥＦ／２”で放電される。一方、ＯＦＦセル側のビット線ＢＬＢは、電流“Ｉｃｅｌｌ＿ＯＦＦ＋ＩＲＥＦ／２”で放電される。

通常読み出しと比較して電流差がＩＲＥＦだけ減少していることは、既出の実施の形態と同じである。但し、本実施の形態では、ＯＦＦセル電流Ｉｃｅｌｌ＿ＯＦＦがゼロであっても、ビット線ＢＬＢは放電される。すなわち、ビット線ＢＬＢに完全なＯＦＦセルがつながっていても、ビット線ＢＬＢの電位は減少していく。従って、定電流ＩＲＥＦを増加させれば、読み出しデータ（ＤＯＵＴ，ＤＯＵＴＢ）は必ず反転する。図１３、図１４を用いて説明された問題点は解消される。

尚、図１５で示された電流制御回路５０’は、第１〜第５の実施の形態のいずれにも適用可能である。電流制御回路５０’を用いても同じ作用、効果が得られる。また、ミラー比は上記例に限られない。また、チャージ用の定電流源とディスチャージ用の定電流源が別々に設けられてもよい。

図１は、従来のＵＶ−ＥＰＲＯＭの構成を示す回路図である。 図２は、読み出し時とベリファイ時のＩＶ特性を示すグラフである。 図３は、本発明の第１の実施の形態に係る不揮発性半導体メモリの構成を示すブロック図である。 図４は、第１の実施の形態に係る読み出し回路の構成を示す回路図である。 図５は、第１の実施の形態に係る電流制御回路の構成を示す回路図である。 図６は、通常読み出し動作の一例を示すタイミングチャートである。 図７は、ベリファイ動作の一例を示すタイミングチャートである。 図８は、ベリファイ動作の変形例を示すタイミングチャートである。 図９は、読み出し後ベリファイにおいて異常が検出される場合の一例を示すタイミングチャートである。 図１０は、読み出し後ベリファイにおいて異常が検出される場合の他の例を示すタイミングチャートである。 図１１は、第４の実施の形態に係る不揮発性半導体メモリのテスト方法を示すフローチャートである。 図１２は、第５の実施の形態に係る不揮発性半導体メモリのテスト方法を示すフローチャートである。 図１３は、完全なＯＦＦセルの場合の読み出し後ベリファイの一例を示すタイミングチャートである。 図１４は、完全なＯＦＦセルの場合の読み出し後ベリファイの他の例を示すタイミングチャートである。 図１５は、第６の実施の形態に係る電流制御回路の構成を示す回路図である。

符号の説明

１０ 不揮発性半導体メモリ
１１ メモリセル
２０ 制御回路
３０ デコーダ
４０ 読み出し回路
５０、５０’ 電流制御回路
６０ プリチャージ回路
７０ ラッチ型センスアンプ
８０ ビット線チャージ回路
ＡＤＤ ワード線制御信号
ＰＲＥＣＨＢ プリチャージ制御信号
ＲＥＡＤＢ 読み出し制御信号
ＣＨＧ＿Ｔ＿Ｂ，ＣＨＧ＿Ｂ＿Ｂ ビット線電流制御信号

Claims (15)

1. 相補データを記憶する不揮発性メモリセルと、
   前記不揮発性メモリセルに接続された相補ビット線と、
   前記相補ビット線を所定の電位にプリチャージするプリチャージ回路と、
   前記所定の電位に充電された後に前記相補データのそれぞれに応じて放電される前記相補ビット線の電位差に基づいて、前記相補データをセンスするラッチ型センスアンプと、
   前記相補ビット線に所定の電流を流す電流制御回路と
   を備え、
   第１読み出し動作時、前記電流制御回路が前記相補ビット線のいずれにも前記所定の電流を流さない状態で、前記ラッチ型センスアンプはセンス動作を行い、
   第２読み出し動作時、前記電流制御回路が前記相補ビット線の少なくとも一方に前記所定の電流を流した状態で、前記ラッチ型センスアンプはセンス動作を行う
   不揮発性半導体メモリ。
2. 請求項１に記載の不揮発性半導体メモリであって、
   前記不揮発性メモリセルは、
   前記相補データの一方を記憶する第１メモリセルトランジスタと、
   前記相補データの他方を記憶するように書き込みが行われた第２メモリセルトランジスタと
   を有し、
   前記第２読み出し動作時、前記電流制御回路は、前記相補ビット線のうち前記第１メモリセルトランジスタにつながるビット線に前記所定の電流を流し込む
   不揮発性半導体メモリ。
3. 請求項１に記載の不揮発性半導体メモリであって、
   前記不揮発性メモリセルは、
   前記相補データの一方を記憶する第１メモリセルトランジスタと、
   前記相補データの他方を記憶するように書き込みが行われた第２メモリセルトランジスタと
   を有し、
   前記第２読み出し動作時、前記電流制御回路は、前記相補ビット線のうち前記第２メモリセルトランジスタにつながるビット線から前記所定の電流を吸い込む
   不揮発性半導体メモリ。
4. 請求項１に記載の不揮発性半導体メモリであって、
   前記第２読み出し動作は、前記第１読み出し動作に続いて実施され、
   前記第２読み出し動作時、前記電流制御回路は、前記第１読み出し動作における読み出し結果に応じて、前記相補ビット線の少なくとも一方に前記所定の電流を流す
   不揮発性半導体メモリ。
5. 請求項４に記載の不揮発性半導体メモリであって、
   前記第２読み出し動作時、前記電流制御回路は、前記相補ビット線のうち前記第１読み出し動作においてより低い電位が現れた方に、前記所定の電流を流し込む
   不揮発性半導体メモリ。
6. 請求項４に記載の不揮発性半導体メモリであって、
   前記第２読み出し動作時、前記電流制御回路は、前記相補ビット線のうち前記第１読み出し動作においてより高い電位が現れた方から、前記所定の電流を吸い込む
   不揮発性半導体メモリ。
7. 請求項１乃至６のいずれかに記載の不揮発性半導体メモリであって、
   前記電流制御回路は、
   前記所定の電流に応じた電流を発生させる電流源と、
   前記相補ビット線の一方と前記電流源につながる第１カレントミラー回路と、
   前記相補ビット線の他方と前記電流源につながる第２カレントミラー回路と
   を有し、
   前記第１読み出し動作時、前記第１カレントミラー回路と前記第２カレントミラー回路の両方は非活性化され、
   前記第２読み出し動作時、前記第１カレントミラー回路と前記第２カレントミラー回路のいずれかが活性化される
   不揮発性半導体メモリ。
8. 請求項４に記載の不揮発性半導体メモリであって、
   前記第２読み出し動作時、前記電流制御回路は、前記相補ビット線のうち前記第１読み出し動作においてより低い電位が現れた方に前記所定の電流を流し込み、前記相補ビット線のうち前記第１読み出し動作においてより高い電位が現れた方から前記所定の電流を吸い込む
   不揮発性半導体メモリ。
9. 請求項１乃至８のいずれかに記載の不揮発性半導体メモリであって、
   前記ラッチ型センスアンプは、
   前記相補データが出力される相補出力端子と、
   前記相補出力端子のそれぞれに接続された第１ノード及び第２ノードと、
   前記第１ノードと電源との間に介在する第１ＰＭＯＳトランジスタと、
   前記第１ノードとグランドとの間に介在する第１ＮＭＯＳトランジスタと、
   前記第２ノードと前記電源との間に介在する第２ＰＭＯＳトランジスタと、
   前記第２ノードと前記グランドとの間に介在する第２ＮＭＯＳトランジスタと
   を有し、
   前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタのゲート端子は、前記相補ビット線の一方に共通に接続され、
   前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタのゲート端子は、前記相補ビット線の他方に共通に接続された
   不揮発性半導体メモリ。
10. 不揮発性半導体メモリのテスト方法であって、
    前記不揮発性半導体メモリは、
    相補データを記憶する不揮発性メモリセルと、
    前記不揮発性メモリセルに接続された相補ビット線と、
    前記相補ビット線を所定の電位にプリチャージするプリチャージ回路と、
    前記所定の電位に充電された後に前記相補データのそれぞれに応じて放電される前記相補ビット線の電位差に基づいて、前記相補データをセンスするラッチ型センスアンプと、
    を備え、
    前記テスト方法は、
    （Ａ）前記ラッチ型センスアンプのセンス動作により、前記相補データを読み出すステップと、
    （Ｂ）前記相補ビット線の少なくとも一方に所定の電流を流した状態での前記ラッチ型センスアンプのセンス動作により、前記相補データを読み出すステップと、
    （Ｃ）前記（Ａ）ステップにおける読み出し結果と前記（Ｂ）ステップにおける読み出し結果を比較するステップと
    を有する
    テスト方法。
11. 請求項１０に記載のテスト方法であって、
    前記（Ｂ）ステップにおいて、前記相補ビット線のうち前記（Ａ）ステップにおいてより低い電位が現れた方に、前記所定の電流が流し込まれる
    テスト方法。
12. 請求項１０に記載のテスト方法であって、
    前記（Ｂ）ステップにおいて、前記相補ビット線のうち前記（Ａ）ステップにおいてより高い電位が現れた方から、前記所定の電流が吸い込まれる
    テスト方法。
13. 請求項１０に記載のテスト方法であって、
    前記（Ｂ）ステップにおいて、前記相補ビット線のうち前記（Ａ）ステップにおいてより低い電位が現れた方に前記所定の電流が流し込まれ、前記相補ビット線のうち前記（Ａ）ステップにおいてより高い電位が現れた方から前記所定の電流が吸い込まれる
    テスト方法。
14. 請求項１０乃至１３のいずれかに記載のテスト方法であって、
    更に、
    （Ｄ）前記（Ａ）ステップにおける読み出し結果と前記（Ｂ）ステップにおける読み出し結果が一致する場合、前記所定の電流を増加させた後、前記（Ａ）〜（Ｃ）ステップを再度実行するステップと、
    （Ｅ）前記（Ａ）ステップにおける読み出し結果と前記（Ｂ）ステップにおける読み出し結果が反転するまで、前記（Ｄ）ステップを繰り返すステップと
    を有する
    テスト方法。
15. 請求項１４に記載のテスト方法であって、
    （ａ）前記（Ａ）〜（Ｅ）ステップを実行することにより、前記読み出し結果が反転する時の前記所定の電流の値を第１電流値として求めるステップと、
    （ｂ）前記不揮発性半導体メモリの加速試験を実行するステップと、
    （ｃ）前記（ｂ）ステップの後、前記（Ａ）〜（Ｅ）ステップを実行することにより、前記読み出し結果が反転する時の前記所定の電流の値を第２電流値として求めるステップと、
    （ｄ）前記第１電流値と前記第２電流値との差を、前記不揮発性半導体メモリに関する前記所定の電流の大きさとして決定するステップと
    を有する
    テスト方法。

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