JP2001319480A

JP2001319480A - メモリ回路

Info

Publication number: JP2001319480A
Application number: JP2000139304A
Authority: JP
Inventors: Kiyotada Funane; 聖忠舟根; Kazutomo Ogura; 和智小倉; Fumihiro Boute; 郁宏棒手; Noriyoshi Watabe; 憲佳渡部; Yuji Kawano; 祐司川野
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2000-05-12
Filing date: 2000-05-12
Publication date: 2001-11-16

Abstract

(57)【要約】【課題】センスアンプ回路に直接出力バッファを接続
して、センスアンプ回路を出力データラッチとして利用
し、データ読出し時以外にもセンスアンプ回路を動作状
態とするような制御を行なう方式のメモリ回路におい
て、センスアンプ回路が不確定な電位のまま増幅動作す
ることによって不要な貫通電流が流れるのを防止できる
ようにする。【解決手段】メモリアレイ内の互いに対をなすビット
線（ＢＬ，／ＢＬ）の電位を増幅するセンスアンプ回路
（ＳＡ）の一対の入出力ノードのいずれか一方に、意図
的に容量（Ｃｓ）もしくは抵抗（Ｒｓ）を接続して、セ
ンスアンプ回路の一対の入出力ノードの時定数をアンバ
ランスにさせるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ回路におけ
る読出しデータ増幅用のセンスアンプ回路の不定状態回
避技術に関し、例えばマイクロコンピュータのキャッシ
ュメモリに用いられるセンスアンプ回路に利用して有効
な技術に関する。

【０００２】

【従来の技術】従来、スタティック型ＲＡＭのような半
導体メモリにおいては、ワード線を立ち上げてメモリセ
ルを選択することによって一対のビット線（ビット線
対）に読み出された微小電位差を増幅する回路として、
一対のインバータの入出力ノードを交差結合してなるフ
リップフロップ型のセンスアンプ回路が用いられてい
る。ところで、汎用メモリにおけるデータの読出し系
は、例えば図６に示すように、ビット線ＢＬ，／ＢＬに
接続された上記のようなセンスアンプ回路ＳＡでビット
線対の微小電位差を増幅し、アドレス信号に基づいて選
択的に導通状態にされたカラムスイッチＣ−ＳＷを介し
てコモンデータ線ＣＤＬ，／ＣＤＬに伝達してメインア
ンプ回路ＭＡで増幅し、データラッチＤＬＴでラッチし
てから出力バッファＯＢＦにより出力する方式が一般的
である。

【０００３】しかしながら、上記のようなセンスアンプ
回路とメインアンプ回路とによる２段増幅の読出し方式
にあっては、回路段数が２段であることとコモンデータ
線に存在する配線抵抗や寄生容量によって読出し速度が
遅くなるという問題がある。

【０００４】一方、マイクロコンピュータに内蔵される
キャッシュメモリのような内部メモリ回路においては、
読出し信号がチップ外部に出力されず、内部バスを介し
てＣＰＵ等に出力される。そこで、例えば図７に示すよ
うに、センスアンプ回路ＳＡを、カラムスイッチＣ−Ｓ
Ｗを介してメモリセルアレイの対をなすビット線ＢＬ，
／ＢＬに接続し、センスアンプ回路ＳＡの入出力ノード
ｎ１，ｎ２に直接出力バッファＯＢＦ１，ＯＢＦ２の入
力端子を接続して、センスアンプ回路ＳＡを出力データ
ラッチとして利用して読出し信号をバス等に出力するこ
とで高速の読出しを可能にする方式が考えられる。

【０００５】さらに、図７に示すようなメモリ回路にお
いては、図８に示すように、読出し時にはカラムスイッ
チをオンさせてビット線のプリチャージを行なった後
に、ワード線ＷＬを立ち上げビット線対に微小な電位差
がついた時点でカラムスイッチをオフしてセンスアンプ
回路を動作させる一方、ライトパスＷＰ，／ＷＰよりデ
ータの書込みを行なうデータ書込み時には、カラムスイ
ッチＣ−ＳＷをオフ状態としたまま、センスアンプ回路
ＳＡを動作状態にして前回読み出したデータを保持させ
ておくように制御する方式がある。この方式は、ライト
データの変化を受けて出力回路が動作するのを防ぎ、消
費電力を低減できるという利点がある。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ようにデータ読出し時以外にもセンスアンプ回路を動作
状態にさせておく方式にあっては、電源投入から最初に
メモリセルのデータ読出しを行なうまでの間、コモンデ
ータ線対が不定状態であるためセンスアンプ回路が入出
力ノードｎ１，ｎ２の不確定な電位を増幅することとな
る。そのため、センスアンプ回路が電源電圧Ｖｃｃと接
地電位との中間の電位を出力し、それによってセンスア
ンプ回路自身およびＣＭＯＳインバータなどからなる次
段の出力バッファＯＢＦ１，ＯＢＦ２にずっと貫通電流
が流れ続ける状態が発生するおそれがあることが明らか
となった。

【０００７】この発明の目的は、センスアンプ回路に直
接出力バッファを接続して、センスアンプ回路を出力デ
ータラッチとして利用し、データ読出し時以外にもセン
スアンプ回路を動作状態とするような制御を行なう方式
のメモリ回路において、センスアンプ回路が不確定な電
位のまま増幅動作することによって不要な貫通電流が流
れるのを防止できるようにすることにある。

【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１０】すなわち、メモリアレイ内の互いに対をな
すビット線の電位を増幅するセンスアンプ回路の一対の
入出力ノードのいずれか一方に、意図的に容量もしくは
抵抗を接続して、センスアンプ回路の一対の入出力ノー
ドの時定数をアンバランスにさせるようにしたものであ
る。

【００１１】上記した手段によれば、センスアンプ回路
の一対の入出力ノードの時定数がアンバランスにされて
いることにより、センスアンプ回路が動作状態にされる
とセンスアンプ回路の出力は必ず電源電圧Ｖｃｃまたは
接地電位に引き込まれて安定し、出力が電源電圧Ｖｃｃ
と接地電位との中間の電位となって不要な貫通電流が流
れるのを防止できる。

【００１２】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１３】図１は本発明をスタティック型ＲＡＭに適
用した場合の要部の一実施例を示す概略構成図である。

【００１４】図１において、１０は、一対のインバータ
の入出力ノードを交差結合してなるフリップフロップと
該フリップフロップの入出力ノードとビット線ＢＬ，／
ＢＬとの間に接続された選択用ＭＯＳＦＥＴとからなる
メモリセルで、かかるメモリセルがマトリックス状に配
置され同一行のメモリセルの選択用ＭＯＳＦＥＴのゲー
ト端子がそれぞれ共通のワード線ＷＬに接続されるとと
もに、同一列のメモリセルの入出力ノードがそれぞれ共
通のビット線ＢＬ，／ＢＬに接続されてメモリアレイが
構成されている。ビット線ＢＬ，／ＢＬには、読出し前
にＶｃｃのような所定の電位にプリチャージするための
プリチャージ回路１１と、カラムスイッチＣ−ＳＷが接
続されている。

【００１５】１２は入力されたＸ系のアドレス信号をデ
コードして上記メモリアレイ内の対応するワード線を選
択するＸアドレスデコーダで、この実施例ではワード線
を選択レベルに駆動するワードドライバを含んでいる。
また、１３は入力されたＹ系のアドレス信号をデコード
して上記ビット線ＢＬ，／ＢＬ上のカラムスイッチＣ−
ＳＷを選択的にオンさせるための信号を発生するＹアド
レスデコーダ、ＳＡはカラムスイッチＣ−ＳＷを介して
一対のビット線ＢＬ，／ＢＬに接続され当該ビット線対
の電位差を増幅するセンスアンプ回路である。

【００１６】この実施例においては、上記センスアンプ
回路ＳＡの入出力ノードｎ１，ｎ２に直接出力バッファ
ＯＢＦ１，ＯＢＦ２の入力端子が接続され、センスアン
プ回路ＳＡを出力データラッチとして利用して出力バッ
ファＯＢＦ１，ＯＢＦ２を介して読出し信号をバス等に
出力するように構成されている。また、ビット線ＢＬ，
／ＢＬには、ライト時に図示しない書込み回路からの書
込み信号ＷＤ，／ＷＤがカラムスイッチＣ−ＳＷを介さ
ずにライトパスＷＰ，／ＷＰを介して直接ビット線Ｂ
Ｌ，／ＢＬに印加されるように構成されている。

【００１７】ワード線ＷＬの立上がり立下がりタイミン
グ、ビット線ＢＬ，／ＢＬのプリチャージタイミング、
カラムスイッチＣ−ＳＷのオン、オフタイミングおよび
センスアンプ回路ＳＡの活性化タイミングは図８に示さ
れているタイミングチャートと同じである。すなわち、
ワード線ＷＬは選択時にハイレベルとされ、ビット線Ｂ
Ｌ，／ＢＬはプリチャージ信号φｐｃがロウレベルのと
きにプリチャージされ、カラムスイッチＣ−ＳＷは選択
信号Ｙｃｓがロウレベルのときにオン状態とされ、セン
スアンプ回路ＳＡは活性化信号φｓａがハイレベルのと
きに活性化すなわち増幅動作する状態とされる。

【００１８】この実施例のセンスアンプ回路ＳＡは、一
対のインバータの入出力ノードを交差結合してなるフリ
ップフロップ回路と、該フリップフロップ回路と接地点
との間に接続され活性化信号φｓａによりオン、オフさ
れるスイッチ用ＭＯＳＦＥＴＱｓとから構成され、この
ＭＯＳＦＥＴＱｓがオンされることでセンスアンプ回
路ＳＡが増幅動作を行なうように構成されている。さら
に、この実施例では、上記センスアンプ回路ＳＡの入出
力ノードｎ１またはｎ２のいずれかに比較的小さな容量
Ｃｓが接続可能にされている。このように、センスアン
プ回路の一対の入出力ノードの一方に容量Ｃｓが接続さ
れていると時定数がアンバランスにされることにより、
センスアンプ回路ＳＡが動作状態にされるとセンスアン
プ回路ＳＡの出力は必ず電源電圧Ｖｃｃまたは接地電位
に引き込まれて安定し、出力が電源電圧Ｖｃｃと接地電
位との中間の電位となってセンスアンプ回路それ自身お
よび次段の回路である出力バッファＯＢＦ１，ＯＢＦ２
に不要な貫通電流が流れるのを防止できる。

【００１９】なお、上記容量Ｃｓは、センスアンプ回路
ＳＡの入出力ノードｎ１，ｎ２の時定数をアンバランス
にさせるためのものであり、ノードｎ１またはｎ２のい
ずれに接続されていても良い。この実施例では、特に制
限されないが、マスタスライス法による配線ＭＳの形成
によってノードｎ１またはｎ２のいずれ一方に容量Ｃｓ
が接続される。容量Ｃｓを接続するノードは、例えば、
レイアウトによりパターニングされたセンスアンプ回路
ＳＡの入出力ノードｎ１，ｎ２に寄生する容量と抵抗と
からなる寄生の時定数が若干アンバランスになるので、
その時定数が大きい方のノードの側に接続してやるよう
にすることが考えられる。

【００２０】図２には上記センスアンプ回路ＳＡの入出
力ノードｎ１またはｎ２のいずれかに接続される容量Ｃ
ｓの具体的なレイアウト構成例が、また図３には図２の
Ａ−Ａに沿った断面構造例が示されている。

【００２１】図２において、２１ａ，２１ｂはビット線
ＢＬ，／ＢＬを構成する配線層、２２ａ，２２ｂはカラ
ムスイッチＣ−ＳＷを構成するＭＯＳＦＥＴ、２３ａ，
２３ｂはカラムスイッチＭＯＳＦＥＴ２２ａ，２２ｂを
介して上記ビット線ＢＬ，／ＢＬを構成する配線層２１
ａ，２１ｂと図示しない出力バッファＯＢＦ１，ＯＢＦ
２（図１参照）とを接続する信号配線、また図２におい
て２４はプリチャージ回路１１を構成する素子が形成さ
れる領域、２５はセンスアンプ回路ＳＡを構成する素子
が形成される領域である。

【００２２】この実施例においては、上記信号配線２３
ａ，２３ｂの間にこれらと並行に配置されたダミー配線
層２６ａが設けられ、マスタスライス法によって形成さ
れる配線２７ａまたは２７ｂにより上記ダミー配線層２
６ａとマスタスライス配線２７ａまたは２７ｂに寄生す
る容量が上記信号配線２３ａ，２３ｂのいずれかに接続
されるように構成されている。

【００２３】図３には、一例として信号配線２３ａ側に
マスタスライス配線２７ａが形成され、これによって、
配線２３ａ（ビット線ＢＬ）側にダミー配線層２６ａと
マスタスライス配線２７ａまたは２７ｂと該配線の周辺
（半導体基板表面の拡散層や他の配線等）との間に存在
する寄生容量が、センスアンプ回路ＳＡの入出力ノード
をアンバランス化させるための容量Ｃｓとして接続され
ている場合が示されている。２８ａは信号配線２３ａと
マスタスライス配線２７ａとを接続するためのコンタク
トメタル、２８ｂは信号配線２３ｂとマスタスライス配
線２７ｂとを接続するためのコンタクトメタル、２６ｂ
はダミー配線層２６ａとマスタスライス配線２７ａまた
は２７ｂとを接続するためのコンタクトメタルである。
特に制限されるものでないが、信号配線２３ａ，２３ｂ
とダミー配線層２６ａは２層目のメタル層により、マス
タスライス配線２７ａ，２７ｂとコンタクトメタル２８
ａ，２８ｂ，２６ｂは３層目のメタル層により構成され
ている。

【００２４】なお、図３の実施例では、信号配線２３ａ
と２３ｂとの間のに設けられたダミー配線層２６ａに寄
生する容量をセンスアンプ回路ＳＡの入出力ノードをア
ンバランス化させるための容量としているが、信号配線
２３ａ，２３ｂの外側にそれぞれダミー配線層を設けて
マスタスライス配線でいずれか一方を接続してそれに寄
生する容量を利用することも可能である。また、配線に
寄生する容量を利用する代わりにＰＮ接合容量あるいは
層間絶縁膜やゲート絶縁膜を誘電体とする容量素子を形
成して、それをセンスアンプ回路ＳＡの入出力ノードを
アンバランス化させるための容量Ｃｓとして利用するよ
うにしても良い。

【００２５】さらに、センスアンプ回路ＳＡの入出力ノ
ードの時定数をアンバランスさせるための素子として
は、上記のような配線層を用いた容量の他に抵抗を用い
る構成も考えられる。図４には、センスアンプ回路ＳＡ
の入出力ノードの時定数をアンバランスさせるための素
子として抵抗Ｒｓを用いた場合の等価回路を示す。図４
の例ではセンスアンプ回路ＳＡのフリップフロップを構
成する一方のＮチャネルＭＯＳＦＥＴとスイッチ用ＭＯ
ＳＦＥＴＱｓとの間に抵抗Ｒｓを接続しているが、セ
ンスアンプ回路ＳＡの一方の入出力ノードｎ１またはｎ
２とフリップフロップを構成する一方のＮチャネルＭＯ
ＳＦＥＴとの間に抵抗Ｒｓを接続しても良い。

【００２６】図５は本発明に係るメモリ回路を利用して
効適な半導体集積回路の一例としてのマイクロコンピュ
ータを示す。特に制限されないが、図５に示されている
各回路ブロックは、公知の半導体集積回路の製造技術に
より、単結晶シリコンのような１個の半導体チップ上に
形成される。

【００２７】図５に示されているように、この実施例の
マイクロコンピュータは、チップ全体の制御を司る中央
処理ユニットＣＰＵと、ＣＰＵに代わって乗算などの演
算処理を行なう演算ユニットＭＵＬＴと、メモリの管理
を行なうメモリ管理ユニットＭＭＵ、ＣＰＵから出力さ
れる論理アドレスを物理アドレスに変換するアドレス変
換バッファＴＬＢ、データの一時記憶領域を提供するキ
ャッシュメモリＣＡＣＨＥ、該キャッシュメモリのデー
タブロックの置換等の制御を行なうキャッシュコントロ
ーラＣＣＮ、所定の割込み要因の発生に基づいてＣＰＵ
に対して割込み要求を行なう割込みコントローラＩＮＴ
Ｃ、エミュレーションの際にユーザーが指定したブレー
クポイントでＣＰＵに対しプログラムの実行停止を要求
したりするユーザーブレークコントローラＵＢＣ、バス
上の信号のタイミング調整などの制御を行なうバスステ
ートコントローラＢＳＣ、ＣＰＵに代わって外部のハー
ドディスク装置のような記憶装置と間でＤＭＡ（ダイレ
クト・メモリ・アクセス）方式のデータ転送を行なうＤ
ＭＡコントローラＤＭＡＣ、外部バスとの間の信号の入
出力を行なう入出力インタフェースＩ／Ｆなどを備えて
いる。これらの回路は、ＣＰＵアドレスバスＩＡＢおよ
びＣＰＵデータバスＩＤＢを介して接続されている。

【００２８】また、この実施例のマイクロコンピュータ
には、上記ＣＰＵバスＩＡＢ，ＩＤＢとは別個に第１周
辺バスＰＢ１および第２周辺バスＰＢ２が設けられてい
る。このうち第１周辺バスＰＢ１には、外部装置との間
でシリアル通信を行なうシリアルコミュニケーションイ
ンタフェースＳＣＩ、内部動作に必要なクロックを形成
したりカレンダ機能を有するリアルタイムクロック回
路、時間管理用のタイマユニットＴＭＵなどの周辺回路
が接続されている。また、第２周辺バスＰＢ２には、ア
ナログ・デジタル変換回路ＡＤＣ、デジタル・アナログ
変換回路ＤＡＣなどの周辺回路や信号の入出力を行なう
Ｉ／ＯポートＰＯＲＴが接続されている。このマイクロ
コンピュータにおいては、キャッシュメモリＣＡＣＨＥ
として前記実施例のメモリ回路が用いられている。

【００２９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例ではセンスアンプ回路ＳＡの入出力ノードの時
定数をアンバランスさせるための素子として容量Ｃｓま
たは抵抗Ｒｓを用いた場合について説明したが、容量と
抵抗を組み合わせたＣＲ時定数回路をセンスアンプ回路
ＳＡの入出力ノードの時定数をアンバランスさせるため
に接続するように構成することも可能である。

【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるキャッ
シュ内蔵のマイクロコンピュータにおけるキャッシュメ
モリに適用した場合について説明したが、この発明はそ
れに限定されるものでなく、半導体集積回路に内蔵され
るメモリ回路に広く利用することができる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３２】すなわち、本発明に従うと、センスアンプ
回路に直接出力バッファを接続して、センスアンプ回路
を出力データラッチとして利用し、データ読出し時以外
にもセンスアンプ回路を動作状態とするような制御を行
なう方式のメモリ回路において、センスアンプ回路が不
確定な電位のまま増幅動作するのを回避し、これによっ
て不要な貫通電流が流れるのを防止することができると
いう効果が得られる。

【図面の簡単な説明】

【図１】本発明をスタティック型ＲＡＭに適用した場合
の要部の一実施例を示す概略構成図である。

【図２】センスアンプ回路の入出力ノードのいずれかに
接続されるアンバランス化用の容量の具体的なレイアウ
ト構成例を示す平面図である。

【図３】図２のＡ−Ａ線に沿った断面図である。

【図４】センスアンプ回路の入出力ノードの時定数をア
ンバランスさせるための素子として抵抗を用いた場合の
実施例を示す等価回路図である。

【図５】本発明に係るメモリ回路を利用して効適な半導
体集積回路の一例としてのマイクロコンピュータの概略
構成を示すブロック図である。

【図６】従来のメモリ回路としてのスタティックＲＡＭ
の要部の概略構成を示す回路図である。

【図７】本発明に先立って検討したスタティックＲＡＭ
の要部の概略構成を示す回路図であるである。

【図８】図１および図７のメモリ回路の動作タイミング
を示すタイミングチャートである。

【符号の説明】

１０メモリセル１１プリチャージ回路１２Ｘアドレスデコーダ回路１３Ｙアドレスデコーダ回路ＯＢＦ１，ＯＢＦ２出力バッファＳＡセンスアンプ回路Ｃ−ＳＷカラムスイッチ列ＷＬワード線ＢＬ，／ＢＬビット線対２１ａ，２１ｂビット線ＢＬ，／ＢＬを構成する配線
層２２ａ，２２ｂカラムスイッチＣ−ＳＷを構成するＭ
ＯＳＦＥＴ２３ａ，２３ｂ信号配線２４プリチャージ回路形成領域２５センスアンプ回路形成領域２６ａアンバランス化用容量を構成するダミー配線層２６ｂ，２８ａ，２８ｂコンタクトメタル２７ａ，２７ｂマスタスライス配線３０層間絶縁膜

フロントページの続き (72)発明者小倉和智北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者棒手郁宏北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者渡部憲佳北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内 (72)発明者川野祐司北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内Ｆターム(参考） 5B015 HH05 JJ04 KB12 KB23 QQ10 QQ11

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルがマトリックス状に配
置されたメモリアレイと、メモリアレイ内の対応するビ
ット線対の電位差を増幅するセンスアンプ回路と、該セ
ンスアンプ回路の入出力端子に入力端子が接続された出
力バッファとを備え、データ読出し時以外にもセンスア
ンプ回路を動作状態とするような制御が行なわれるメモ
リ回路において、上記センスアンプ回路の一対の入出力
端子のいずれか一方に、時定数をアンバランスにさせる
容量もしくは抵抗を接続したことを特徴とするメモリ回
路。