JP2008059637A

JP2008059637A - 不揮発性半導体メモリ

Info

Publication number: JP2008059637A
Application number: JP2006232358A
Authority: JP
Inventors: Yoshitaka Soma; 義孝相馬
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-08-29
Filing date: 2006-08-29
Publication date: 2008-03-13

Abstract

【課題】読み出し動作時のセンスアンプ回路中の貫通電流を低減すること。
【解決手段】相補データを記憶する不揮発性メモリセル１１と、不揮発性メモリセル１１に接続された第１ビット線ＢＬＴと第２ビット線ＢＬＢからなる相補ビット線と、相補ビット線に接続されたセンスアンプ回路と、を備える。センスアンプ回路は、相補データが出力される相補出力端子と、相補出力端子のそれぞれに接続された第１ノードＮ５及び第２ノードＮ６と、第１ノードＮ５と電源との間に介在する第１ＰＭＯＳトランジスタＭＰ５と、第１ノードＮ５とグランドとの間に介在する第１ＮＭＯＳトランジスタＭＮ５と、第２ノードＮ６と電源との間に介在する第２ＰＭＯＳトランジスタＭＰ６と、第２ノードＮ６とグランドとの間に介在する第２ＮＭＯＳトランジスタＭＮ６と、を有する。
【選択図】図５

Description

本発明は、半導体メモリに関する。特に、本発明は、センスアンプ回路を備える不揮発性半導体メモリに関する。

一般的に、ＳＲＡＭやＤＲＡＭ等の半導体メモリは、データ読み出し時に相補ビット線（complementary bit lines）に現れる電位の差を増幅するセンスアンプ回路を有している。そのようなセンスアンプ回路は、ダイナミック型センスアンプ回路（dynamic sense amplifier）と呼ばれている。

図１は、特許文献１に記載されたＳＲＡＭの構成を示す回路図である。図１に示されたＳＲＡＭは、メモリセル１ａ、プリチャージ回路２、センスアンプ回路３、ＯＲ回路ＯＲ１、ワード線ＷＬ、及びビット線ＢＬＴ、ＢＬＢを備えている。ビット線ＢＬＴ、ＢＬＢは、相補ビット線を構成している。

メモリセル１ａは、ＳＲＡＭセルであり、２個のインバータから構成されたラッチ部と、選択トランジスタＭＮＳ１、ＭＮＳ２とを有している。選択トランジスタＭＮＳ１、ＭＮＳ２のゲート端子は、ワード線ＷＬに接続されている。選択トランジスタＭＮＳ１のソース端子とドレイン端子の一方はビット線ＢＬＴに接続され、他方はラッチ部に接続されている。選択トランジスタＭＮＳ２のソース端子とドレイン端子の一方はビット線ＢＬＢに接続され、他方はラッチ部に接続されている。

プリチャージ回路２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３を有している。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース端子は電源ＶＤＤに接続され、そのドレイン端子はビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ３のソース／ドレイン端子は、ビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲート端子には、プリチャージ制御信号ＰＲＥＣＨＧが印加される。

センスアンプ回路３は、ダイナミック型のセンスアンプ回路である。このセンスアンプ回路３は、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を有している。ＰＭＯＳトランジスタＭＰ４のソース端子は電源ＶＤＤに接続され、そのドレイン端子はＰＭＯＳトランジスタＭＰ５、ＭＰ６のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ４のゲート端子には、センスアンプ制御信号ＳＡＳＴＰが印加される。ＰＭＯＳトランジスタＭＰ５、ＭＰ６のゲート端子は、ビット線ＢＬＴ、ＢＬＢのそれぞれに接続され、そのドレイン端子はノードＮ１、Ｎ２のそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース端子はグランドに接続され、そのドレイン端子はノードＮ１、Ｎ２のそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ１のゲート端子は、ノードＮ２に接続されており、ＮＭＯＳトランジスタＭＮ２のゲート端子は、ノードＮ１に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース端子はグランドに接続され、そのドレイン端子はノードＮ１、Ｎ２のそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子には、センスアンプ制御信号ＳＡＳＴＰが印加される。ノードＮ１、Ｎ２は、センスアンプ回路３の相補出力端子に接続されており、ノードＮ１、Ｎ２の電位は、センスアンプ回路３の相補出力ＤＢ、ＤＴとして出力される。

ＯＲ回路ＯＲ１の入力端子は、ノードＮ１、Ｎ２に接続されている。つまり、センスアンプ回路３の相補出力ＤＢ、ＤＴが、ＯＲ回路ＯＲ１に入力される。ＯＲ回路ＯＲ１は、論理和演算の結果をリード検出信号ＤＥＴＥＣＴとして出力する。

図２は、図１で示された回路の動作を制御するためのタイミング生成回路の構成を示している。図２において、遅延回路ＤＥＬＡＹ１はインバータで構成されている。プリチャージ制御信号ＰＲＥＣＨＧは、ＡＮＤ回路ＡＮＤ１の一方の入力端子に入力され、また、遅延回路ＤＥＬＡＹ１を通してＡＮＤ回路ＡＮＤ１の他方の入力端子に入力される。ＡＮＤ回路ＡＮＤ１の出力は、ＮＯＲ回路ＮＯＲ１の一方の入力端子に入力され、ＮＯＲ回路ＮＯＲ２の出力は、ＮＯＲ回路ＮＯＲ１の他方の入力端子に入力される。ＮＯＲ回路ＮＯＲ１の出力は、ＮＯＲ回路ＮＯＲ２の一方の入力端子に入力され、リード検出信号ＤＥＴＥＣＴは、ＮＯＲ回路ＮＯＲ２の他方の入力端子に入力される。また、ＮＯＲ回路ＮＯＲ１の出力は、センスアンプ制御信号ＳＡＳＴＰである。ＮＯＲ回路ＮＯＲ１、ＮＯＲ２は、ＲＳラッチ回路を構成している。プリチャージ制御信号ＰＲＥＣＨＧはセンスアンプ制御信号ＳＡＳＴＰのリセット信号として機能し、リード検出信号ＤＥＴＥＣＴはセンスアンプ制御信号ＳＡＳＴＰのセット信号として機能する。

特開２００５−１７４５０４号公報

本願発明者は、次の点に着目した。ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）のような不揮発性半導体メモリの場合、浮遊ゲートと制御ゲートを有するメモリセルトランジスタが、記憶素子として用いられる。そのメモリセルトランジスタの閾値電位は、浮遊ゲート中の電荷量に依存して変動する。よって、閾値電位の大小によって、データ“１”と“０”の区分が可能である。例えば、比較的低い閾値電位を有するメモリセルトランジスタ（以下、「ＯＮセル」と参照される）は、データ“１”に対応付けられ、比較的高い閾値電位を有するメモリセルトランジスタ（以下、「ＯＦＦセル」と参照される）は、データ“０”に対応付けられる。

データプログラム時、浮遊ゲートには電子が注入され、閾値電位は高くなる。その結果、メモリセルトランジスタはＯＦＦセルとなる。データ消去時、浮遊ゲートから電子が引き抜かれ、閾値電位は低くなる。その結果、メモリセルトランジスタはＯＮセルとなる。データリード時、ＯＮセルの閾値電位とＯＦＦセルの閾値電位の間に設定されたリード電位が、メモリセルトランジスタの制御ゲートに印加される。この時、ＯＮセルはＯＮし、ＯＦＦセルはＯＮしない。メモリセルトランジスタがＯＮするか否かを検知することによって、そのメモリセルトランジスタがＯＮセルかＯＦＦセルか、すなわち、そのメモリセルトランジスタに格納されたデータが“１”か“０”かを判定することが可能である。

メモリセルトランジスタがＯＮするか否かを検知（センス）するのは、センスアンプ回路である。例えば、センスアンプ回路は、１本のビット線を介してメモリセルトランジスタに接続されており、そのビット線を流れるセル電流と所定のリファレンス電流の比較を行う。ＯＮセルの場合、セル電流がビット線に流れ、ＯＦＦセルの場合、セル電流は流れにくい。従って、セル電流を所定のリファレンス電流と比較することによって、データ判定を行うことが可能である。このようなセンスアンプ回路は、スタティック型センスアンプ回路（static sense amplifier）と呼ばれている。

近年、不揮発性半導体メモリにおいて、動作電圧を低減し、消費電力を削減することが要求されている。しかしながら、動作電圧が低くなるにつれ、ＯＮセルの場合のセル電流とＯＦＦセルの場合のセル電流の差はより小さくなってしまう。その場合、データ判定に用いられるリファレンス電流の設定は、非常に困難になる。場合によっては、データの誤判定が発生してしまう。

そこで、スタティック型センスアンプ回路の代わりに、図１で示されたようなダイナミック型センスアンプ回路を不揮発性半導体メモリに適用することが考えられる。ダイナミック型センスアンプ回路は、相補ビット線ＢＬＴ、ＢＬＢのそれぞれに現れる電位の差を増幅することにより、リファレンス電流を用いずにデータ判定を行うことができる。

図３は、図１中のＳＲＡＭセル１ａが不揮発性メモリセル１ｂで置換された場合の回路構成を示している。相補ビット線ＢＬＴ、ＢＬＢに相補的な電位を発生させるため、不揮発性メモリセル１ｂは、データを相補的に記憶するように構成されている。

具体的には、不揮発性メモリセル１ｂは、２個のメモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２から構成されている。メモリセルトランジスタＭＣＥＬＬ１、ＭＥＣＬＬ２の各々は、制御ゲートと浮遊ゲートを有している。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の制御ゲート（ゲート端子）は、ワード線ＷＬに接続されている。メモリセルトランジスタＭＣＥＬＬ１のソース端子とドレイン端子の一方はビット線ＢＬＴに接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ２のソース端子とドレイン端子の一方はビット線ＢＬＢに接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２には、相補データがそれぞれ書き込まれる。すなわち、メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の一方がＯＮセルとなり、他方がＯＦＦセルとなる。

図４は、図３で示された回路のデータリード動作の一例を示すタイミングチャートである。例として、メモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ２がＯＦＦセルである場合を考える。

（プリチャージ期間）
時刻ｔ１からプリチャージ期間が開始する。プリチャージ期間において、ワード線ＷＬの電位はＬレベルであり、プリチャージ制御信号ＰＲＥＣＨＧもＬレベルである。プリチャージ制御信号ＰＲＥＣＨＧがＬレベルの時、プリチャージ回路２は活性化される。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３がＯＮし、プリチャージ回路２は、相補ビット線ＢＬＴ、ＢＬＢをＨレベルにプリチャージする。ゲート端子がビット線ＢＬＴ、ＢＬＢのそれぞれに接続されたＰＭＯＳトランジスタＭＰ５、ＭＰ６はＯＦＦする。

また、プリチャージ期間において、センスアンプ制御信号ＳＡＳＴＰはＨレベルである。センスアンプ制御信号ＳＡＳＴＰがＨレベルの時、センスアンプ回路３は非活性化される。ＰＭＯＳトランジスタＭＰ４はＯＦＦし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＮする。この時、ノードＮ１、Ｎ２の電位はＬレベルとなり、ゲート端子がノードＮ２、Ｎ１のそれぞれに接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２はＯＦＦする。センスアンプ回路３の出力ＤＢ、ＤＴは共にＬレベルであり、リード検出信号ＤＥＴＥＣＴもＬレベルである。

（サンプリング期間）
時刻ｔ２において、プリチャージ制御信号ＰＲＥＣＨＧがＬレベルからＨレベルに変わり、プリチャージ回路２はハイインピーダンス状態となる。プリチャージ制御信号ＰＲＥＣＨＧの立ち上がりに応答して、図２で示されたタイミング生成回路により、センスアンプ制御信号ＳＡＳＴＰがＨレベルからＬレベルに変わる。センスアンプ制御信号ＳＡＳＴＰがＬレベルの時、センスアンプ回路３は活性化される。ＰＭＯＳトランジスタＭＰ４はＯＮし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＦＦする。

また、時刻ｔ２において、ワード線ＷＬの電位がＬレベルからＨレベルに変わる。これにより、メモリセル１ｂに保持されているデータが相補ビット線ＢＬＴ、ＢＬＢに読み出される。具体的には、ビット線ＢＬＴ側のメモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ１がＯＮする。従って、ビット線ＢＬＴの電位は、プリチャージの結果であるＨレベル（プリチャージレベル）から、放電によって、Ｌレベルに徐々に変化していく。

時刻ｔ３において、ビット線ＢＬＴの電位は、ＰＭＯＳトランジスタＭＰ５の閾値電位に達する。その結果、ＰＭＯＳトランジスタＭＰ５はＯＮし、ノードＮ１の電位はＨレベルとなる。ゲート端子がノードＮ１に接続されたＮＭＯＳトランジスタＭＮ２はＯＮし、ノードＮ２の電位はＬレベルとなる。ゲート端子がノードＮ２に接続されたＮＭＯＳトランジスタＭＮ１はＯＦＦのままであり、ノードＮ１の電位に影響を与えない。ノードＮ１の電位がＨレベルとなるので、センスアンプ回路３の出力ＤＢがＬレベルからＨレベルに変わる。一方、ノードＮ２の電位はＬレベルのままであり、センスアンプ回路３の出力ＤＴはＬレベルのままである。このようにして、メモリセル１ｂに保持されているデータに応じた相補出力ＤＢ、ＤＴが出力される。この時、ＯＲ回路ＯＲ１の出力であるリード検出信号ＤＥＴＥＣＴは、ＬレベルからＨレベルに変わる。

リード検出信号ＤＥＴＥＣＴは、図２に示されたタイミング生成回路に入力されている。配線遅延を考慮して、図２中のＮＯＲ回路ＮＯＲ２に入力されるリード検出信号ＤＥＴＥＣＴは、リード検出信号ＤＥＴＥＣＴ＿ｄｅｌａｙと参照される。時刻ｔ４において、リード検出信号ＤＥＴＥＣＴ＿ｄｅｌａｙがＬレベルからＨレベルに変わる。それに応答して、センスアンプ制御信号ＳＡＳＴＰも、ＬレベルからＨレベルに変わる。その結果、センスアンプ回路３は非活性化される。ＰＭＯＳトランジスタＭＰ４はＯＦＦし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＮする。ノードＮ１、Ｎ２の電位はＬレベルとなり、ＮＭＯＳトランジスタＭＮ１、ＭＮ２はＯＦＦする。相補出力ＤＢ、ＤＴは共にＬレベルとなり、リード検出信号ＤＥＴＥＣＴもＬレベルとなる。

時刻ｔ５においてサンプリング期間が終了し、プリチャージ期間が再度開始する。

ここで、浮遊ゲートを有する不揮発性半導体メモリに特有の問題として、浮遊ゲートからの電子の漏れが挙げられる。それは、プログラム・消去の繰り返しによるゲート絶縁膜の劣化や経年変化により引き起こされる。浮遊ゲートから電子が漏れ出すと、ＯＦＦセルの閾値電位が減少する。この時、サンプリング期間において、ＯＦＦセルは十分にＯＦＦせず、弱いＯＮ状態となる。よって、ＯＦＦセル側のビット線ＢＬＢの電位も、放電により、徐々に減少してしまう。

図４で示された例において、時刻ｔ２以降、ＯＮセル側のビット線ＢＬＴと同様に、ＯＦＦセル側のビット線ＢＬＢの電位も徐々に減少する。その減少は、ビット線ＢＬＴの電位の減少（図中、点線で示されている）よりも緩やかである。それでも、ゲート端子がビット線ＢＬＢに接続されているＰＭＯＳトランジスタＭＰ６には、徐々に電流が流れやすくなる。時刻ｔ３において、ＮＭＯＳトランジスタＭＮ２がＯＮし、電流をグランドに引き込もうとする。その結果、電源ＶＤＤからＰＭＯＳトランジスタＭＰ４、ＭＰ６、及びＮＭＯＳトランジスタＭＮ２を通ってグランドに、貫通電流（through current）が流れる。ＮＭＯＳトランジスタＭＮ２がＯＦＦする時刻ｔ４まで、貫通電流が流れる。

このように、ＯＦＦセルが弱いＯＮ状態となると、そのＯＦＦセルに接続されたビット線の電位もプリチャージレベルから減少する。その結果、センスアンプ回路３に余計な貫通電流が流れる。このような貫通電流を低減することができる技術が望まれる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る不揮発性半導体メモリ（１０）は、相補データを記憶する不揮発性メモリセル（１１）と、不揮発性メモリセル（１１）に接続された第１ビット線（ＢＬＴ）と第２ビット線（ＢＬＢ）からなる相補ビット線（ＢＬＴ、ＢＬＢ）と、相補ビット線（ＢＬＴ、ＢＬＢ）に接続されたセンスアンプ回路（１３ａ、１３ｂ）と、を備える。センスアンプ回路（１３ａ、１３ｂ）は、相補データが出力される相補出力端子と、相補出力端子のそれぞれに接続された第１ノード（Ｎ５）及び第２ノード（Ｎ６）と、第１ノード（Ｎ５）と電源との間に介在する第１ＰＭＯＳトランジスタ（ＭＰ５）と、第１ノード（Ｎ５）とグランドとの間に介在する第１ＮＭＯＳトランジスタ（ＭＮ５）と、第２ノード（Ｎ６）と電源との間に介在する第２ＰＭＯＳトランジスタ（ＭＰ６）と、第２ノード（Ｎ６）とグランドとの間に介在する第２ＮＭＯＳトランジスタ（ＭＮ６）と、を有する。第１ＰＭＯＳトランジスタ（ＭＰ５）と第１ＮＭＯＳトランジスタ（ＭＮ５）のゲート端子は、第１ビット線（ＢＬＴ）に共通に接続される。第２ＰＭＯＳトランジスタ（ＭＰ６）と第２ＮＭＯＳトランジスタ（ＭＮ６）のゲート端子は、第２ビット線（ＢＬＢ）に共通に接続される。

このように、本発明によれば、センスアンプ回路中の貫通電流が流れる経路に、ＮＭＯＳトランジスタが追加される。その追加されるＮＭＯＳトランジスタのゲート端子は、相補ビット線の一方に接続される。すなわち、貫通電流が流れる経路にＰＭＯＳトランジスタとＮＭＯＳトランジスタが設けられ、それらＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート端子には、相補ビット線の一方の電位が共通に印加される。その結果、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方がＯＮしようとするとき、他方はＯＦＦしようとする。従って、貫通電流が制限無く流れることが防止される、つまり、貫通電流が低減される。

本発明に係る不揮発性半導体メモリによれば、相補ビット線に接続されたセンスアンプ回路において貫通電流が制限なく流れることが防止される。その結果、貫通電流が低減される。

添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリを説明する。

１．構成
図５は、本発明の実施の形態に係る不揮発性半導体メモリ１０の構成を示す回路図である。不揮発性半導体メモリ１０は、メモリセル１１、プリチャージ回路１２、センスアンプ回路１３ａ、タイミング生成回路１４、１５、ＯＲ回路ＯＲ１、ワード線ＷＬ、及びビット線ＢＬＴ、ＢＬＢを備えている。ビット線ＢＬＴ、ＢＬＢは、相補ビット線を構成している。

メモリセル１１は、電気的に消去・プログラムが可能な不揮発性メモリセルである。本実施の形態において、メモリセル１１は、相補データを記憶するように構成されている。具体的には、メモリセル１１は、２個のメモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２を有している。メモリセルトランジスタＭＣＥＬＬ１、ＭＥＣＬＬ２の各々は、制御ゲートと浮遊ゲートを有しており、各々が不揮発性メモリセルとして機能する。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の制御ゲート（ゲート端子）は、ワード線ＷＬに接続されている。メモリセルトランジスタＭＣＥＬＬ１のソース端子とドレイン端子の一方はビット線ＢＬＴに接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ２のソース端子とドレイン端子の一方はビット線ＢＬＢに接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２には、相補データがそれぞれ書き込まれる。すなわち、メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の一方がＯＮセルとなり、他方がＯＦＦセルとなる。メモリセル１１に格納された相補データの読み出し時、相補ビット線ＢＬＴ、ＢＬＢのそれぞれには、その相補データに応じた電位が相補的に現れる。

プリチャージ回路１２は、相補ビット線ＢＬＴ、ＢＬＢに接続されており、その相補ビット線ＢＬＴ、ＢＬＢに対してプリチャージ動作を行う。つまり、プリチャージ回路１２は、センスアンプ回路１３ａの活性化の前に、相補ビット線ＢＬＴ、ＢＬＢの電位を所定の電位（プリチャージレベル）に設定する。より詳細には、プリチャージ回路１２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３を有している。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース端子は電源ＶＤＤに接続され、そのドレイン端子はビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ３のソース／ドレイン端子は、ビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲート端子には、プリチャージ制御信号ＰＲＥＣＨＧが印加される。プリチャージ制御信号ＰＲＥＣＨＧは、プリチャージ回路１２を活性化／非活性化する信号である。プリチャージ制御信号ＰＲＥＣＨＧがＬレベルの時、プリチャージ回路１２は活性化され、プリチャージ制御信号ＰＲＥＣＨＧがＨレベルの時、プリチャージ回路１２は非活性化される。

センスアンプ回路１３ａは、ダイナミック型のセンスアンプ回路である。このセンスアンプ回路１３ａは、相補ビット線ＢＬＴ、ＢＬＢに接続されており、その相補ビット線ＢＬＴ、ＢＬＢの電位に基づいて、メモリセル１１に格納されたデータをセンスする。センスアンプ回路１３ａの動作は、センスアンプ制御信号（センスアンプ停止信号）ＳＡＳＴＰにより制御される。センスアンプ制御信号ＳＡＳＴＰがＬレベルの時、センスアンプ回路１３ａは活性化され、センスアンプ制御信号ＳＡＳＴＰがＨレベルの時、センスアンプ回路１３ａは非活性化される。

より詳細には、センスアンプ回路１３ａは、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６を有している。ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＮ５、ＭＮ１は、電源ＶＤＤとグランドとの間に直列に接続されている。また、ＰＭＯＳトランジスタＭＰ４、ＭＰ６、ＭＮ６、ＭＮ２は、電源ＶＤＤとグランドとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ４のソース端子は電源ＶＤＤに接続され、そのドレイン端子はＰＭＯＳトランジスタＭＰ５、ＭＰ６のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ４のゲート端子には、センスアンプ制御信号ＳＡＳＴＰが印加される。ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５のゲート端子は、ビット線ＢＬＴに共通に接続され、それらのドレイン端子は、ノードＮ５に接続されている。また、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６のゲート端子は、ビット線ＢＬＢに共通に接続され、それらのドレイン端子は、ノードＮ６に接続されている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソース端子はグランドに接続され、それらのドレイン端子はＮＭＯＳトランジスタＭＮ５、ＭＮ６のソース端子にそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ１のゲート端子は、ノードＮ６に接続されており、ＮＭＯＳトランジスタＭＮ２のゲート端子は、ノードＮ５に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース端子はグランドに接続され、そのドレイン端子はノードＮ５、Ｎ６のそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子には、センスアンプ制御信号ＳＡＳＴＰが印加される。ノードＮ５、Ｎ６は、センスアンプ回路１３ａの相補出力端子に接続されており、ノードＮ５、Ｎ６の電位は、センスアンプ回路１３ａの相補出力ＤＢ、ＤＴとして相補出力端子から出力される。

ＯＲ回路ＯＲ１の入力端子は、センスアンプ回路１３ａの相補出力端子（ノードＮ５、Ｎ６）に接続されている。つまり、センスアンプ回路１３ａの相補出力ＤＢ、ＤＴが、ＯＲ回路ＯＲ１に入力される。ＯＲ回路ＯＲ１は、論理和演算の結果をリード検出信号ＤＥＴＥＣＴとして出力する。相補出力ＤＢ、ＤＴの少なくとも一方がＨレベルになると、リード検出信号ＤＥＴＥＣＴはＨレベルになる。つまり、このリード検出信号ＤＥＴＥＣＴは、センスアンプ回路１３ａによってデータがセンスされたことを示す信号である。ＯＲ回路ＯＲ１は、相補出力ＤＢ、ＤＴの変化を検出し、センスアンプ回路１３ａがリード動作を完了したことを検出する回路であると言える。

タイミング生成回路１４は、１段のインバータで構成された遅延回路ＤＥＬＡＹ１と、ＡＮＤ回路ＡＮＤ１を有している。遅延回路ＤＥＬＡＹ１による遅延時間はΔＴ１である。プリチャージ制御信号ＰＲＥＣＨＧは、ＡＮＤ回路ＡＮＤ１の一方の入力端子に入力され、また、遅延回路ＤＥＬＡＹ１を通してＡＮＤ回路ＡＮＤ１の他方の入力端子に入力される。ＡＮＤ回路ＡＮＤ１の出力端子は、ノードＮＡに接続されている。このような構成により、プリチャージ制御信号ＰＲＥＣＨＧのＬレベルからＨレベルへの遷移に応答して、ノードＮＡの電位は期間ΔＴ１だけＨレベルとなる。

タイミング生成回路１５の入力端子は、ノードＮＡとＯＲ回路ＯＲ１の出力に接続され、その出力端子はセンスアンプ回路１３ａに接続されている。タイミング生成回路１５の出力は、センスアンプ制御信号ＳＡＳＴＰである。つまり、タイミング生成回路１５は、プリチャージ制御信号ＰＲＥＣＨＧやリード検出信号ＤＥＴＥＣＴの変動に応じてセンスアンプ制御信号ＳＡＳＴＰを変化させる回路である。特に、タイミング生成回路１５は、リード検出信号ＤＥＴＥＣＴの変化時から所定の遅延時間後にセンスアンプ制御信号ＳＡＳＴＰを変化させるように構成されている。

より詳細には、タイミング生成回路１５は、遅延回路ＤＥＬＡＹ２、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２、及びインバータＩＮＶ１を有している。遅延回路ＤＥＬＡＹ２は２段のインバータで構成されており、その遅延時間はΔＴ２である。遅延回路ＤＥＬＡＹ２の入力端子は、ＯＲ回路ＯＲ１の出力に接続されており、その出力端子はノードＮＢに接続されている。ＮＯＲ回路ＮＯＲ１の入力端子は、ノードＮＢとＮＯＲ回路ＮＯＲ２の出力端子に接続されている。ＮＯＲ回路ＮＯＲ２の入力端子は、ノードＮＡとＮＯＲ回路ＮＯＲ１の出力端子に接続されている。また、ＮＯＲ回路ＮＯＲ１の出力端子は、インバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１の出力が、センスアンプ制御信号ＳＡＳＴＰである。ＮＯＲ回路ＮＯＲ１、ＮＯＲ２は、ＲＳラッチ回路を構成している。プリチャージ制御信号ＰＲＥＣＨＧはセンスアンプ制御信号ＳＡＳＴＰのリセット信号として機能し、リード検出信号ＤＥＴＥＣＴはセンスアンプ制御信号ＳＡＳＴＰのセット信号として機能する。

２．動作
図６は、図５で示された回路のデータリード動作の一例を示すタイミングチャートである。例として、メモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ２がＯＦＦセルである場合を考える。

（プリチャージ期間）
時刻ｔ１からプリチャージ期間が開始する。プリチャージ期間において、ワード線ＷＬの電位はＬレベルであり、プリチャージ制御信号ＰＲＥＣＨＧもＬレベルである。プリチャージ制御信号ＰＲＥＣＨＧがＬレベルの時、プリチャージ回路１２は活性化される。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３がＯＮし、プリチャージ回路１２は、相補ビット線ＢＬＴ、ＢＬＢをＨレベルにプリチャージする。ゲート端子がビット線ＢＬＴ、ＢＬＢのそれぞれに接続されたＰＭＯＳトランジスタＭＰ５、ＭＰ６はＯＦＦする。一方、ゲート端子がビット線ＢＬＴ、ＢＬＢのそれぞれに接続されたＮＭＯＳトランジスタＭＮ５、ＭＮ６はＯＮする。

また、プリチャージ期間において、センスアンプ制御信号ＳＡＳＴＰはＨレベルである。センスアンプ制御信号ＳＡＳＴＰがＨレベルの時、センスアンプ回路１３ａは非活性化される。ＰＭＯＳトランジスタＭＰ４はＯＦＦし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＮする。この時、ノードＮ５、Ｎ６の電位はＬレベルとなり、ゲート端子がノードＮ６、Ｎ５のそれぞれに接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２はＯＦＦする。センスアンプ回路１３ａの出力ＤＢ、ＤＴは共にＬレベルであり、リード検出信号ＤＥＴＥＣＴもＬレベルである。

（サンプリング期間）
時刻ｔ２において、プリチャージ制御信号ＰＲＥＣＨＧがＬレベルからＨレベルに変わり、プリチャージ回路１２はハイインピーダンス状態となる。プリチャージ制御信号ＰＲＥＣＨＧの立ち上がりに応答して、タイミング生成回路１４により、ノードＮＡの電位は、時刻ｔ２から遅延時間ΔＴ１だけＨレベルとなる。ノードＮＡの電位の変化に応答して、タイミング生成回路１５の出力であるセンスアンプ制御信号ＳＡＳＴＰは、ＨレベルからＬレベルに変わる。センスアンプ制御信号ＳＡＳＴＰがＬレベルの時、センスアンプ回路１３ａは活性化される。ＰＭＯＳトランジスタＭＰ４はＯＮし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＦＦする。

また、時刻ｔ２において、ワード線ＷＬの電位がＬレベルからＨレベルに変わる。これにより、メモリセル１１に保持されている相補データが相補ビット線ＢＬＴ、ＢＬＢに読み出される。具体的には、ビット線ＢＬＴ側のメモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ１がＯＮする。従って、ビット線ＢＬＴの電位は、プリチャージの結果であるＨレベル（プリチャージレベル）から、放電によって、Ｌレベルに徐々に変化していく。

時刻ｔ３において、ビット線ＢＬＴの電位は、ＰＭＯＳトランジスタＭＰ５の閾値電位に達する。その結果、ＰＭＯＳトランジスタＭＰ５はＯＮし、ノードＮ５の電位はＨレベルとなる。ゲート端子がノードＮ５に接続されたＮＭＯＳトランジスタＭＮ２はＯＮする。この時、ＮＭＯＳトランジスタＭＮ６もＯＮしており、ノードＮ６の電位は確実にＬレベルとなる。ゲート端子がノードＮ６に接続されたＮＭＯＳトランジスタＭＮ１はＯＦＦのままであり、ノードＮ５の電位に影響を与えない。ノードＮ５の電位がＨレベルとなるので、センスアンプ回路１３ａの出力ＤＢがＬレベルからＨレベルに変わる。一方、ノードＮ６の電位はＬレベルのままであり、センスアンプ回路１３ａの出力ＤＴはＬレベルのままである。このようにして、メモリセル１１に保持されているデータに応じた相補出力ＤＢ、ＤＴが出力される。この時、ＯＲ回路ＯＲ１の出力であるリード検出信号ＤＥＴＥＣＴは、ＬレベルからＨレベルに変わる。

リード検出信号ＤＥＴＥＣＴは、タイミング生成回路１５の遅延回路ＤＥＬＡＹ２に入力される。時刻ｔ３から遅延時間ΔＴ２後の時刻ｔ４において、ノードＮＢ（ＤＥＴＥＣＴ＿ＤＥＬＡＹ）の電位は、ＬレベルからＨレベルに変わる。それに応答して、センスアンプ制御信号ＳＡＳＴＰも、ＬレベルからＨレベルに変わる。その結果、センスアンプ回路１３ａは非活性化される。ＰＭＯＳトランジスタＭＰ４はＯＦＦし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＮする。ノードＮ５、Ｎ６の電位はＬレベルとなり、ＮＭＯＳトランジスタＭＮ１、ＭＮ２はＯＦＦする。相補出力ＤＢ、ＤＴは共にＬレベルとなり、リード検出信号ＤＥＴＥＣＴもＬレベルとなる。このように、センスアンプ制御信号ＳＡＳＴＰは、リード検出信号ＤＥＴＥＣＴの変化に連動して変化し、センスアンプ回路１３ａは、データがセンスされたことが検出された後に自動的に非活性化される。リード検出信号ＤＥＴＥＣＴの立ち上がりからセンスアンプ回路１３ａの非活性化までの間には、遅延時間ΔＴ２が設けられており、その遅延時間ΔＴ２の間に、相補出力ＤＢ、ＤＴを確実にラッチすることができる。

時刻ｔ５においてサンプリング期間が終了し、次のプリチャージ期間が再度開始する。

次に、時刻ｔ２〜ｔ４の期間におけるＯＦＦセル側のビット線ＢＬＢについて考える。メモリセルトランジスタＭＣＥＬＬ２が完全なＯＦＦセルの場合、ビット線ＢＬＢの電位はプリチャージレベルに保たれる。しかしながら、メモリセルトランジスタＭＣＥＬＬ２の浮遊ゲートから電子が漏れた場合、サンプリング期間において、メモリセルトランジスタＭＣＥＬＬ２は弱いＯＮ状態となる可能性がある。その場合、ビット線ＢＬＢの電位も、放電により、徐々に減少してしまう。

図６で示された例において、時刻ｔ２以降、ＯＮセル側のビット線ＢＬＴと同様に、ビット線ＢＬＢの電位も徐々に減少している。その減少は、ビット線ＢＬＴの電位の減少（図中の点線参照）より緩やかである。それでも、ゲート端子がビット線ＢＬＢに接続されているＰＭＯＳトランジスタＭＰ６には、徐々に電流が流れやすくなる。一方、ゲート端子が同じビット線ＢＬＢに接続されているＮＭＯＳトランジスタＭＮ６には、徐々に電流が流れにくくなる。時刻ｔ３において、上述の通りＮＭＯＳトランジスタＭＮ２がＯＮし、電流をグランドに引き込もうとする。しかしながら、本実施の形態によれば、図３で示された例とは異なり、貫通電流が制限なく流れる状態にはならない。それは、ＰＭＯＳトランジスタＭＰ６が徐々にＯＮするにつれて、逆に、ＮＭＯＳトランジスタＭＮ６が徐々にＯＦＦしていくからである。このように、時刻ｔ３〜ｔ４の期間、センスアンプ回路１３ａにおいて貫通電流が低減される。

３．変形例
図７は、本実施の形態に係る不揮発性半導体メモリ１０の変形例を示している。図７において、図５で示された構成と同じ構成には同じ符号が付され、重複する説明は省略される。図７において、センスアンプ回路１３ａの代わりにセンスアンプ回路１３ｂが用いられている。センスアンプ回路１３ｂでは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２が省略されている。つまり、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のソース端子は、グランドに直接接続されている。このような構成によっても、センスアンプ回路１３ｂにおいて貫通電流が制限なく流れることが防止される。また、図５で示された回路構成と比較して、回路面積が縮小されている。

４．効果
本発明によれば、センスアンプ回路１３中の貫通電流が流れる経路に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが設けられている。それらＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート端子は、相補ビット線ＢＬＴ、ＢＬＢの一方に共通に接続されている。つまり、それらＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート端子には、相補ビット線ＢＬＴ、ＢＬＢの一方の電位が共通に印加される。その結果、それらＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方がＯＮしようとするとき、他方はＯＦＦしようとする。従って、センスアンプ回路１３において貫通電流が制限無く流れることが防止される。つまり、貫通電流が低減される。尚、本発明に係る回路構成は、実施の形態で示された不揮発性半導体メモリだけでなく、上述の問題が発生し得る半導体メモリであれば同様に適用可能である。

図１は、従来の半導体メモリの構成を示す回路図である。図２は、従来の半導体メモリの構成の一部を示す回路図である。図３は、本発明が解決しようとする課題を説明するための回路図である。図４は、本発明が解決しようとする課題を説明するためのタイミングチャートである。図５は、本発明の実施の形態に係る不揮発性半導体メモリの構成の一例を示す回路図である。図６は、本発明の実施の形態に係る不揮発性半導体メモリの動作を示すタイミングチャートである。図７は、本発明の実施の形態に係る不揮発性半導体メモリの構成の変形例を示す回路図である。

符号の説明

１０不揮発性半導体メモリ
１１メモリセル
１２プリチャージ回路
１３センスアンプ回路
１４タイミング生成回路
１５タイミング生成回路
ＷＬワード線
ＢＬＴ第１ビット線
ＢＬＢ第２ビット線
ＭＣＥＬＬ１第１メモリセルトランジスタ
ＭＣＥＬＬ２第２メモリセルトランジスタ
ＰＲＥＣＨＧプリチャージ制御信号
ＳＡＳＴＰセンスアンプ制御信号
ＤＥＴＥＣＴリード検出信号

Claims

相補データを記憶する不揮発性メモリセルと、
前記不揮発性メモリセルに接続された第１ビット線と第２ビット線からなる相補ビット線と、
前記相補ビット線に接続されたセンスアンプ回路と
を備え、
前記センスアンプ回路は、
前記相補データが出力される相補出力端子と、
前記相補出力端子のそれぞれに接続された第１ノード及び第２ノードと、
前記第１ノードと電源との間に介在する第１ＰＭＯＳトランジスタと、
前記第１ノードとグランドとの間に介在する第１ＮＭＯＳトランジスタと、
前記第２ノードと前記電源との間に介在する第２ＰＭＯＳトランジスタと、
前記第２ノードと前記グランドとの間に介在する第２ＮＭＯＳトランジスタと
を有し、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタのゲート端子は、前記第１ビット線に共通に接続され、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタのゲート端子は、前記第２ビット線に共通に接続された
不揮発性半導体メモリ。
請求項１に記載の不揮発性半導体メモリであって、
前記不揮発性メモリセルは、前記相補データをそれぞれ記憶する第１メモリセルトランジスタと第２メモリセルトランジスタとを有し、
前記第１メモリセルトランジスタのソース端子及びドレイン端子の一方は前記第１ビット線に接続され、他方はグランドに接続され、
前記第２メモリセルトランジスタのソース端子及びドレイン端子の一方は前記第２ビット線に接続され、他方はグランドに接続された
不揮発性半導体メモリ。
請求項１又は２に記載の不揮発性半導体メモリであって、
更に、前記センスアンプ回路の活性化の前に前記相補ビット線の電位を所定の電位に設定するプリチャージ回路を備える
不揮発性半導体メモリ。
請求項１乃至３のいずれかに記載の不揮発性半導体メモリであって、
前記センスアンプ回路は、
更に、
前記第１ＮＭＯＳトランジスタと前記グランドとの間に介在する第３ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタと前記グランドとの間に介在する第４ＮＭＯＳトランジスタと
を有し、
前記第３ＮＭＯＳトランジスタのゲート端子は、前記第２ノードに接続され、
前記第４ＮＭＯＳトランジスタのゲート端子は、前記第１ノードに接続された
不揮発性半導体メモリ。
請求項１乃至４のいずれかに記載の不揮発性半導体メモリであって、
更に、
前記相補出力端子に接続され、前記センスアンプ回路によって前記相補データがセンスされたことを示す検出信号を生成する検出回路と、
前記検出回路から前記検出信号を受け取るタイミング生成回路と
を備え、
前記タイミング生成回路は、遅延回路を有し、前記検出信号の受け取りから所定の遅延時間後に前記センスアンプ回路を非活性化する
不揮発性半導体メモリ。