TWI474321B - 感測放大器及具有感測放大器之記憶體 - Google Patents

感測放大器及具有感測放大器之記憶體 Download PDF

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Description

感測放大器及具有感測放大器之記憶體
本發明係關於半導體裝置，亦係關於記憶體陣列，更係關於可利用單端感測方式感測位元格中資料的靜態隨機隨取記憶體(SRAM)陣列及暫存器檔案之設計與操作。
靜態隨機隨取記憶體(Static random access memory，SRAM)常用於積體電路之中。SRAM晶格的優點在於不必依靠刷新的動作即可保有資料。SRAM晶格可具有不同數目的電晶體，且通常以其具有電晶體的數目命名，舉例而言，6TSRAM、8TSRAM等。一電晶體通常作為一資料閂鎖，並用以儲存一資料位元，而其他加入的電晶體則可作為控制該電晶體存取之用。通常將SRAM晶格編排成具有多個行與列的陣列。一般來說，SRAM晶格之各個列係分別連接至一字元線，目的在判斷正在使用的SRAM晶格是否被選取。該SRAM晶格之各行係連接至一位元線(或一對位元線)，目的在將一資料位元儲存至所選取之SRAM晶格，或從所選取的SRAM晶格中讀取資料位元。
暫存器檔案係位於中央處理器(central processing unit，CPU)之處理器暫存器陣列。積體電路上之暫存器檔案通常由快速SRAM所構成，且具有多個埠(port)，而一般多埠SRAM卻通常透過相同的埠進行讀取或寫入操作。
隨著積體電路之體積逐漸縮小，積體電路之操作電壓亦隨之減低，同樣的情形亦發生於記憶體電路之操作電壓上。影響所及，用以衡量SRAM晶格之資料位元是否能夠可靠存取的讀取及寫入邊限(read及write margin)也跟著縮小。由於靜態噪音的存在，縮小的讀取及寫入邊限將增加讀取及寫入操作時的錯誤率。
就記憶晶格之單端感測(single ended sensing)而言，預充電的區域位元線是保持在預充電位準，抑或放電至接地位準，皆取決於位元格中所儲存的資料。在進行低頻操作時，當該區域位元線保持在浮動狀態，而晶格中又不具有資料值以使該區域位元線放電時，則傳導閘(在同一行中的晶格)上的漏電流將使該區域位元線放電至零位面，因而造成錯誤感測(false sensing)之現象。為了避免錯誤感測的發生，可藉由配置一小電流預充裝置(例如一保持器電路)而將該區域位元線保持在Vdd準位。
第1圖為一習知的感測放大器電路100示意圖，感測放大器電路100可為SRAM陣列或暫存器檔案的一部分，並且具有一保持器電路102。為了確保位元格之電壓能超過該保持器102以進行正常的讀取操作，保持器102的元件尺寸至關重要。電路100係連接至位元線，例如：頂位元線108a及底位元線108b。當未進行讀取操作時，該預充電器110依照該控制訊號114將該區域位元線108a及108b充電至高態。第1圖的記憶體的製造期間有些性能參數的變動是可接受的。製程邊界(Process corners)指具有最差及/或最佳性能參數之積體電路。偏斜邊界(Skew corners)指其子電路中具同時具有最差與最差性能參數的積體電路。在低電壓下，並且處於偏斜邊界(例如：位元線108a或108b上有慢速的陣列電晶體，並且在保持器102上有快速的周邊電晶體)時，連接至該位元線108a或108b的位元格之電壓位準將無法凌駕於保持器102之上。因此，當電源供應電壓達到最低位準時(例如：Vdd_min)，電路可能無法正確的操作。
能夠使電路100在低電壓下正常運作的方法之一，即是將該保持器102的阻值予以提升，舉例來說，可將保持器電晶體104之通道長度增加或將其寬度減低。此方法可使得該保持器102之電壓能夠更輕易地小於連接至該位元線108a或108b之位元格。然而，此方法是有缺點的，主因在於該保持器電晶體104需要佔用面積，並且，為了使保持器102能夠提供由傳導閘來之漏電流以進行正常操作，必須存在一電流位準。
另一種使該電路100可在低電壓下操作的方法，是將反及閘106的跳變點(trip point)電壓予以提高，其中，該跳變點為感測放大器之輸出由一高位準切換至一低位準時時之最高電壓。為了達成上述目的，舉例而言，當反及閘106包括NMOS及PMOS時，可將該反及閘106之β值予以提高，其中β為Wp/Wn之比例，而Wp及Wn分別為PMOS電晶體及NMOS電晶體之閘極寬度。此β值決定了CMOS電路之跳變點。然而，因為跳變點較原先為高，故此方式將使該電路100更容易受接近高態電壓雜訊的影響。舉例而言，當在該位元線108a或108b處有接近高態的雜訊時，該輸出電壓可被低於該反及閘106跳變點的雜訊所降低，此將導致操作錯誤。
因此，需要一種方法，以避免SRAM或暫存器檔案在低壓下對區域位元線進行錯誤感測。
本發明提供一種感測放大器電路，包括一位元線；一感測放大器輸出；一保持器電路，包括一NMOS電晶體，並連接至該位元線，其中該保持器電路已被調整尺寸使得能夠提供充足電流以補償該位元線的漏電流，並且保持該位元線之電壓位準；以及一噪音臨限控制電路，連接至該感測放大器輸出及該位元線，其中該噪音臨限控制電路降低該感測放大器輸出之跳變點，而該跳變點為該感測放大器之輸出由一高位準切換至一低位準時之最高電壓。
本發明另提供一種記憶體，具有一感測放大器電路，其中該感測放大器電路包括一位元線；一感測放大器輸出；一保持器電路，包括一NMOS電晶體，並且連接至該位元線，其中該保持器電路已被調整尺寸使得能夠提供充足電流以補償該位元線的漏電流，並且保持該位元線之電壓位準；以及一噪音臨限控制電路連接至該感測放大器輸出，其中該噪音臨限控制電路控制該感測放大器輸出之跳變點，而該跳變點為該感測放大器之輸出由一高位準切換至一低位準時之最高電壓。
本發明另提供一種感測放大器電路，包括一位元線；一感測放大器輸出；一電源供應節點，具有一電源供應電壓；一保持器電路包括一NMOS電晶體，其中該保持器電路已被調整尺寸使得能夠提供充足電流以補償該位元線的漏電流，並且保持該位元線之電壓位準，而該NMOS電晶體之一閘極係連接至該電源供應節點，而該NMOS電晶體之一源極係連接至該位元線；以及一噪音臨限控制電路，其中該噪音臨限控制電路降低該感測放大器輸出之跳變點，而該跳變點為該感測放大器之輸出由一高位準切換至一低位準時之最高電壓。
下文為介紹本發明之最佳實施例。然而，本發明的概念可應用於各種實施例。下文所述之實施例僅為方便說明，並非用以限制本發明。熟悉本技藝人士可以適當的方法的實施。
第2圖為依據本發明一實施之一感測放大器電路200示意圖。該感測放大器電路200具有保持器電路202。該電路200係連接至位元線，例如：頂位元線208a及底位元線208b。該預充電器210可依照該控制訊號214將該區域位元線208a及208b充電至一高態。
此外，該保持器電路202具有一NMOS電晶體204及一抗噪反及閘206。在特定實例中，該保持器電路202中該NMOS電晶體204之閘極係連接至該電源供應節點，而其源極係連接至位元線。該NMOS電晶體204之該汲極係透過一PMOS電晶體連接至該電源供應節點。該NMOS204在位元線讀取電壓達到Vdd-VT(VT為電晶體臨限電壓)前皆保持在次臨限區，因而有效地減弱該保持器電路202之位準(舉例而言，保持器電路202可更加輕易地低於該位元線之位準)。在一實施例中，該抗噪反及閘206(或一噪音臨限控制電路)係一半史密茲觸發器(half-Schmitt trigger)；在其他實施例中，該抗噪反及閘206係一史密茲觸發器，如第2圖所示。然而，在替代的實施例中，可將上述裝置重新排列以建構其他替代電路，進而減小上述比例或降低該跳變點。
第3圖為噪音臨限控制電路206(第2圖中以反及閘符號表示)一實例之示意圖，其使用半史密茲觸發器電路。
藉由降低該感測放大器之跳變點，可在在該位元線上使用一較低預充電電壓位準，進而避免位元線在讀取時發生錯誤感測。在該感測放大器輸出由一高位準切換至一低位準期間，該跳變點為最高電壓。由於新電路設計中位元線斜率(bit-line slope)已獲得改善，故可減少了該位元線對輸出的反應時間。又因為其新的架構，該感測放大器輸出的反應時間可以變得更快。此外，在某些實施例中，該區域位元線將被預充電至Vdd-VT準位而非Vdd準位。
如第2圖所示，該保持器電路204使用NMOS電晶體以使保持器電路202之位準有效降低(例如：低於該位元線)。然而，這將使習知電路在位元線108a或108b上有電壓波動時容易受到雜訊的影響。為了避免其雜訊易感性(noise susceptibility)，可使用噪音臨限控制電路206(例如：半史密茲觸發器或史密茲觸發器電路)以取代習知的反及閘106。本發明藉由配置較低的跳變點，可使該位元線在低電源電壓下進行讀取操作時得以避免錯誤感測的發生。
第4圖為跳變點或電壓之示意圖，其中該感測放大器接收器以相同位元線斜率對下列各種電路進行切換：(1)β=3.3的習知電路，(2)β=16.7的習知電路，以及(3)本發明中β=3.3的電路。位元線讀取圖係依據第1圖所示之習知電路100。在第4圖中，β=3.3的該習知電路100以點(1)為跳變點。β=16.7的該習知電路100以點(2)為跳變點。增加β值的目的在於減弱該保持器電路102之位準以使該位元線在電源供應電壓時之讀取動作可克服該保持器電路102之位準。如第4圖所示，該跳變點(2)之電壓較該跳變點(1)之電壓高。依照一實施例，在電源供應電壓為0.7V的模擬電路中，其差壓大約為34mV。然而，透過提高跳變點，感測放大器之輸出將變得對該位元線上因雜訊引起的讀取電壓波動敏感。此特性將造成習知電路難以在低電壓下運作。比較而言，本發明β=3.3的電路200以點(3)為跳變點。該跳變點(3)低於跳變點(1)或跳變點(2)。在電源供應電壓為0.7V的模擬電路中，跳變點(3)與(1)間之壓差大約為7.7mV，而該跳變點(3)與(2)間之壓差大約為111mV。此性質將使得本發明之電路能夠更加輕易地在低電壓下運作。同樣地，在電源供應電壓為06V的模擬電路中，習知的感測放大器電路將無法運作(例如：該位元線電壓降低時，感測放大器之輸出無法切換)，但本發明之電路則可適當地運作。
第5圖為該位元線讀取/感測放大器之輸出示意圖，用以表示下列各電路之位元線斜率：(1)β=3.3之習知電路，(2)β=16.7之習知電路，以及(3)本發明β=3.3的電路，其中習知電路和本發明之電路不同。第5圖為依照一實施例之電路200的一分離的位元線讀取電壓示意圖。此處採用與第1圖電路100相同的位元線讀取電壓以方便說明。如圖所示，相較於β=3.3的習知電路100之跳變點(1)，β=1.6的習知電路具有較短的響應時間(跳變點(2)的位置)。然而，本發明電路響應時間(跳變點(3)的位置)又比β=16.7的習知電路之響應時間(跳變點(2)的位置)更短。在電源供應電壓為0.7V的模擬電路中，跳變點(3)與(1)之響應時間差大約為0.9ns，而跳變點3)與(2)之響應時間差則大約為0.2ns。
第6圖為本發明另一實施例之感測放大器電路600示意圖。在此實施例中，在該保持器電路602中，該NMOS電晶體604之閘極與汲極相連接而成為一二極體。該NMOS電晶體604之汲極係透過一PMOS電晶體606連接至該電源供應節點Vdd。該NMOS電晶體604之該源極係連接至該位元線208a或208b。
第7A圖為依照本發明另一實施例之感測放大器電路700示意圖。在此實施例中，該保持器電路702之NMOS電晶體704的閘極與汲極係連接至該電源供應節點Vdd，而其源極透過一PMOS電晶體706連接至該位元線208a或208b。
第7B圖為第7A圖中之感測放大器電路之變形。在此實施例中，該保持器電路712中NMOS電晶體714之閘極與汲極係連接至該電源供應節點Vdd，而其源極透過一PMOS電晶體716連接至該位元線108a或108b。
第8圖為依照本發明另一實施例之感測放大器電路示意圖。在此實施例中，保持器電路802中NMOS電晶體804之源極係透過一PMOS電晶體806連接至該電源供應節點，而其汲極係連接至該位元線208a或208b。該NMOS電晶體804之該閘極係連接至該電源供應節點Vdd。依照此實施例，具有強NMOS電晶體810的噪音臨限控制電路808係並聯至傳統的反及閘206，可透過適當地降低反及閘206之β值以降低該該感測放大器輸出之跳變點212。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾。舉例而言，若以單一位元線電路取代第2-3、6-9圖中之位元線對，則具有雙輸入端的及閘亦可以替換為具有單一輸入及輸出的反相器。此外，本發明之範圍無意受限於說明書之中實施例。熟悉本技藝人士從本發明中可了解到，具有與本發明大體相同功能或者能夠達成與本發明大體相同效果的現有技術或者稍後才會發展出之技術，皆可能是依照本發明所實施。因此，本發明之範圍亦包含上述技術之範圍。
100．．．電路
102．．．保持器電路
104．．．電晶體
106．．．反及閘
108a、108b．．．位元線
110．．．預充電器
114．．．控制訊號
200．．．感測放大器電路
202．．．保持器電路
204．．．NMOS電晶體
206．．．抗噪反及閘
600．．．感測放大器電路
602．．．保持器電路
604．．．NMOS電晶體
606．．．PMOS電晶體
700．．．感測放大器電路
702．．．保持器電路
704．．．NMOS電晶體
706．．．PMOS電晶體
712．．．保持器電路
714．．．NMOS電晶體
716．．．PMOS電晶體
800．．．感測放大器電路
802．．．保持器電路
804．．．NMOS電晶體
806．．．PMOS電晶體
808．．．噪音臨限控制電路
810．．．強NMOS電晶體
第1圖為一習知的感測放大器電路100示意圖；
第2圖為依據本發明一實施之一感測放大器電路200示意圖；
第3圖為噪音臨限控制電路206一實例之示意圖；
第4圖為跳變點或電壓之示意圖；
第5圖為該位元線讀取/感測放大器之輸出示意圖；
第6圖為本發明另一實施例之感測放大器電路600示意圖；
第7A圖為依照本發明另一實施例之感測放大器電路700示意圖；
第7B圖為第7A圖中之感測放大器電路之變形；
第8圖為依照本發明另一實施例之感測放大器電路示意圖。
108a．．．位元線
108b．．．位元線
110．．．預充電器
114．．．控制訊號
200．．．感測放大器電路
202．．．保持器電路
204．．．NMOS電晶體
206．．．抗噪反及閘

Claims (16)

  1. 一種感測放大器電路，包括：二位元線；一感測放大器輸出；一保持器電路，包括至少一NMOS電晶體以及至少一PMOS電晶體，該至少一NMOS電晶體以及該至少一PMOS電晶體串聯連接，該保持器電路連接該感測放大器輸出、一電壓位準以及該二位元線中之至少一位元線，其中該保持器電路已被調整尺寸使得能夠提供充足電流以補償該至少一位元線的漏電流，並且該至少一PMOS電晶體依據該感測放大器輸出而將該電壓位準施加於該至少一位元線；以及一噪音臨限控制電路，用以利用該二位元線來產生該感測放大器輸出，其中該噪音臨限控制電路降低該感測放大器輸出之跳變點，而該跳變點為該感測放大器之輸出由一高位準切換至一低位準時之最高電壓。
  2. 如申請專利範圍第1項所述之感測放大器電路，其中該至少一NMOS電晶體之一閘極係連接至一電源供應節點，而該至少一NMOS電晶體之一源極係連接至對應之該位元線，該至少一NMOS電晶體之一汲極係透過至少一PMOS電晶體連接至該電源供應節點。
  3. 如申請專利範圍第1項所述之感測放大器電路，其中該至少一NMOS電晶體之一閘極與一汲極係連接至一電源供應節點，而該至少一NMOS電晶體之一源極係透過該至少一PMOS電晶體連接至對應之該位元線。
  4. 如申請專利範圍第1項所述之感測放大器電路，其中該至少一NMOS電晶體之一閘極與一汲極相連接而成為一二極體，該汲極係透過該至少一PMOS電晶體連接至一電源供應節點，該至少一NMOS電晶體之一源極係連接至對應之該位元線。
  5. 如申請專利範圍第1項所述之感測放大器電路，其中該至少一NMOS電晶體之一源極係透過該至少一PMOS電晶體連接至一電源供應節點，且該至少一NMOS電晶體之一汲極係連接至對應之該位元線，該至少一NMOS電晶體之一閘極係連接至該電源供應節點。
  6. 如申請專利範圍第1項所述之感測放大器電路，其中該至少一NMOS電晶體之一源極係透過該至少一PMOS電晶體連接至一電源供應節點，且該至少一NMOS電晶體之一汲極係連接至對應之該位元線，該至少一NMOS電晶體之一閘極係連接至該至少一NMOS電晶體之該源極。
  7. 如申請專利範圍第1項所述之感測放大器電路，其中該噪音臨限控制電路係一半史密茲觸發器(half-Schmitt trigger)電路或一史密茲觸發器(Schmitt trigger)電路。
  8. 一種記憶體，具有一感測放大器電路，其中該感測放大器電路包括：二位元線；一感測放大器輸出；一保持器電路，包括至少一NMOS電晶體以及至少 一PMOS電晶體，該至少一NMOS電晶體以及該至少一PMOS電晶體串聯連接，該保持器電路連接該感測放大器輸出、一電壓位準以及該二位元線中之至少一位元線，其中該保持器電路已被調整尺寸使得能夠提供充足電流以補償該至少一位元線的漏電流，並且該至少一PMOS電晶體依據該感測放大器輸出而將該電壓位準施加於該至少一位元線之電壓位準；以及一噪音臨限控制電路用以利用該二位元線來產生該感測放大器輸出，其中該噪音臨限控制電路控制該感測放大器輸出之跳變點，而該跳變點為該感測放大器之輸出由一高位準切換至一低位準時之最高電壓。
  9. 如申請專利範圍第8項所述之記憶體，其中該記憶體為靜態隨機存取記憶體(static dynamic random access memory，SRAM)。
  10. 如申請專利範圍第8項所述之記憶體，其中該NMOS電晶體之一閘極係連接至一電源供應節點，而該NMOS電晶體之一源極係連接至對應之該位元線，該NMOS電晶體之一汲極係透過該至少一PMOS電晶體連接至該電源供應節點。
  11. 如申請專利範圍第8項所述之記憶體，其中該至少一NMOS電晶體之一閘極及一汲極係連接至該電源供應節點，而該至少一NMOS電晶體之一源極係透過該至少一PMOS電晶體連接至對應之該位元線。
  12. 如申請專利範圍第8項所述之記憶體，其中該至少一NMOS電晶體之一閘極與一汲極相連接而成為一二 極體，該源極係透過該至少一PMOS電晶體連接至一電源供應節點。
  13. 如申請專利範圍第8項所述之記憶體，其中該至少一NMOS電晶體之一源極係透過該至少一PMOS電晶體連接至該電源供應節點，而該至少一NMOS電晶體之一汲極係連接至對應之該位元線，該至少一NMOS電晶體之一閘極係連接至該電源供應節點。
  14. 如申請專利範圍第8項所述之記憶體，其中該噪音臨限控制電路為一半史密茲觸發器電路或一史密茲觸發器電路。
  15. 一種感測放大器電路，包括：二位元線；一感測放大器輸出；一電源供應節點，具有一電源供應電壓；一保持器電路包括至少一NMOS電晶體以及至少一PMOS電晶體，該至少一NMOS電晶體以及該至少一PMOS電晶體串聯連接，該保持器電路連接該感測放大器輸出、一電壓位準以及該二位元線中之至少一位元線，其中該保持器電路已被調整尺寸使得能夠提供充足電流以補償該至少一位元線的漏電流，並且該至少一PMOS電晶體依據該感測放大器輸出而將該電壓位準施加於該至少一位元線，而該至少一NMOS電晶體之一閘極係連接至該電源供應節點，而該至少一NMOS電晶體之一源極係連接至對應之該位元線，該至少一NMOS電晶體之一汲極係透過該至少一PMOS電晶體連接至該電源供應 節點；以及一噪音臨限控制電路，用以利用該二位元線來產生該感測放大器輸出，其中該噪音臨限控制電路降低該感測放大器輸出之跳變點，而該跳變點為該感測放大器之輸出由一高位準切換至一低位準時之最高電壓。
  16. 如申請專利範圍第15項所述之感測放大器電路，其中該噪音臨限控制電路係一半史密茲觸發器電路或一史密茲觸發器電路。
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