KR101215815B1 - 저전압 ｓｒａｍ과 레지스터 파일을 위한 감지 증폭 방법 - Google Patents

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Abstract

SRAM을 위한 감지 증폭 방법이 개시된다. 본 발명의 일실시예에 따르면, 감지 증폭기 회로는 비트 라인, 감지 증폭 출력, 전원 전압을 갖는 전원 노드, NMOS 트랜지스터를 포함하는 키퍼 회로 및 노이즈 임계 제어 회로를 구비한다. 키퍼 회로는 비트 라인의 누설 전류를 보상하기 위하여 충분한 전류를 공급할 수 있고, 비트 라인의 전압 레벨을 유지할 수 있는 크기로 구성되고, 노이즈 임계 제어 회로는 감지 증폭 출력의 트립 포인트를 낮춘다.

Description

저전압 ＳＲＡＭ과 레지스터 파일을 위한 감지 증폭 방법 {SENSE AMPLIFIER SCHEME FOR LOW VOLTAGE SRAM AND REGISTER FILES}
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로, 상세하게는 메모리 어레이에 관한 것이다. 더욱 상세하게는 비트셀 내의 데이터를 센싱하기 위해 싱글 엔디드 센싱(single ended sensing)을 이용하는 정적 랜덤 액세스 메모리(SRAM) 어레이 및/또는 레지스터 파일의 구조 및 동작에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM)는 일반적으로 집적 회로에 사용된다. SRAM 셀은 리프레시(Refresh)할 필요없이 데이터를 저장할 수 있는 유리한 특징이 있다. SRAM 셀은 다른 개수의 트랜지스터를 포함할 수도 있으나, 보통은 트랜지스터의 수에 따라 예를 들어 6트랜지스터 셀(6T) SRAM, 8트랜지스터 셀(8T) SRAM 등으로 불려진다. 트랜지스터는 데이터 비트를 저장하기 위해서 일반적으로 데이터 래치(latch)를 형성한다. 트랜지스터로의 액세스를 제어하기 위해서 부가적으로 트랜지스터가 추가될 수 있다. SRAM 셀은 일반적으로 행과 열을 갖는 어레이 구조로 배열된다. 주로, SRAM 셀의 각 행은 현재 SRAM 셀이 선택되는지 여부를 결정하는 워드 라인(word-line)과 연결된다. SRAM 셀의 각 열은 데이터 비트를 선택된 SRAM 셀에 저장하거나 선택된 SRAM 셀로부터 저장된 데이터 비트를 읽기 위해 사용되는 비트 라인(bit-line)(또는 한 쌍의 비트 라인)과 연결된다.
레지스터 파일은 중앙 처리 장치(central processing unit : CPU)내의 프로세서 레지스터의 어레이이다. 집적회로 기반의 레지스터 파일은 일반적으로 복수의 포트(ports)를 갖는 빠른 SRAM으로 구현된다. 그러한 SRAM은 전용 읽기 포트(read port) 및 쓰기 포트(write port)를 가지는 것으로 구별되며, 반면 보통의 멀티 포트 SRAM은 일반적으로 동일한 포트를 통해 읽기/쓰기를 행한다.
집적 회로의 크기가 작아짐에 따라, 집적회로의 구동 전압은 감소하고 메모리 회로의 구동 전압 역시 감소한다. 따라서, SRAM 셀이 얼마나 정확하게 데이터 비트를 읽고 쓰는지를 측정하는데 이용되는 SRAM 셀의 읽기/쓰기 마진(margin)은 각각 감소한다. 정적 노이즈(static noise)가 존재하므로, 감소된 읽기/쓰기 마진은 읽는 동작과 쓰는 동작을 함에 있어 오류의 확률을 높일 수 있다.
메모리 셀의 싱글 엔디드 센싱(single ended sensing)을 위해서, 프리 차지(precharge)된 로컬 비트 라인은 비트 셀에 저장된 데이터에 따라 프리 차지된 레벨에 머물러 있거나 그라운드 레벨로 디스차지(discharge)된다. 셀이 로컬 비트 라인을 디스차지할 데이터 값을 가지고 있지 않으면, 로컬 비트 라인이 플로팅 상태인 경우, 저주파로 동작하는 동안 패스 게이트(pass gates)(한 열의 모든 셀들)로부터의 누설이 로컬 비트 라인을 0으로 디스차징하므로, 잘못된 센싱을 야기하게 된다. 이와 같은 잘못된 센싱을 피하기 위해, 로컬 비트 라인은 약한(작은 전류) 프리 차저(precharger) 장치, 즉, 키퍼(keeper) 회로를 통해 Vdd로 유지된다.
도 1은 종래의 감지 증폭기 회로(100)로 SRAM 어레이나 레지스터 파일의 일구성이 될 수 있고, 키퍼 회로(102)를 포함하는 종래의 감지 증폭기 회로(100)를 나타낸다. 키퍼 회로(102)를 구성하는 소자들의 크기는 비트셀이 키퍼 회로(102)가 정상적인 읽기 동작 동안 오버파워(overpower)될 수 있게 하기 위해서 매우 중요하다. 감지 증폭기 회로(100)는 비트 라인과 연결되어 있다.
즉, 탑 비트 라인(top bit-line)(108a)과 바텀 비트 라인(bottom bit-line)(108b)에 연결되어 있다. 프리 차저(110)는 읽기 동작이 없는 경우에는 제어 신호(114)에 따라 로컬 비트 라인(108a, 108b)을 높은 상태(high state)로 차지시킨다. 도 1에 도시된 메모리를 제조함에 있어서, 성능 파라미터(performance parameter)의 변경은 용인될 수 있다. 프로세스 코너(process corners)는 최소 및/또는 최대 요구 성능 파라미터를 갖는 집적 회로를 언급한다. 스큐 코너(skew corners)는 그 서브 회로에서 최소 및 최대 요구 성능 파라미터 모두를 갖는 집적 회로를 언급한다. 저전압과 스큐 코너(예를 들면, 비트 라인(108a, 108b)의 느린 어레이 트랜지스터들과 키퍼 회로(102)내의 빠른 주변 트랜지스터들)에서, 비트 라인(108a, 108b)과 연결된 비트 셀은 키퍼 회로(102)를 오버파워시킬수가 없다. 따라서, 최소 요구 전원 전압(lowest desirable power supply voltage), 즉, Vdd_min에서는 회로를 오류없이 동작시키는데 한계가 존재한다.
저전압에서 정상적으로 동작하는 감지 증폭기 회로(100)를 제조하는 한가지 방법은 키퍼 트랜지스터(104)의 채널 길이를 늘리거나 폭을 좁게 함으로써 키퍼 회로(102)의 저항을 크게 만드는 것이다. 이로써 키퍼 회로(102)를 비트 라인(108a, 108b)의 비트 셀에 의해 용이하게 제어될 수 있게 한다. 하지만, 이 방법은 키퍼 트랜지스터(104)가 차지하는 공간과 키퍼 회로(102)가 패스 게이트로부터의 누설 전류를 공급하여 동작시키기 위해 필요한 전류 레벨 때문에 한계가 있다.
저전압에서 동작 가능한 감지 증폭기 회로(100)를 만드는 또 한가지 방법은 NAND 게이트(106)의 트립 포인트 전압(trip point voltage)를 높히는 것이다. 여기서 트립 포인트란 감지 증폭기 출력이 하이 레벨에서 로우 레벨로 바뀔 때 가장 높은 전압을 말한다. 예를 들면, 상기 목적을 위하여 NAND 게이트(106)가 NMOS와 PMOS를 포함할 때, NAND 게이트(106)의 β값이 증가될 수 있다. 여기서, β값이란 Wp/Wn이고, Wp와 Wn은 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 폭을 의미한다.
β비는 CMOS 회로에서 트립 포인트를 결정한다. 그러나, 이는 트립 포인트가 높아지기 때문에 감지 증폭기 회로(100)가 고전압에 가까운 노이즈에 민감해지게 할 것이다. 예를 들면, 비트 라인(108a 또는 108b)에 고전압에 가까운 노이즈가 있을 때, 출력 전압은 노이즈 때문에 NAND 게이트(106)의 트립 포인트보다 낮아질 수 있고, 이는 오동작을 야기한다.
따라서, SRAM 및/또는 레지스터 파일이 저전압에서도 로컬 비트 라인의 센싱 오류를 방지하기 위한 방법이 요구된다.
SRAM을 위한 감지 증폭 방법이 개시된다. 본 발명의 일실시예에 따르면, 감지 증폭기 회로는 비트 라인, 감지 증폭 출력(sense amplifer output), 전원 전압(power supply voltage)을 갖는 전원 노드, NMOS 트랜지스터를 포함하는 키퍼(keeper) 회로 및 노이즈 임계 제어 회로(또는 감지 증폭 수신기)를 포함한다. 키퍼 회로는 비트 라인의 누설 전류를 보상하기 위해 충분한 전류를 공급하는 크기를 가지고, 비트 라인의 전압 레벨을 유지하며, 노이즈 임계 제어 회로는 감지 증폭 출력의 트립 포인트를 낮춘다. 트립 포인트는 감지 증폭 출력이 높은 레벨에서 낮은 레벨로 바뀔 때의 가장 높은 전압이다.
본 발명의 일실시예에 따르면, 키퍼 회로내 NMOS 트랜지스터의 게이트 노드는 전원 노드에 연결되고, 그 소스 노드는 비트 라인에 연결된다. NMOS 트랜지스터의 드레인 노드는 피드백 PMOS 트랜지스터를 통해 전원 노드와 연결될 수 있다. 다른 실시예에서는, NMOS 트랜지스터의 게이트 노드와 드레인 노드가 전원 노드에 연결되고, 그 소스 노드는 PMOS 트랜지스터를 통해 비트 라인과 연결된다. 또 다른 실시예에서는, NMOS 트랜지스터의 게이트 노드와 드레인 노드를 연결하여 다이오드로 구성된 NMOS 트랜지스터의 드레인 노드가 PMOS 트랜지스터를 통해 전원 노드에 연결된다. NMOS 트랜지스터의 소스 노드는 비트 라인과 연결될 수 있다.
본 발명의 또 다른 실시예에 있어서, NMOS 트랜지스터의 소스 노드는 PMOS 트랜지스터를 통해 전원 노드에 연결되고, 드레인 노드는 비트 라인과 연결된다. NMOS 트랜지스터의 게이트 노드는 전원 노드 또는 NMOS 트랜지스터의 소스 노드와 연결될 수 있다.
본 발명의 일실시예에 있어서, 노이즈 임계 제어 회로(또는 감지 증폭 수신기)는 하프 슈미트 트리거 회로(half-Schmitt trigger circuit) 또는 슈미트 트리거가 될 수 있다. 하지만, 기술된 실시예들은 발명의 구현을 위한 다양한 방법을 기재한 것일 뿐이며, 발명의 범위를 제한하는 것은 아니다. 당업자들은 다양한 대체 실시예를 마련할 수 있다.
본 발명의 또 다른 실시예에 있어서 메모리 회로는 SRAM 어레이를 포함하고, SRAM 어레이는 상술한 감지 증폭기 회로를 포함한다. 메모리 회로는 레지스터 파일의 일구성 또는 이와는 다른 회로나 장치 및/또는 시스템일 수도 있다.
본 명세서에 대한 이해를 돕기 위해 다음과 같은 도면과 함께 상세한 설명이 기술될 것이다.
도 1은 종래 감지 증폭기 회로의 개략도이다.
도 2는 본 발명의 일실시예에 따른 감지 증폭기 회로의 개략도이다.
도 3은 도 2의 노이즈 임계 제어 회로(206)의 예로 사용되기 위한 하프 슈미트 트리거 회로의 개략도이다.
도 4는 (1)β=3.3인 종래 회로 (2)β=16.7인 종래 회로 (3)β=3.3인 경우의 본 발명의 일실시예에 따른 회로에서 동일한 비트 라인 기울기에서 감지 증폭 수신기가 스위칭하는 전압 또는 트립 포인트를 나타내는 비트 라인 리드/감지 증폭기/리드의 출력을 나타내는 그래프이다.
도 5는 (1)β=3.3인 종래 회로 (2)β=16.7인 종래 회로 (3)β=3.3인 본 발명의 일실시예에 따른 회로에서, 종래 회로와 본 회로에서 서로 다른 비트 라인 전압 라인에서의 비트 라인 기울기를 보여주는 비트 라인 리드/감지 증폭기/리드의 출력을 나타내는 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 감지 증폭기 회로에 대한 개략도이다.
도 7a는 본 발명의 또 다른 실시예에 따른 감지 증폭기 회로에 대한 개략도이다.
도 7b는 도 7a에 도시된 실시예의 변형예에 대한 개략도이다.
도 8은 본 발명의 또 다른 실시예에 따른 감지 증폭기 회로에 대한 개략도이다.
본 발명의 바람직한 실시예들에 따른 회로에 대하여 상세히 설명하기로 한다. 그러나, 본 발명은 다양한 특정 환경에서 구현될 수 있는 많은 응용가능한 발명의 개념들을 제공한다는 것을 이해해야 한다. 여기에 설명된 특정 실시예들은 단순한 예시에 불과할 뿐 이에 한정되지 않는다는 사실은 당업자에 있어 자명할 것이다.
도 2는 본 발명의 일실시예에 따른 감지 증폭기 회로(200)에 대한 개략도이다. 본 감지 증폭기 회로(200)는 키퍼 회로(202)를 구비한다. 감지 증폭기 회로(200)는 비트 라인들, 즉, 탑 비트 라인(top bit-line)(208a)과 바텀 비트 라인(bottom bit-line)(208b)과 연결되어 있다. 프리 차저(210)는 리딩(reading) 동작이 없으면, 제어 신호(214)에 의하여 로컬 비트 라인(208a, 208b)을 높은 상태로 차징한다.
나아가, 키퍼 회로(202)는 NMOS 트랜지스터(204)와 노이즈 방지(noise resistant) NAND 게이트(206)를 구비한다. 본 예에서는, 키퍼 회로(202)의 NMOS 트랜지스터(204)의 게이트 노드가 전원 노드와 연결되고, 소스 노드는 비트 라인과 연결되어 있다.
NMOS 트랜지스터(204)의 드레인 노드는 PMOS 트랜지스터를 통해 전원 노드와 연결되어 있다. NMOS 트랜지스터(204)는 비트 라인 리드 전압이 Vdd-VT(여기서, VT는 트랜지스터의 임계 전압)에 해당할 때까지 오직 서브 임계값내에 있어서, 효과적으로 키퍼 회로(202)를 약하게, 즉, 전압이 감소함에 따라 비트 라인에 의해 쉽게 제압되도록 만든다. 본 발명에 따른 일실시예에서 노이즈 방지 NAND 게이트(206)(또는 노이즈 임계 제어 회로)는 하프 슈미트 트리거(half-Schmitt trigger)이고, 또 다른 실시예에서 노이즈 방지 NAND 게이트(206)는 도 2에 도시된 슈미트 트리거(Schmitt trigger)이다. 그러나, 이와 다른 실시예에 따른 회로에서는 각 소자들을 재배열하여 β비가 줄거나 트립 포인트를 작게 하여도 좋다.
도 3은 도2의 NAND 게이트 심볼로 표시된, 하프 슈미트 트리거 회로를 사용한 잡음 임계 제어 회로(206)의 일례를 나타내는 개략도이다.
감지 증폭기 출력의 트립 포인트를 낮춤으로써, 비트 라인에 있어서 더욱 낮은 프리 차지 전압 레벨을 사용하는 것이 가능해지고, 비트 라인 리드에 있어서의 센싱 오류를 방지할 수 있다. 새로운 회로 구성의 개선된 비트 라인 기울기(slope)로 인하여 출력할 비트 라인의 응답 시간이 감소된다. 감지 증폭 출력의 응답 시간은 이와 같이 새로운 방식에 의하여 더욱 빨라진다. 나아가, 적어도 몇몇 실시예에 있어서는, 로컬 비트 라인은 Vdd 대신 Vdd-VT까지 프리 차지된다.
도 2에 도시된 NMOS 트랜지스터들(204)을 사용하는 키퍼 회로(202)는, 키퍼 회로(202)를 약하게, 즉, 비트 라인에 의해 쉽게 제압되도록 만든다. 그러나, 이는 종래의 회로에서 비트 라인(108a, 108b)의 전압이 불안정할 때 노이즈가 생기기 쉽게 만든다. 이를 피하기 위하여, 노이즈 임계 제어 회로(206), 예를 들면, 하프 슈미트 트리거 회로 또는 슈미트 트리거 회로가 종래 기술의 NAND 게이트(106)를 대신하여 이용된다. 이 방법은 낮은 트립 포인트에 의한 낮은 전원 전압에서 센싱 오류 없이 비트 라인 리드 동작을 수행할 수 있게 한다.
도 4는 동일한 비트 라인 기울기에서 (1)종래 회로에서 β=3.3일 때, (2)종래 회로에서 β=16.7일 때, (3)본 발명에 따른 회로에서 β=3.3일 때 트립 포인트 또는 감지 증폭 수신기가 스위칭할 때의 전압을 나타내는 그래프이다. 비트 라인 리드 플롯(plot)은 도 1에 도시된 종래 회로(100)에 기초한다. 도 4에서, β=3.3일 때 종래 회로(100)에서는 포인트 (1)에서 트립 포인트를 갖는다. β=16.7일 때 종래 회로(100)에서는 포인트 (2)에서 트립 포인트를 갖는다. β값을 증가시키는 것은 키퍼 회로(102)를 약하게 만들어, 낮은 전원 공급 전압에서 비트 라인 리드가 키퍼 회로(102)를 쉽게 제압(overcome)할 수 있게 하기 위함이다. 도 4에 도시된 바와 같이, 트립 포인트(2)는 트립 포인트(1) 보다 높다. 본 발명의 일실시예에 따른 전원 전압 0.7V에서의 회로 시뮬레이션(simulation)에서는, 그 차이가 약 34mV였다. 그러나, 트립 포인트를 증가함으로써, 감지 증폭기 출력은 노이즈에 의한 비트 라인 리드 전압 불안정을 일으킬 수 있다. 이는 종래 회로가 낮은 전압에서 동작하기 어렵게 만든다. 반면에, 본 발명의 일실시예에 따른 β=3.3에서의 제안 회로(200)는 포인트(3)에서 트립 포인트를 갖는다. 트립 포인트(3)은 포인트 (1)이나 (2)보다 낮다. 전원 전압 0.7V에서의 시뮬레이션에서, 포인트(1)과 포인트(3)의 차이는 약 77mV였고, 포인트(2)와 포인트(3)의 차이는 약 111mV였다. 이는 제안되는 회로를 낮은 전압에서 더 동작하기 용이하게 만든다. 또한, 전원 전압 0.6V에서의 또 다른 시뮬레이션에서는, 종래 기술에 따른 두 개의 감지 증폭기 회로가 전혀 동작하지 않았다. 즉, 감지 증폭기 출력이 비트 라인 전압이 떨어졌을 때 스위칭되지 않는 반면, 제안되는 회로는 적절히 동작하였다.
도 5는 (1)β=3.3인 종래 회로 (2)β=16.7인 종래 회로 (3)β=3.3인 본 발명의 일실시예에 따른 회로에서, 종래 회로와 본 회로에서 서로 다른 비트 라인 전압 라인에서의 비트 라인 기울기를 보여주는 비트 라인 리드/감지 증폭기/리드의 출력을 나타내는 그래프이다. 도 5는 본 발명의 일실시예에 따른 감지 증폭기 회로(200)에 대한 별개의 비트 라인 리드 전압 플롯(plot)을 보여준다. 도 1에 도시된 종래 회로(100)에 기초한 동일한 비트 라인 리드 전압은 이해의 편의를 위해 도시하였다. 도시된 바와 같이, β=16.7일 때 종래 회로(100)에서의 응답 시간(트립 포인트(2)가 위치한 시간)은 β=3.3일 때의 종래 회로(100)의 포인트(1)의 응답 시간 보다 짧다. 그러나, 제안되는 회로에서의 응답 시간(트립 포인트(3)이 위치한 시간)은 β=16.7일 때의 종래 회로에서의 응답 시간(트립 포인트(2)가 위치한 시간)보다 훨씬 짧다. 전원 전압이 0.7V일 때의 한 시뮬레이션에서는, 포인트 (3)과 포인트(2)의 차이가 거의 0.2ns인 반면, 포인트(3)과 포인트(1)의 차가 거의 0.9ns이다.
도 6은 본 발명의 다른 실시예에 따른 감지 증폭기 회로(600)의 개략도이다. 본 실시예에서는, 키퍼 회로(602)의 NMOS 트랜지스터(604)는 NMOS 트랜지스터(604)의 게이트 노드와 드레인 노드를 연결함으로써 다이오드로 구성되었다. NMOS 트랜지스터(604)의 드레인 노드는 PMOS 트랜지스터(606)를 통하여 전원 노드 Vdd와 연결되어 있다. NMOS 트랜지스터(604)의 소스 노드는 비트 라인(208a) 및/또는 비트 라인(208b)와 연결되어 있다.
도 7a는 본 발명의 또 다른 실시예에 따른 감지 증폭기 회로(700)의 개략도이다. 본 실시예에서는, 키퍼 회로(702)의 NMOS 트랜지스터(704)의 게이트 노드와 드레인 노드가 연결되어 전원 노드 Vdd에 연결되어 있고, 소스 노드는 PMOS 트랜지스터(706)를 통하여 비트 라인(208a) 및/또는 비트 라인(208b)에 연결되어 있다.
도 7b는 도 7a에 도시된 감지 증폭기 회로의 변형례에 대한 개략도이다. 본 실시예에서는, 키퍼 회로(712)의 NMOS 트랜지스터(714)의 게이트 노드와 드레인 노드가 전원 노드 Vdd에 연결되어 있고, 소스 노드는 PMOS 트랜지스터(716)를 통하여 비트 라인(108a) 및 비트 라인(108b)에 연결되어 있다.
도 8은 본 발명의 또 다른 실시예에 따른 감지 증폭기 회로(800)의 개략도이다. 본 실시예에 따르면, 키퍼 회로(802)의 NMOS 트랜지스터(804)의 소스 노드는 PMOS 트랜지스터(806)를 통하여 전원 노드와 연결되어 있고, 드레인 노드는 비트 라인(208a) 및 비트 라인(208b)에 연결되어 있다. NMOS 트랜지스터(804)의 게이트 노드는 전원 노드 Vdd에 연결되어 있다. 본 실시예에 따르면, 강한 NMOS 트랜지스터(810)를 포함하는 노이즈 임계 제어 회로(808)는 NAND 게이트(206)의 β값을 효과적으로 낮춤으로써 감지 증폭 출력(212)의 트립 포인트를 낮추기 위하여 기본(conventional) NAND 게이트(206)에 병렬로 연결되어 있다.
이상 본 발명 및 그 이점들이 상세히 기술되었지만, 청구항들에 의해 정의된 발명의 범위 및 기술적 사상을 벗어나지 않고 다양한 변형례, 치환례 및 변경례가 만들어질 수 있다는 사실을 이해해야 한다. 예를 들면, 도 2, 도 3 및 도 6 내지 도 9에 도시된 한 쌍의 비트 라인 회로를 대신해서 싱글 비트 라인 회로는, 두 개의 입력을 갖는 NAND 게이트를 대신해 하나의 입/출력을 갖는 인버터를 사용할 수도 있다.
게다가, 본 발명의 범위는 상세한 설명에 개시된 특정 실시예에 한정되지 않는다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 알 수 있는 바와 같이, 본원의 기재에 대응하는 실시예들과 실질적으로 동일한 기능을 수행하고, 또는 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 앞으로 개발될 것들이 본 발명에 따라 이용될 수 있다. 따라서, 다음의 청구항들은 권리 범위 안에 그러한 개발들을 포함한다.

Claims (16)

  1. 삭제
  2. 비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부 및 상기 비트 라인에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트(trip point)를 낮추는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 게이트 노드는 전원 노드와 연결되고, 상기 NMOS 트랜지스터의 소스 노드는 상기 비트 라인과 연결되는 것인 감지 증폭기 회로.
  3. 제 2항에 있어서,
    상기 NMOS 트랜지스터의 드레인 노드는 PMOS 트랜지스터를 통하여 상기 전원 노드에 연결되는 것인 감지 증폭기 회로.
  4. 비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부 및 상기 비트 라인에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트(trip point)를 낮추는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 게이트 노드와 드레인 노드는 전원 노드와 연결되고, 상기 NMOS 트랜지스터의 소스 노드는 PMOS 트랜지스터를 통해 상기 비트 라인과 연결되는 것인 감지 증폭기 회로.
  5. 비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부 및 상기 비트 라인에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트(trip point)를 낮추는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 게이트 노드와 드레인 노드를 연결함으로써 다이오드로 구성되는 상기 NMOS 트랜지스터의 드레인 노드는 PMOS 트랜지스터를 통해 전원 노드와 연결되며, 상기 NMOS 트랜지스터의 소스 노드는 상기 비트 라인과 연결되는 것인 감지 증폭기 회로.
  6. 비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부 및 상기 비트 라인에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트(trip point)를 낮추는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 소스 노드는 PMOS 트랜지스터를 통해 전원 노드와 연결되고, 상기 NMOS 트랜지스터의 드레인 노드는 상기 비트 라인과 연결되며, 상기 NMOS 트랜지스터의 게이트 노드는 상기 전원 노드와 연결되고, 상기 NMOS 트랜지스터의 게이트 노드는 상기 NMOS 트랜지스터의 상기 소스 노드와 연결되는 것인 감지 증폭기 회로.
  7. 비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부 및 상기 비트 라인에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트(trip point)를 낮추는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 노이즈 임계 제어 회로는 하프 슈미트(half-Schmitt) 트리거 회로 또는 슈미트(Schmitt) 트리거 회로인 것인 감지 증폭기 회로.
  8. 삭제
  9. 감지 증폭기 회로를 갖는 메모리에 있어서, 상기 감지 증폭기 회로는,
    비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트를 제어하는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 게이트 노드는 전원 노드와 연결되고, 상기 NMOS 트랜지스터의 소스 노드는 상기 비트 라인과 연결되는 것인 메모리.
  10. 감지 증폭기 회로를 갖는 메모리에 있어서, 상기 감지 증폭기 회로는,
    비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트를 제어하는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 게이트 노드와 드레인 노드는 전원 노드와 연결되고, 상기 NMOS 트랜지스터의 소스 노드는 PMOS 트랜지스터를 통해 상기 비트 라인과 연결되는 것인 메모리.
  11. 감지 증폭기 회로를 갖는 메모리에 있어서, 상기 감지 증폭기 회로는,
    비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트를 제어하는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 게이트 노드와 드레인 노드를 연결함으로써 다이오드로 구성되는 상기 NMOS 트랜지스터의 드레인 노드는 PMOS 트랜지스터를 통해 전원 노드와 연결되는 것인 메모리.
  12. 감지 증폭기 회로를 갖는 메모리에 있어서, 상기 감지 증폭기 회로는,
    비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트를 제어하는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 소스 노드는 PMOS 트랜지스터를 통하여 전원 노드와 연결되고, 상기 NMOS 트랜지스터의 드레인 노드는 상기 비트 라인과 연결되는 것인 메모리.
  13. 감지 증폭기 회로를 갖는 메모리에 있어서, 상기 감지 증폭기 회로는,
    비트 라인;
    감지 증폭기 출력부;
    NMOS 트랜지스터를 구비하고, 상기 비트 라인에 연결되며, 상기 비트 라인의 누설 전류를 보상하고 상기 비트 라인의 전압 레벨을 유지하도록 구성된 키퍼 회로; 및
    상기 감지 증폭기 출력부에 연결되고, 상기 감지 증폭기 출력부의 트립 포인트를 제어하는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 노이즈 임계 제어 회로는 하프 슈미트 트리거 회로 또는 슈미트 트리거 회로인 것인 메모리.
  14. 삭제
  15. 비트 라인;
    감지 증폭기 출력부;
    전원 전압을 갖는 전원 노드;
    NMOS 트랜지스터를 포함하고, 상기 비트 라인의 전압 레벨을 유지하기 위하여 상기 비트 라인의 누설 전류를 보상하도록 구성된 키퍼 회로로서, 상기 NMOS 트랜지스터의 게이트 노드가 상기 전원 노드와 연결되고 상기 NMOS 트랜지스터의 소스 노드가 상기 비트 라인과 연결된 것인 상기 키퍼 회로; 및
    상기 감지 증폭기 출력부의 트립 포인트를 낮추는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 NMOS 트랜지스터의 드레인 노드는 PMOS 트랜지스터를 통해 상기 전원 노드와 연결된 것인 감지 증폭기 회로.
  16. 비트 라인;
    감지 증폭기 출력부;
    전원 전압을 갖는 전원 노드;
    NMOS 트랜지스터를 포함하고, 상기 비트 라인의 전압 레벨을 유지하기 위하여 상기 비트 라인의 누설 전류를 보상하도록 구성된 키퍼 회로로서, 상기 NMOS 트랜지스터의 게이트 노드가 상기 전원 노드와 연결되고 상기 NMOS 트랜지스터의 소스 노드가 상기 비트 라인과 연결된 것인 상기 키퍼 회로; 및
    상기 감지 증폭기 출력부의 트립 포인트를 낮추는 노이즈 임계 제어 회로
    를 포함하고, 상기 트립 포인트는 상기 감지 증폭기 출력부가 높은 레벨에서 낮은 레벨로 스위칭되는 경우의 가장 높은 전압이고,
    상기 노이즈 임계 제어 회로는 하프 슈미트 트리거 회로 또는 슈미트 트리거 회로인 것인 감지 증폭기 회로.
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