KR102157670B1 - 단일 비트 라인을 이용하는 메모리 장치 및 그 제어 방법 - Google Patents

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정성욱
조건희
박주현
오태우
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연세대학교 산학협력단
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Abstract

본 발명은 리드 및 라이트 동작에서 슈미트 트리거 인버터의 피드백 소스와 피드백 소스와 관련된 피드백 전압을 선택적으로 제거하여 리드 및 라이트 동작의 효율성을 향상시키는 기술에 관한 것으로, 본 발명의 일실시예에 따른 단일 비트 라인을 이용하는 메모리 장치는 제1 데이터 노드에 연결된 트랜지스터들 중 어느 하나의 동작을 제어하여 상기 제1 데이터 노드에 대한 피드백 전압을 제어하는 제1 인버터부, 제2 데이터 노드에 연결된 피드백 트랜지스터의 소스 전압을 제어하는 제2 인버터부 및 일 비트 라인 및 상기 제1 데이터 노드에 연결된 패스 게이트 트랜지스터의 동작을 제어하여 상기 제1 데이터 노드와 상기 제2 데이터 노드에서의 홀드 동작, 리드 동작 또는 라이트 동작을 제어하는 데이터 제어부를 포함할 수 있다.

Description

단일 비트 라인을 이용하는 메모리 장치 및 그 제어 방법{MEMORY DEVICE USING SINGLE-ENDED BITLINE AND CONTROL METHOD THEREOF}
본 발명은 단일 비트 라인을 이용하여 리드 및 라이트 동작을 수행하는 정적 랜덤 액세스 메모리 장치에 관한 것으로, 리드 및 라이트 동작에서 슈미트 트리거 인버터의 피드백 소스와 피드백 소스와 관련된 피드백 전압을 선택적으로 제거하여 리드 및 라이트 동작의 효율성을 향상시키는 기술에 관한 것이다.
종래 기술에 따른 슈미트 트리거 인버터(Schmitt-trigger Inverter)는 데이터를 로우 상태에서 하이 상태로 전이하는 동안, 포지티브 피드백 트랜지스터의 피드백 전압 전달 특성에 기반하여 슈미트 트리거 인버터에 연결되는 다른 인버터보다 높은 스위칭 전압을 갖을 수 있다.
또한, 슈미트 트리거 인버터(Schmitt-trigger Inverter)는 데이터를 하이 상태에서 로우 상태로 전이하는 동안, 피드백을 제공하지 않는데, 데이터를 로우 상태에서 하이 상태로 전이하는 경우에 대비하여 상대적으로 낮은 스위칭 전압을 갖을 수 있다.
이러한, 슈미트 트리거 인버터를 이용하는 정적 랜덤 액세스 메모리 장치는 10개의 트랜지스터로 구성될 수 있는데, 10개의 트랜지스터로 구성된 정적 랜덤 액세스 메모리 장치는 홀드 상태를 안정화 시키고, 낮은 전압까지 낮출 수 있어서, 대기 전력을 줄일 수 있는 장점이 있고, 리드 동작에서 리드 방해(read disturbance)가 있어도 슈미트 트리거 동작에 기반하여 데이터가 플립(flip)되지 않고, 리드 동작이 잘 이루어질 수 있다.
그러나, 10개의 트랜지스터로 구성된 정적 랜덤 액세스 메모리 장치는 비트라인이 두 개여서 리드하는데 무조건 한쪽(0인 쪽)이 디스차지되어 리드 에너지 소비가 크다는 단점이 존재한다.
종래 기술에 따른 단일 비트 라인을 이용하고, 9개의 트랜지스터로 구성된 정적 랜덤 액세스 메모리 장치는 리드 버퍼를 갖는데, 이 리드 버퍼가 홀드, 리드 및 라이트 동작의 제어와 관련된 패스 게이트 트랜지스터와 직렬 연결되어서 라이트 동작의 성능이 감소하는 단점이 존재한다.
또한, 특정 워드 라인을 통해 특정 두 개의 트랜지스터가 동시에 턴 온될 경우에만 비트라인의 전압이 셀에 전이하도록 설계 되어, 제어 신호를 인가하기 위한 워드 라인의 수가 인가되고, 제어 신호의 증가에 따른 회로의 복잡성이 증가한다는 단점이 존재한다.
한편, 단일 비트 라인을 이용하고, 11개의 트랜지스터로 구성된 정적 랜덤 액세스 메모리 장치는 교차 결합된 슈미트 트리거 인버터를 이용하여 회로의 유지 안정성이 증가하는 장점이 존재하나, 트랜지스터의 개수 증가에 따른 회로의 복잡성이 증가하고, 라이트 동작에서 하프 셀렉티드 이슈(half-selected issue)에 따른 리드 방해가 발생될 수 있다.
한국등록특허 제10-0560948호, "6 트랜지스터 듀얼 포트 에스램 셀" 미국등록특허 제9070469호, "DIGITAL FILTERS WITH MEMORY" 한국등록특허 제10-1215815호, "저전압 SRAM과 레지스터 파일을 위한 감지 증폭 방법"
J.Madhuri and S.Anitha, Analysis of Design of Schmitt Trigger Based SRAM Cell Using a Novel Power Reduction Technique
본 발명은 슈미트 트리거 인버터를 이용하여 NTV(Near Threshold Voltage)에서도 메모리 장치의 리드 안정성(read stability)를 확보하는 것을 목적으로 한다.
본 발명은 슈미트 트리거 인버터의 소스 전압을 제어하고, 선택적으로 피드백 전압을 제거하여 메모리 장치의 라이트 성능을 향상시키는 것을 목적으로 한다.
본 발명은 단일 비트 라인을 이용하여 홀드, 리드 또는 라이트 동작을 수행함으로써, 리드 동작에 소모되는 에너지를 감소시키는 것을 목적으로 한다.
본 발명은 단일 비트 라인을 이용하면서도 열(row) 또는 행(column) 하프 셀렉티드 이슈(half-selected issue)에 따른 리드 방해와 쓰기 방해를 방지하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면 메모리 장치는 제1 데이터 노드에 연결된 트랜지스터들 중 어느 하나의 동작을 제어하여 상기 제1 데이터 노드에 대한 피드백 전압을 제어하는 제1 인버터부, 제2 데이터 노드에 연결된 피드백 트랜지스터의 소스 전압을 제어하는 제2 인버터부 및 단일 비트 라인 및 상기 제1 데이터 노드에 연결된 패스 게이트 트랜지스터의 동작을 제어하여 상기 제1 데이터 노드와 상기 제2 데이터 노드에서의 홀드 동작, 리드 동작 또는 라이트 동작을 제어하는 데이터 제어부를 포함할 수 있다.
상기 제2 인버터부는, 상기 제어된 라이트 동작에서 상기 소스 전압을 하이 상태에서 로우 상태로 전이하여 스위칭 임계 전압을 하이 상태에서 로우 상태로 전이하거나 상기 제어된 홀드 동작, 리드 동작 또는 라이트 동작에서 상기 소스 전압을 하이 상태로 유지하여 상기 스위칭 임계 전압을 하이 상태로 유지하여 슈미트 트리거(Schmitt Trigger) 동작을 수행할 수 있다.
상기 제1 인버터부는, 상기 제1 데이터 노드, 제1 풀업 트랜지스터, 상기 제1 데이터 노드 및 상기 제1 풀업 트랜지스터에 연결된 제2 풀업 트랜지스터, 상기 제1 데이터 노드에 연결된 제1 풀다운 트랜지스터 및 상기 제1 풀업 트랜지스터 및 상기 제1 풀다운 트랜지스터에 연결된 제2 풀다운 트랜지스터를 포함하고, 상기 제1 데이터 노드에 연결된 트랜지스터들 중 어느 하나는 상기 제2 풀업 트랜지스터 또는 상기 제1 풀다운 트랜지스터를 포함할 수 있다.
상기 제2 인버터부는, 상기 제2 데이터 노드, 상기 제1 데이터 노드 및 상기 제2 데이터 노드에 연결된 제3 풀업 트랜지스터 및 제3 풀다운 트랜지스터, 상기 제2 데이터 노드 및 상기 제3 풀다운 트랜지스터에 연결된 상기 피드백 트랜지스터 및 상기 제3 풀다운 트랜지스터, 상기 피드백 트랜지스터 및 상기 제1 데이터 노드에 연결된 제4 풀다운 트랜지스터를 포함할 수 있다.
상기 제1 인버터부는, 상기 제어된 라이트 동작에서 상기 제1 데이터 노드에 저장된 데이터를 하이 상태에서 로우 상태로 전이하되, 행(column) 기반 제1 워드 라인 신호에 기초하여 상기 제2 풀업 트랜지스터를 턴 오프 하여 상기 제2 풀업 트랜지스터의 피드백 전압을 제거할 수 있다.
상기 제1 인버터부는, 상기 제어된 라이트 동작에서 상기 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하되, 행(column) 기반 제2 워드 라인 신호에 기초하여 상기 제1 풀다운 트랜지스터를 턴 오프 하여 상기 제1 풀다운 트랜지스터의 피드백 전압을 제거할 수 있다.
상기 제2 인버터부는, 상기 제어된 라이트 동작 중 상기 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하는 동작에서, 상기 소스 전압을 하이 상태에서 로우 상태로 제어할 수 있다.
상기 제1 인버터부는, 상기 제어된 라이트 동작에서 상기 제2 데이터 노드에 저장된 데이터의 하이 상태와 관련된 상기 제2 풀업 트랜지스터의 피드백 전압에 기초하여 상기 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이할 수 있다.
상기 제2 인버터부는, 상기 제어된 리드 동작에서 상기 제1 데이터 노드에 저장된 데이터가 로우 상태이고, 상기 제2 데이터 노드에 저장된 데이터가 하이 상태일 경우, 상기 소스 전압을 하이 상태로 제어하여 상기 단일 비트 라인으로부터의 방전에 대한 상기 제2 데이터 노드의 데이터 플립을 방지할 수 있다.
상기 데이터 제어부는, 열(row) 기반 워드 라인 신호에 기초하여 상기 패스 게이트 트랜지스터를 턴 오프하여 상기 홀드 동작을 제어하고, 상기 열(row) 기반 워드 라인 신호에 기초하여 상기 패스 게이트 트랜지스터를 턴 온하여 상기 리드 동작 또는 상기 라이트 동작을 제어할 수 있다.
상기 상기 단일 비트 라인을 공유하고, 열 방향으로 배치된 비트 셀을 더 포함하고, 상기 비트 셀은 상기 제1 데이터 노드 및 상기 제2 데이터 노드의 상기 리드 동작 또는 상기 라이트 동작과 관계없이 리드 동작 상태일 수 있다.
본 발명의 일실시예에 따르면 단일 비트 라인을 이용하는 메모리 장치의 제어 방법은 제1 데이터 노드에 연결된 트랜지스터들 중 어느 하나의 동작을 제어하여 상기 제1 데이터 노드에 대한 피드백 전압을 제어하는 제1 인버터부; 제2 데이터 노드에 연결된 피드백 트랜지스터의 소스 전압을 제어하는 제2 인버터부; 및 단일 비트 라인 및 상기 제1 데이터 노드에 연결된 패스 게이트 트랜지스터의 동작을 제어하여 상기 제1 데이터 노드와 상기 제2 데이터 노드에서의 홀드 동작, 리드 동작 또는 라이트 동작을 제어하는 데이터 제어부를 포함하는 단일 비트 라인을 이용하는 메모리 장치의 제어 방법으로서, 상기 제2 인버터부에서, 상기 제어된 라이트 동작 중 상기 소스 전압을 하이 상태에서 로우 상태로 전이하여 스위칭 임계 전압을 하이 상태에서 로우 상태로 전이하거나 상기 제어된 홀드 동작, 리드 동작 또는 라이트 동작 중 상기 소스 전압을 하이 상태로 유지하여 상기 스위칭 임계 전압을 하이 상태로 유지하여 슈미트 트리거(Schmitt Trigger) 동작을 수행할 수 있다.
본 발명은 슈미트 트리거 인버터를 이용하여 NTV(Near Threshold Voltage)에서도 메모리 장치의 리드 안정성(read stability)를 확보할 수 있다.
본 발명은 슈미트 트리거 인버터의 소스 전압을 제어하고, 선택적으로 피드백 전압을 제거하여 메모리 장치의 라이트 성능을 향상시킬 수 있다.
본 발명은 단일 비트 라인을 이용하여 홀드, 리드 또는 라이트 동작을 수행함으로써, 리드 동작에 소모되는 에너지를 감소시킬 수 있다.
본 발명은 단일 비트 라인을 이용하면서도 열(row) 또는 행(column) 하프 셀렉티드 이슈(half-selected issue)에 따른 리드 방해와 쓰기 방해를 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성 요소를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 메모리 장치의 회로를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 홀드 동작과 관련된 회로를 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 리드 동작과 관련된 회로를 설명하는 도면이다.
도 5 및 도 6은 본 발명의 일실시예에 따른 메모리 장치의 라이트 동작과 관련된 회로를 설명하는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성 요소를 설명하는 도면이다.
구체적으로, 도 1은 본 발명의 일실시예에 따라 단일 비트 라인을 이용하는 메모리 장치의 구성 요소를 예시한다.
도 1을 참고하면, 메모리 장치(100)는 제1 인버터부(110), 제2 인버터부(120) 및 데이터 제어부(130)를 포함한다.
본 발명의 일실시예에 따르면 제1 인버터부(110)는 제1 데이터 노드에 연결된 트랜지스터들 중 어느 하나의 동작을 제어하여 제1 데이터 노드에 대한 피드백 전압을 제어할 수 있다.
예를 들어, 제1 인버터부(110)는 복수의 트랜지스터의 연결 관계에 기반하여 제1 데이터 노드를 포함할 수 있다.
일례로, 제1 인버터부(110)는 1 데이터 노드, 1 풀업(pull up) 트랜지스터, 제1 데이터 노드 및 제1 풀업 트랜지스터에 연결된 제2 풀업 트랜지스터, 제1 데이터 노드에 연결된 제1 풀다운(pull down) 트랜지스터 및 제1 풀업 트랜지스터 및 제1 풀다운 트랜지스터에 연결된 제2 풀다운 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 제1 인버터부(110)는 라이트 동작에서 제1 데이터 노드에 저장된 데이터를 하이 상태에서 로우 상태로 전이하되, 행(column) 기반 제1 워드 라인 신호에 기초하여 제2 풀업 트랜지스터를 턴 오프 하여 제2 풀업 트랜지스터의 피드백 전압을 제거할 수 있다.
일례로, 제1 인버터부(110)는 라이트 동작에서 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하되, 행(column) 기반 제2 워드 라인 신호에 기초하여 제1 풀다운 트랜지스터를 턴 오프 하여 제1 풀다운 트랜지스터의 피드백 전압을 제거할 수 있다.
본 발명의 일실시예에 따르면, 제1 인버터부(110)는 라이트 동작에서 제2 데이터 노드에 저장된 데이터의 하이 상태와 관련된 제2 풀업 트랜지스터의 피드백 전압에 기초하여 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이할 수 있다.
본 발명의 일실시예에 따르면 제2 인버터부(120)는 제2 데이터 노드에 연결된 피드백 트랜지스터의 소스 전압을 제어할 수 있다.
예를 들어, 피드백 트랜지스터의 소스 전압은 피드백 트랜지스터의 소스 라인을 통해서 인가되는 열 기반 워드 라인 신호에 기초할 수 있다.
예를 들어, 제2 인버터부(120)는 복수의 트랜지스터의 연결 관계에 기반하여 제2 데이터 노드를 포함할 수 있다.
일례로, 제2 인버터부(120)는 제2 데이터 노드, 제1 데이터 노드 및 제2 데이터 노드에 연결된 제3 풀업 트랜지스터 및 제3 풀다운 트랜지스터, 제2 데이터 노드 및 제3 풀다운 트랜지스터에 연결된 피드백 트랜지스터 및 제3 풀다운 트랜지스터, 피드백 트랜지스터 및 제1 데이터 노드에 연결된 제4 풀다운 트랜지스터를 포함할 수 있다.
본 발명의 일실시예에 따르면 제2 인버터부(120)는 라이트 동작에서 소스 전압을 하이 상태에서 로우 상태로 전이하여 스위칭 임계 전압을 하이 상태에서 로우 상태로 전이하거나 홀드 동작, 리드 동작 또는 라이트 동작에서 소스 전압을 하이 상태로 유지하여 스위칭 임계 전압을 하이 상태로 유지하여 슈미트 트리거(Schmitt Trigger) 동작을 수행할 수 있다.
일례로, 제2 인버터부(120)는 라이트 동작 중 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하는 동작에서, 소스 전압을 하이 상태에서 로우 상태로 제어할 수 있다.
또한, 제2 인버터부(120)는 라이트 동작 중 제1 데이터 노드에 저장된 데이터를 하이 상태에서 로우 상태로 전이하는 동작에서, 소스 전압을 하이 상태로 유지하도록 제어할 수 있다.
본 발명의 일실시예에 따르면 제2 인버터부(120)는 리드 동작에서 제1 데이터 노드에 저장된 데이터가 로우 상태이고, 제2 데이터 노드에 저장된 데이터가 하이 상태일 경우, 소스 전압을 하이 상태로 제어하여 단일 비트 라인으로부터의 방전에 대한 제2 데이터 노드의 플립을 방지할 수 있다.
즉, 본 발명의 일실시예에 따르면 schmitt-trigger의 피드백 동작이 리드 동작(read operation)에서 데이터 플립을 방지하도록 할 수 있다.
본 발명의 일실시예에 따르면 데이터 제어부(130)는 단일 비트 라인 및 제1 데이터 노드에 연결된 패스 게이트(pass gate) 트랜지스터의 동작을 제어하여 제1 데이터 노드와 제2 데이터 노드에서의 홀드 동작, 리드 동작 또는 라이트 동작을 제어할 수 있다.
즉, 본 발명은 단일 비트 라인을 이용하여 홀드, 리드 또는 라이트 동작을 수행함으로써, 리드 동작에 소모되는 에너지를 감소시킬 수 있다.
일례로, 데이터 제어부(130)는 패스 게이트 트랜지스터를 턴 오프하여 제1 데이터 노드 및 제2 데이터 노드에 대한 홀드 동작을 제어할 수 있다.
또한, 데이터 제어부(130)는 패스 게이트 트랜지스터를 턴 온하여 제1 데이터 노드 및 제2 데이터 노드에 대한 리드 동작과 라이트 동작을 제어할 수 있다.
예를 들어, 패스 게이트 트랜지스터가 턴 온될 경우, 비트 라인의 비트 라인 신호가 제1 인버터부(110) 또는 제2 인버터부(120)에 인가되고, 패스 게이트 트랜지스터가 턴 오프될 경우, 비트 라인의 비트 라인 신호는 차단될 수 있다.
즉, 데이터 제어부(130)는 열(row) 기반 워드 라인 신호에 기초하여 패스 게이트 트랜지스터를 턴 오프하여 홀드 동작을 제어하고, 행 기반 워드 라인 신호에 기초하여 패스 게이트 트랜지스터를 턴 온하여 리드 동작 또는 라이트 동작을 제어할 수 있다.
도 2는 본 발명의 일실시예에 따른 메모리 장치의 회로를 설명하는 도면이다.
도 2를 참고하면, 메모리 장치(200)는 데이터 제어부(210), 제1 인버터부(220) 및 제2 인버터부(230)를 포함한다.
본 발명의 일실시예에 따르면 데이터 제어부(210)는 패스 게이트 트랜지스터(PG)를 포함하고, 패스 게이트 트랜지스터(PG)는 비트 라인(BL)과 제1 워드 라인(WL)에 연결되며, 제1 워드 라인(WL)을 통해 인가되는 신호에 따라 동작이 제어될 수 있다. 예를 들어 제1 워드 라인(WL)은 열(row) 기반 워드 라인 신호를 인가할 수 있다.
일례로, 제1 인버터부(220)는 제1 풀업 트랜지스터(PUL1), 제2 풀업 트랜지스터(PUL2), 제1 데이터 노드(Q), 제1 풀다운 트랜지스터(PDL1) 및 제2 풀다운 트랜지스터(PDL2) 포함한다.
본 발명의 일실시예에 따르면 제2 풀업 트랜지스터(PUL2)는 제2 워드 라인(WWLA)을 통해 인가되는 신호에 따라 동작이 제어될 수 있으며, 제2 워드 라인(WWLA)는 행(column) 기반 제1 워드 라인 신호를 인가할 수 있다.
일례로, 제1 풀다운 트랜지스터(PDL1)는 제3 워드 라인(WWLB)을 통해 인가되는 신호에 따라 동작이 제어될 수 있으며, 제3 워드 라인(WWLB)는 행(column) 기반 제2 워드 라인 신호를 인가할 수 있다.
본 발명의 일실시예에 따르면 제2 인버터부(230)는 제3 풀업 트랜지스터(PUR), 제2 데이터 노드(QB), 제3 풀다운 트랜지스터(PDR1), 피드백 트랜지스터(NF) 및 제4 풀다운 트랜지스터(PDR2)를 포함한다.
일례로, 피드백 트랜지스터(NF)의 소스 라인은 제3 워드 라인(WWLB)에 연결될 수 있다.
즉, 제2 인버터부(230)는 제3 워드 라인(WWLB)을 통해 인가되는 제2 워드 라인 신호에 기반하여 피드백 트랜지스터(NF)의 소스 전압이 제어될 수 있다.
즉, 본 발명의 일실시예에 따르면 메모리 장치(200)는 리드 동작과 라이트 동작을 단일 비트 라인을 이용하여 수행하고, 제1 워드 라인(WL)을 통해 인가되는 행 기반 워드 라인 신호와, 제2 워드 라인(WWLA) 및 제3 워드 라인(WWLB)를 통해 인가되는 열 기반 워드 라인 신호에 기반하여 리드 동작과 라이트 동작의 성능을 향상시킬 수 있다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 홀드 동작과 관련된 회로를 설명하는 도면이다.
도 3을 참고 하면, 메모리 장치(300)는 데이터 제어부(310), 제1 인버터부(320) 및 제2 인버터부(330)를 포함한다.
본 발명의 일실시예에 따르면 데이터 제어부(310)에 포함된 패스 게이트 트랜지스터(PG)는 제1 워드 라인(WL)을 통해 로우 상태의 워드 라인 신호를 인가 받아 턴 오프 된다.
일례로, 제1 인버터부(320)는 제1 데이터 노드(Q)의 데이터를 하이 상태로 유지하고, 제2 워드 라인(WWLA)을 통해 로우 상태의 워드 라인 신호를 인가받고, 제3 워드 라인(WWLB)을 통해 하이 상태의 워드 라인 신호를 인가받는다.
본 발명의 일실시예에 따르면, 제2 인버터부(330)는 피드백 트랜지스터의 소스 라인에 연결된 제3 워드 라인(WWLB)을 통해 하이 상태의 워드 라인 신호를 인가 받아, 슈미트 트리거 인버터로 동작될 수 있다.
또한, 제1 데이터 노드(Q)에 저장된 데이터와 상반된 데이터 상태를 저장하는 제2 데이터 노드(QB)는 로우 상태를 유지한다.
본 발명의 일실시예에 따르면 메모리 장치(300)는 제1 데이터 노드(Q)와 제2 데이터 노드(QB)에 저장된 데이터의 상태에 따라 비트 셀의 홀드 정적 잡음 마진(hold static noise margin, HSNM)이 다를 수 있다.
일례로, 메모리 장치(300)는 제1 데이터 노드(Q)에 로우 상태의 데이터가 저장되고, 제2 데이터 노드(QB)에 하이 상태의 데이터가 저장된 경우, 제2 인버터부(330)의 소스 전압에 기반한 높은 스위칭 임계값에 따라 홀드 정적 잡음 마진(hold static noise margin, HSNM) 결정될 수 있다.
또한, 메모리 장치(300)는 제1 데이터 노드(Q)에 하이 상태의 데이터가 저장되고, 제2 데이터 노드(QB)에 로우 상태의 데이터가 저장된 경우, 제2 인버터부(330)의 소스 전압에 기반한 낮은 스위칭 임계값에 따라 홀드 정적 잡음 마진(hold static noise margin, HSNM) 결정될 수 있다.
본 발명의 일실시예에 따르면 메모리 장치(300)는 특정 셀의 홀드 동작에서 제1 워드 라인(WL)의 신호를 로우 상태로 인가하고, 제2 워드 라인(WWLA)의 신호를 로우 상태로 인가하며, 제3 워드 라인(WWLB)의 신호를 하이 상태로 인가할 수 있다.
도 4는 본 발명의 일실시예에 따른 메모리 장치의 리드 동작과 관련된 회로를 설명하는 도면이다.
도 4를 참고 하면, 메모리 장치(400)는 데이터 제어부(410), 제1 인버터부(420) 및 제2 인버터부(430)를 포함한다.
본 발명의 일실시예에 따르면 데이터 제어부(410)에 포함된 패스 게이트 트랜지스터(PG)는 제1 워드 라인(WL)을 통해 하이 상태의 워드 라인 신호를 인가 받아 턴 온된다.
일례로, 제1 인버터부(420)는 패스 게이트 트랜지스터(PG)가 턴 온됨에 따라 제1 데이터 노드(Q)에 저장된 데이터의 상태에 따라 비트 라인(BL)의 비트 라인 신호가 방전되거나 방전되지 않는다.
이때, 제1 인버터부(420)는 제1 풀업 트랜지스터(PUL1)를 턴오프하고, 제2 풀업 트랜지터(PUL2), 제1 풀다운 트랜지스터(PDL1) 및 제2 풀다운 트랜지스터(PDL2)를 턴 온한다.
한편, 제2 인버터부(430)는 피드백 트랜지스터의 소스 라인에 연결된 제3 워드 라인(WWLB)을 통해 하이 상태의 워드 라인 신호를 인가 받아, 슈미트 트리거 인버터로 동작될 수 있다.
본 발명의 일실시예에 따르면 메모리 장치(400)는 제1 데이터 노드(Q)에 저장된 데이터가 하이 상태이고, 제2 데이터 노드(QB)에 저장된 데이터가 로우 상태일 경우, 비트 라인(BL)의 비트 라인 신호가 디스차지되지 않아서 리드 방해(read disturbance)가 발생되지 않는다.
일례로, 메모리 장치(400)는 제1 데이터 노드(Q)에 저장된 데이터가 로우 상태이고, 제2 데이터 노드(QB)에 저장된 데이터가 하이 상태일 경우, 비트 라인(BL)의 비트 라인 신호가 디스차지된다.
이때, 제2 인버터부(430)는 스위칭 임계값을 하이 상태로 유지하고 있어 제2 데이터 노드(QB)의 데이터에 대한 플립을 방지할 수 있다. 즉, 제2 인버터부(430)에 따르면 schmitt-trigger의 피드백 동작이 리드 동작(read operation)에서 데이터 플립을 방지하도록 할 수 있다.
즉, 제2 인버터부(430)는 피드백 트랜지스터(NF)의 소스 라인을 통해 인가되는 제3 워드 라인(WWLB)의 하이 상태에 기반하여 단일 비트 라인(BL)으로부터의 방전(discharge)에 대한 제2 데이터 노드의 데이터 플립(flip)을 방지할 수 있다. 다시 말해, 제2 인버터부(430)에 따르면 schmitt-trigger의 피드백 동작이 리드 동작(read operation)에서 데이터 플립을 방지하도록 할 수 있다.
따라서, 본 발명은 제2 인버터부(430)의 슈미트 트리거 소자로서의 동작에 기반하여 리드 정적 잡음 마진(read static noise margin, RSNM)을 향상시킬 수 있다.
본 발명의 다른 실시예에 따르면 메모리 장치(400)는 비트 라인(BL)을 공유하고 열 방향으로 배치된 비트 셀을 더 포함하고, 비트 셀은 제1 데이터 노드 및 제2 데이터 노드의 리드 동작 또는 라이트 동작과 관계없이 리드 동작과 같이 동작될 수 있다.
예를 들어, 비트 라인(BL)을 공유하고, 제1 데이터 노드(Q)와 제2 데이터 노드(QB)를 포함하는 비트셀의 열에 위치하는 비트 셀은 열 하프 선택 셀(row half-selected cell)을 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치(400)는 제1 데이터 노드(Q)와 제2 데이터 노드(QB)를 포함하는 비트셀의 리드 동작에서 제1 워드 라인(WL)의 신호를 하이 상태로 인가하고, 제2 워드 라인(WWLA)의 신호를 로우 상태로 인가하며, 제3 워드 라인(WWLB)의 신호를 하이 상태로 인가할 수 있다.
한편, 열 방향에 위치하는 비트 셀은 제1 워드 라인(WL)의 신호를 로우 상태로 인가하고, 제2 워드 라인(WWLA)의 신호를 로우 상태로 인가하며, 제3 워드 라인(WWLB)의 신호를 하이 상태로 인가할 수 있다.
본 발명은 단일 비트 라인을 이용하면서도 열(row) 하프 셀렉티드 이슈(half-selected issue)에 따른 리드 방해를 방지할 수 있다.
또한, 본 발명은 슈미트 트리거 인버터를 이용하여 NTV(Near Threshold Voltage)에서도 메모리 장치의 리드 안정성(read stability)를 확보할 수 있다.
도 5는 본 발명의 일실시예에 따른 메모리 장치의 라이트 동작과 관련된 회로를 설명하는 도면이다.
구체적으로, 도 5는 본 발명의 일실시예에 따른 메모리 장치가 제1 데이터 노드에 저장된 데이터를 하이 상태에서 로우 상태로 플로팅(floating)하는 라이트 동작을 예시한다.
도 5를 참고하면, 메모리 장치(500)는 데이터 제어부(510), 제1 인버터부(520) 및 제2 인버터부(530)를 포함한다.
본 발명의 일실시예에 따르면 데이터 제어부(510)에 포함된 패스 게이트 트랜지스터(PG)는 제1 워드 라인(WL)을 통해 하이 상태의 워드 라인 신호를 인가 받아 턴 온된다.
일례로, 제1 인버터부(520)는 제1 데이터 노드(Q)에 하이 상태로 데이터를 저장하고 있다가 비트 라인(BL)이 로우 상태이므로, 비트 라인(BL)로 전압이 디스차지되어 제1 데이터 노드(Q)에 저장된 데이터가 로우 상태로 전이될 수 있다.
이때, 제1 인버터부(520)는 제2 풀업 트랜지스터(PUL2)에 연결된 제2 워드 라인(WWLA)을 통해 하이 상태의 워드 라인 신호를 인가 받아 턴 오프되고, 제2 풀업 트랜지스터(PUL2)의 피드백 전압은 제거될 수 있다.
따라서, 메모리 장치(500)는 제2 풀업 트랜지스터(PUL2)의 피드백 전압이 제거됨에 따라 제1 데이터 노드에 저장된 데이터를 하이 상태에서 로우 상태로 플로팅(floating)하는 라이트 동작의 성능을 향상시킬 수 있다.
한편, 제2 인버터부(530)는 제2 데이터 노드(QB)에 저장된 데이터가 로우 상태에서 하이 상태로 전이됨에 따라 스위칭 임계 전압이 감소될 수 있다.
다른 실시예에 따르면 메모리 장치(500)는 비트 라인(BL)과 제2 워드 라인(WWLA) 및 제3 워드 라인(WWLB)를 공유하는 비트 셀을 더 포함하고, 특정 비트셀에 대한 하이 상태에서 로우 상태로 플로팅(floating)하는 라이트 동작에서 제2 워드 라인(WWLA) 및 제3 워드 라인(WWLB)를 공유하는 비트 셀은 특정 비트셀의 제1 데이터 노드(Q) 및 제2 데이터 노드(QB)의 데이터에 영향을 미치지 않는다.
예를 들어, 제2 워드 라인(WWLA) 및 제3 워드 라인(WWLB)를 공유하는 비트 셀은 행 하프 셀렉티드 셀(column half-selected cell)을 포함한다.
본 발명의 일실시예에 따르면 메모리 장치(500)는 제1 데이터 노드(Q)와 제2 데이터 노드(QB)를 포함하는 비트셀의 라이트 동작에서 제1 워드 라인(WL)의 신호를 하이 상태로 인가하고, 제2 워드 라인(WWLA)의 신호를 하이 상태로 인가하며, 제3 워드 라인(WWLB)의 신호를 하이 상태로 인가할 수 있다.
한편, 행 방향에 위치하는 비트 셀은 제1 워드 라인(WL)의 신호를 로우 상태로 인가하고, 제2 워드 라인(WWLA)의 신호를 로우 상태로 인가하며, 제3 워드 라인(WWLB)의 신호를 하이 상태로 인가할 수 있다.
도 6은 본 발명의 일실시예에 따른 메모리 장치의 라이트 동작과 관련된 회로를 설명하는 도면이다.
구체적으로, 도 6은 본 발명의 일실시예에 따른 메모리 장치가 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하는 라이트 동작을 예시한다.
본 발명의 일실시예에 따르면 데이터 제어부(610)에 포함된 패스 게이트 트랜지스터(PG)는 제1 워드 라인(WL)을 통해 하이 상태의 워드 라인 신호를 인가 받아 턴 온된다.
일례로, 제1 인버터부(620)는 제1 데이터 노드(Q)에 로우 상태로 데이터를 저장하고 있다가 비트 라인(BL)이 하이 상태이므로, 비트 라인(BL)으로부터 전압이 디스차지되어 제1 데이터 노드(Q)에 저장된 데이터가 하이 상태로 전이될 수 있다.
이때, 제1 인버터부(620)는 제2 풀업 트랜지스터(PUL2)에 연결된 제2 워드 라인(WWLA)을 통해 로우 상태의 워드 라인 신호를 인가 받아 턴 온된다.
한편, 제1 인버터부(620)는 제1 풀다운 트랜지스터(PDL1)에 연결된 제3 워드 라인(WWLB)을 통해 로우 상태의 워드 라인 신호를 인가 받아 턴 오프되고, 제1 풀다운 트랜지스터(PDL1)의 피드백 전압은 제거될 수 있다.
본 발명의 일실시예에 따르면 제2 인버터부(630)는 피드백 트랜지스터(NF)의 소스 라인을 통해 제3 워드 라인(WWLB)의 워드 라인 신호를 동일하게 인가 받아, 피드백 트랜지스터(NF)의 소스 전압을 하이 상태에서 로우 상태로 전이한다.
예를 들어, 제2 인버터부(630)는 피드백 트랜지스터(NF)의 소스 전압이 로우 상태일 경우, 슈미트 트리거 소자로서 동작하지 않고, 스위칭 임계 전압이 낮아진다.
한편, 제2 풀업 트랜지스터(PUL2)의 피드백 전압은 제2 데이터 노드(QB)에 저장된 하이 상태의 전압과 관련되며, 제2 풀업 트랜지스터(PUL2)의 피드백 전압은 제1 데이터 노드(Q)에서 데이터가 로우 상태에서 하이 상태로 전이되는데 이용될 수 있다.
다른 실시예에 따르면 메모리 장치(600)는 비트 라인(BL)과 제2 워드 라인(WWLA) 및 제3 워드 라인(WWLB)를 공유하는 비트 셀을 더 포함하고, 특정 비트셀에 대한 로우 상태에서 하이 상태로 전이하는 라이트 동작에서 제2 워드 라인(WWLA) 및 제3 워드 라인(WWLB)를 공유하는 비트 셀은 특정 비트셀의 제1 데이터 노드(Q) 및 제2 데이터 노드(QB)의 데이터에 영향을 미치지 않는다.
예를 들어, 제2 워드 라인(WWLA) 및 제3 워드 라인(WWLB)를 공유하는 비트 셀은 열 하프 셀렉티드 셀(column half-selected cell)을 포함한다.
본 발명의 일실시예에 따르면 메모리 장치(600)는 제1 데이터 노드(Q)와 제2 데이터 노드(QB)를 포함하는 비트셀의 라이트 동작에서 제1 워드 라인(WL)의 신호를 하이 상태로 인가하고, 제2 워드 라인(WWLA)의 신호를 로우 상태로 인가하며, 제3 워드 라인(WWLB)의 신호를 로우 상태로 인가할 수 있다.
한편, 행 방향에 위치하는 비트 셀은 제1 워드 라인(WL)의 신호를 로우 상태로 인가하고, 제2 워드 라인(WWLA)의 신호를 로우 상태로 인가하며, 제3 워드 라인(WWLB)의 신호를 하이 상태로 인가할 수 있다.
본 발명은 단일 비트 라인을 이용하면서도 행(column) 하프 셀렉티드 이슈(half-selected issue)에 따른 쓰기 방해를 방지할 수 있다.
또한, 본 발명은 슈미트 트리거 인버터의 소스 전압을 제어하고, 선택적으로 피드백 전압을 제거하여 메모리 장치의 라이트 성능을 향상시킬 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 메모리 장치 110: 제1 인버터부
120: 제2 인버터부 130: 데이터 제어부

Claims (12)

  1. 제1 데이터 노드에 연결된 트랜지스터들 중 어느 하나의 동작을 제어하여 상기 제1 데이터 노드에 대한 피드백 전압을 제어하는 제1 인버터부;
    제2 데이터 노드에 연결된 피드백 트랜지스터의 소스 전압을 제어하는 제2 인버터부; 및
    단일 비트 라인 및 상기 제1 데이터 노드에 연결된 패스 게이트 트랜지스터의 동작을 제어하여 상기 제1 데이터 노드와 상기 제2 데이터 노드에서의 홀드 동작, 리드 동작 또는 라이트 동작을 제어하는 데이터 제어부를 포함하고,
    상기 제1 인버터부는, 상기 제1 데이터 노드, 제1 풀업 트랜지스터, 상기 제1 데이터 노드 및 상기 제1 풀업 트랜지스터에 연결된 제2 풀업 트랜지스터, 상기 제1 데이터 노드에 연결된 제1 풀다운 트랜지스터 및 상기 제1 풀업 트랜지스터 및 상기 제1 풀다운 트랜지스터에 연결된 제2 풀다운 트랜지스터를 포함하고, 상기 제2 풀업 트랜지스터 또는 상기 제1 풀다운 트랜지스터의 동작을 제어하여 상기 피드백 전압을 제어하며,
    상기 제2 인버터부는, 상기 제2 데이터 노드, 상기 제1 데이터 노드 및 상기 제2 데이터 노드에 연결된 제3 풀업 트랜지스터 및 제3 풀다운 트랜지스터, 상기 제2 데이터 노드 및 상기 제3 풀다운 트랜지스터에 연결된 상기 피드백 트랜지스터 및 상기 제3 풀다운 트랜지스터, 상기 피드백 트랜지스터 및 상기 제1 데이터 노드에 연결된 제4 풀다운 트랜지스터를 포함하는
    단일 비트 라인을 이용하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 인버터부는, 상기 제어된 라이트 동작에서 상기 소스 전압을 하이 상태에서 로우 상태로 전이하여 스위칭 임계 전압을 하이 상태에서 로우 상태로 전이하거나 상기 제어된 홀드 동작, 리드 동작 또는 라이트 동작에서 상기 소스 전압을 하이 상태로 유지하여 상기 스위칭 임계 전압을 하이 상태로 유지하여 슈미트 트리거(Schmitt Trigger) 동작을 수행하는
    단일 비트 라인을 이용하는 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 인버터부는 상기 제어된 라이트 동작에서 상기 제1 데이터 노드에 저장된 데이터를 하이 상태에서 로우 상태로 전이하되, 행(column) 기반 제1 워드 라인 신호에 기초하여 상기 제2 풀업 트랜지스터를 턴 오프 하여 상기 제2 풀업 트랜지스터의 피드백 전압을 제거하는
    단일 비트 라인을 이용하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 인버터부는 상기 제어된 라이트 동작에서 상기 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하되, 행(column) 기반 제2 워드 라인 신호에 기초하여 상기 제1 풀다운 트랜지스터를 턴 오프 하여 상기 제1 풀다운 트랜지스터의 피드백 전압을 제거하는
    단일 비트 라인을 이용하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 인버터부는, 상기 제어된 라이트 동작 중 상기 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하는 동작에서, 상기 소스 전압을 하이 상태에서 로우 상태로 제어하는
    단일 비트 라인을 이용하는 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 인버터부는, 상기 제어된 라이트 동작에서 상기 제2 데이터 노드에 저장된 데이터의 하이 상태와 관련된 상기 제2 풀업 트랜지스터의 피드백 전압에 기초하여 상기 제1 데이터 노드에 저장된 데이터를 로우 상태에서 하이 상태로 전이하는
    단일 비트 라인을 이용하는 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 인버터부는 상기 제어된 리드 동작에서 상기 제1 데이터 노드에 저장된 데이터가 로우 상태이고, 상기 제2 데이터 노드에 저장된 데이터가 하이 상태일 경우, 상기 소스 전압을 하이 상태로 제어하여 상기 단일 비트 라인으로부터의 방전에 대한 상기 제2 데이터 노드의 데이터 플립을 방지하는
    단일 비트 라인을 이용하는 메모리 장치.
  10. 제1항에 있어서,
    상기 데이터 제어부는 열(row) 기반 워드 라인 신호에 기초하여 상기 패스 게이트 트랜지스터를 턴 오프하여 상기 홀드 동작을 제어하고, 상기 열(row) 기반 워드 라인 신호에 기초하여 상기 패스 게이트 트랜지스터를 턴 온하여 상기 리드 동작 또는 상기 라이트 동작을 제어하는
    단일 비트 라인을 이용하는 메모리 장치.
  11. 제1항에 있어서,
    상기 단일 비트 라인을 공유하고, 열(row) 방향으로 배치된 비트 셀을 더 포함하고,
    상기 비트 셀은 상기 제1 데이터 노드 및 상기 제2 데이터 노드의 상기 리드 동작 또는 상기 라이트 동작과 관계없이 리드 동작 상태인
    단일 비트 라인을 이용하는 메모리 장치.
  12. 제1 데이터 노드에 연결된 트랜지스터들 중 어느 하나의 동작을 제어하여 상기 제1 데이터 노드에 대한 피드백 전압을 제어하는 제1 인버터부; 제2 데이터 노드에 연결된 피드백 트랜지스터의 소스 전압을 제어하는 제2 인버터부; 및 단일 비트 라인 및 상기 제1 데이터 노드에 연결된 패스 게이트 트랜지스터의 동작을 제어하여 상기 제1 데이터 노드와 상기 제2 데이터 노드에서의 홀드 동작, 리드 동작 또는 라이트 동작을 제어하는 데이터 제어부를 포함하는 단일 비트 라인을 이용하는 메모리 장치의 제어 방법으로서,
    상기 제2 인버터부에서, 상기 제어된 라이트 동작 중 상기 소스 전압을 하이 상태에서 로우 상태로 전이하여 스위칭 임계 전압을 하이 상태에서 로우 상태로 전이하거나 상기 제어된 홀드 동작, 리드 동작 또는 라이트 동작 중 상기 소스 전압을 하이 상태로 유지하여 상기 스위칭 임계 전압을 하이 상태로 유지하여 슈미트 트리거(Schmitt Trigger) 동작을 수행하고,
    상기 제1 인버터부는, 상기 제1 데이터 노드, 제1 풀업 트랜지스터, 상기 제1 데이터 노드 및 상기 제1 풀업 트랜지스터에 연결된 제2 풀업 트랜지스터, 상기 제1 데이터 노드에 연결된 제1 풀다운 트랜지스터 및 상기 제1 풀업 트랜지스터 및 상기 제1 풀다운 트랜지스터에 연결된 제2 풀다운 트랜지스터를 포함하고, 상기 제2 풀업 트랜지스터 또는 상기 제1 풀다운 트랜지스터의 동작을 제어하여 상기 피드백 전압을 제어하며,
    상기 제2 인버터부는, 상기 제2 데이터 노드, 상기 제1 데이터 노드 및 상기 제2 데이터 노드에 연결된 제3 풀업 트랜지스터 및 제3 풀다운 트랜지스터, 상기 제2 데이터 노드 및 상기 제3 풀다운 트랜지스터에 연결된 상기 피드백 트랜지스터 및 상기 제3 풀다운 트랜지스터, 상기 피드백 트랜지스터 및 상기 제1 데이터 노드에 연결된 제4 풀다운 트랜지스터를 포함하는
    단일 비트 라인을 이용하는 메모리 장치의 제어 방법.
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미국등록특허 제9070469호, "DIGITAL FILTERS WITH MEMORY"

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