JP7054012B2 - 半導体記憶回路、半導体記憶装置及びデータ検出方法 - Google Patents
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Description
図1は第1実施形態に係る半導体記憶回路A(半導体記憶装置の要部)の回路構成を示す図である。なお、具体的な図示は省略するが、半導体記憶装置は、例えば、図1のような半導体記憶回路Aがカラム方向および/またはロウ方向に複数段配置された構成を有している。また、図示を省略するが、半導体記憶装置は、ライトワード線WWLA[0]~[x](xは、任意の正の整数),WWLB[0]~[x]、リードワード線RWLA[0]~[x],RWLB[0]~[x]、1対のライトビット線WBL[0],NWBL[0]およびグローバルリードビット線GRBL等に接続された、駆動回路、読み出し回路およびコントローラ等を有している。
図1に示す半導体記憶回路Aは、第1のローカルブロック1と、第2のローカルブロック2と、リードローカルアンプ3とを備えている。
図2はメモリセルMCの構成を示す図である。図2に示すように、メモリセルMCは、ライトワード線WWL(図1のWWLA[0]~[x],WWLB[0]~[x]に対応)、リードワード線RWL(図1のRWLA[0]~[x],RWLB[0]~[x]に対応)、1対のライトビット線WBL,NWBL(図1のWBL[0],NWBL[0]に対応)およびローカルビット線LRBL(図1のLRBLA[0],LRBLB[0]に対応)と接続されており、デュアルポート(Dual-Port:DP)SRAM(Static Random Access Memory)セルを構成している。
以下、半導体記憶回路Aの動作について、図面を参照して説明する。
ここでは、第1のメモリセルMC1から“H”データの読み出し、すなわち、第1のメモリセルMC1に含まれる保持回路41の入出力ノード41aから“L”データが出力されている場合の読み出しについて説明する。
次に、第1のメモリセルMC1からの“L”データの読み出し、すなわち、第1のメモリセルMC1に含まれる保持回路41の入出力ノード41aから“H”データが出力されている場合の読み出しについて説明する。なお、(1)第1のローカルビット線LRBLA[0]およびグローバルビット線GRBLのプリチャージの解除動作、(2)第2のローカルビット線LRBLB[0]の“H”のプリチャージ動作、(3)リードアクセストランジスタN46のオン制御動作、に関しては、上記「“H”データ読み出し」と同様であり、その詳細な説明を省略する。
次に、第2のローカルブロック2の構成要素である、読み出し対象のメモリセルMC(以下、第2のメモリセルMC2という)からデータを読み出す場合の動作について説明する。なお、第2のメモリセルMC2からの“H”データおよび“L”データの読み出しにおいて、機能する構成要素が異なる場合があるが、基本的な動作は、第1のメモリセルMC1の場合と同様である。したがって、ここでは第1のメモリセルMC1からのデータ読み出し動作との相違点を中心に説明する。
図6は第1実施形態における半導体記憶回路の他の構成例を示す図である。
=半導体記憶回路の構成=
図8は第2実施形態に係る半導体記憶装置の要部の構成例を示す図である。本実施形態では、グローバルビット線GRBLに対して、複数の半導体記憶回路Aが接続されている場合について説明する。具体的に、図8では、カラム方向に並べて配置された2つの半導体記憶回路Aがグローバルビット線GRBLに接続されている例を示している。2つの半導体記憶回路Aは、回路構成が実質的に同じである。一方で、2つの半導体記憶回路Aで接続先の信号が異なる部分が含まれている。なお、図8において、G1は、図面左側の半導体記憶回路Aの複合ゲート回路32の出力信号を示している。同様に、G2は、図面右側の半導体記憶回路Aの複合ゲート回路32の出力信号を示している。図9についても同様である。
本実施形態において、“H”データおよび“L”データの読み出しにおける基本的な動作は、第1実施形態と同様である。したがって、ここでは第1実施形態のデータ読み出し動作と異なる点を中心に説明する。
図9は第2実施形態における半導体記憶装置の要部の他の構成例を示す図である。なお、基本的な構成は、図8と同様であるため、ここでは、図8との相違点を中心に説明する。
なお、上記の実施形態では、メモリセルMCから“H”データを読み出す際に、読み出し対象となるメモリセルMCが接続されたローカルビット線LRBLがハイインピーダンスになる構成について説明したが、本開示に係る技術は、メモリセルMCから“L”データを読み出す際に、上記ローカルビット線LRBLがハイインピーダンスになる構成であってもよい。この場合、半導体記憶回路Aを構成する第1導電型としてのP型トランジスタの極性を反転させて、N型トランジスタとすればよい。具体的に、第1および第2のプリチャージトランジスタP11,P12をN型トランジスタに置き換え、このN型トランジスタのソースの接続先を電源VDDからグランドVSSに変更する。また、トランジスタP31,P32をN型トランジスタに置き換える。加えて、図6では、トランジスタP33,P34をN型トランジスタに置き換え、置き換えたN型トランジスタのゲートの接続先をグランドVSSから電源VDDに変更する。そして、図1および図4~図7では、ゲート回路の構成を、NAND回路31から、2入力のNOR回路に置き換えて一方の入力端子に第1のローカルビット線LRBLA[0]を、他方の入力端子に第2のローカルビット線LRBLB[0]を接続するようにすればよい。同様に、図8および図9では、ゲート回路の構成を、2入力ANDとNORの複合ゲート回路32から、2入力ORとNANDの複合ゲート回路に変更すればよい。そして、プリチャージ信号SPR1,SPR2およびカラムアドレス信号CA[1:0]の極性を反転させるとよい。また、図2では、リードドライブトランジスタN45およびリードアクセストランジスタN46の極性を反転させてP型とし、リードドライブトランジスタN45のソースの接続先をグランドVSSから電源VDDに変更するとともに、リードワード線RWLを“L”アクティブ動作となるように変更する。
MC メモリセル
31 NAND回路(ゲート回路)
N33 出力トランジスタ(出力回路)
P11 第1のプリチャージトランジスタ
P12 第2のプリチャージトランジスタ
P31 トランジスタ(第1のトランジスタ)
P32 トランジスタ(第1のトランジスタ)
LRBLA[0:1] 第1のローカルリードビット線
LRBLB[0:1] 第2のローカルリードビット線
Claims (7)
- 半導体記憶回路であって、
第1のローカルリードビット線に接続された複数の第1のメモリセルおよび当該第1のローカルリードビット線と第1電源との間に接続された第1導電型の第1のプリチャージトランジスタを含む第1のローカルブロックと、
第2のローカルリードビット線に接続された複数の第2のメモリセルおよび当該第2のローカルリードビット線と前記第1電源との間に接続された前記第1導電型の第2のプリチャージトランジスタを含む第2のローカルブロックと、
前記第1のローカルリードビット線および前記第2のローカルリードビット線に出力される信号に応じた信号を出力するゲート回路と、
前記ゲート回路の出力に応じた信号をグローバルリードビット線に出力する出力回路と、
前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、ゲートが前記ゲート回路の出力に接続された前記第1導電型の第1のトランジスタとを備え、
前記第1のプリチャージトランジスタがオフ制御され、かつ、前記第2のプリチャージトランジスタおよび前記第1のトランジスタがオン制御された場合に、前記第2のプリチャージトランジスタと前記第1のトランジスタとの直列回路で形成された導通パスのみを介して前記第1のローカルリードビット線に前記第1電源の電位を印加する
ことを特徴とする半導体記憶回路。 - 請求項1記載の半導体記憶回路において、
前記第1のトランジスタは、直列接続された前記第1導電型の2個のトランジスタで構成され、当該2個のトランジスタのゲートが、前記ゲート回路の出力に接続されている
ことを特徴とする半導体記憶回路。 - 請求項1記載の半導体記憶回路において、
前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、前記第1のトランジスタと直列に接続された前記第1導電型の第2のトランジスタを備え、
前記第2のトランジスタのゲートには、当該第2のトランジスタを常時オンさせる定電圧が与えられている
ことを特徴とする半導体記憶回路。 - 請求項1記載の半導体記憶回路において、
前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、前記第1のトランジスタと直列に接続された前記第1導電型の第2のトランジスタを備え、
前記第2のトランジスタのゲートには、当該第2のトランジスタをオンオフ制御する制御信号が与えられている
ことを特徴とする半導体記憶回路。 - 請求項1記載の半導体記憶回路において、
前記ゲート回路は、前記第1のローカルリードビット線および前記第2のローカルリードビット線が第1の電位のときに、前記第1の電位と異なる第2の電位を前記出力回路に出力する一方、前記第1のローカルリードビット線または前記第2のローカルリードビット線が前記第2の電位のときに、前記第1の電位の信号を前記出力回路に出力する
ことを特徴とする半導体記憶回路。 - 出力回路が共通のグローバルリードビット線に接続された複数の請求項1記載の半導体記憶回路を備え、
前記各半導体記憶回路のゲート回路は、前記第1のローカルリードビット線および前記第2のローカルリードビット線に出力される信号と、カラムアドレス信号とに応じた信号を出力する
ことを特徴とする半導体記憶装置。 - 請求項6記載の半導体記憶装置において、
前記第1のローカルリードビット線および前記第2のローカルリードビット線の間に設けられ、前記第1のトランジスタと直列に接続された前記第1導電型の第2のトランジスタを備え、
前記各第2のトランジスタのゲートには、前記カラムアドレス信号が接続されている
ことを特徴とする半導体記憶装置。
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