CN102243893A - 具有多个保持器的存储器电路 - Google Patents

具有多个保持器的存储器电路 Download PDF

Info

Publication number
CN102243893A
CN102243893A CN2010105498886A CN201010549888A CN102243893A CN 102243893 A CN102243893 A CN 102243893A CN 2010105498886 A CN2010105498886 A CN 2010105498886A CN 201010549888 A CN201010549888 A CN 201010549888A CN 102243893 A CN102243893 A CN 102243893A
Authority
CN
China
Prior art keywords
transistor
retainer
memory
memory array
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105498886A
Other languages
English (en)
Other versions
CN102243893B (zh
Inventor
蓝丽娇
陶昌雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102243893A publication Critical patent/CN102243893A/zh
Application granted granted Critical
Publication of CN102243893B publication Critical patent/CN102243893B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器电路，包含以列的形式排列的第一存储器阵列组。此存储器电路包含第一保持器组，其中每个保持器与第一存储器阵列组中相对应的一存储器阵列电耦合。第一限流器与第一保持器组电耦合，并由第一保持器组共享。本发明可缩减存储器电路的面积。

Description

具有多个保持器的存储器电路
技术领域
本公开涉及半导体电路领域，且特别涉及具有多个保持器的存储器电路。
背景技术
存储器电路已被使用在各种应用当中。一般而言，存储器电路包括动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路及非易失性存储器电路。静态随机存取存储器电路包含多个存储器单元。传统的六晶体管静态随机存取存储器电路具备存储器单元阵列，其中每一个存储器单元有六个晶体管。六晶体管静态随机存取存储器的存储器单元与位线BL、反相位线BLB以及字线WL耦合。六个晶体管当中的四个构成两个交叉耦合反相器以存储表示成“0”或“1”的数据项。其余的两个晶体管当作存取晶体管来控制存在存储器单元内数据项的存取。
发明内容
本发明的目的在于克服现有技术中的缺陷。
本发明公开具有多个保持器的存储器电路。依据本发明一实施例公开的一种存储器电路，包括：一第一存储器阵列组，以列的形式排列；一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合；以及一第一限流器，电耦合于该第一保持器组并由该第一保持器组共享。
依据本发明另一实施例公开的一种存储器电路，包括：一第一限流器，其中该第一限流器包括一第一晶体管；一第一存储器阵列组，以列的形式排列；以及一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合，该第一保持器组与该第一限流器电耦合，其中至少一组的該第一保持器组中每个该第一保持器包括：至少一个第二晶体管；以及一逻辑门，其中该逻辑门的输出端与所述至少一个第二晶体管的栅极电耦合，并且至少一个该逻辑门的输入端与所述至少一个第二晶体管的至少一个漏极电耦合。
依据本发明又一实施例公开的一种存储器电路，包括：一第一限流器，被设置为在感测期间控制流经该第一限流器的第一电流，其中该第一限流器包括一第一晶体管；一第一存储器阵列组，以列的形式排列，其中该第一存储器阵列组中每个该第一存储器阵列包含至少一个具有读端口的存储器单元，假若在感测期间该读端口为启动且压降跨在该读端口上，则该读端口被设置为允许第一电流流经该读端口；一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合，其中至少一组的該第一保持器组中每个该第一保持器包括：至少一个第二晶体管，其中所述至少一个第二晶体管的至少一个源极端与该第一限流器耦合；以及一逻辑门，其中该逻辑门的输出端与所述至少一个第二晶体管的栅极电耦合，并且至少一个该逻辑门的输入端与所述至少一个第二晶体管的至少一个漏极电耦合。
本发明可缩减存储器电路的面积。
附图说明
图1所示为一示范存储器电路，包含一个与多个保持器耦合的限流器。
图2所示为另一示范存储器电路，包含一个与多个第一种示范保持器耦合的限流器。
图3所示为另一示范存储器电路，包含一个与多个第二种示范保持器耦合的限流器。
图4所示为一示范存储器电路，包含一个与多个第三种示范保持器耦合的限流器。
图5所示为一示范存储器电路，包含一个与多个第四种示范保持器耦合的限流器。
图6所示为另一存储器电路，具有一个被二列保持器共享的限流器。
图7所示为另一存储器电路，具有二个有各自对应保持器行列的限流器。
图8所示为一包含示范存储器电路的系统。
其中，附图标记说明如下：
100～存储器电路；
101a～101d～存储器阵列；
103a～103d～保持器；
105a～105b～存储器单元；
107、109、121a、121b～晶体管；
110a～限流器；
120a～120b～非门；
130a～130b～与非门；
131a～131b、133a～133b～晶体管；
140a～140b～非门；
141a～141b～晶体管；
150a～150b～与非门；
151a～151b、153a～153b～晶体管；
200～存储器电路；
201a～201d、211a～211d～存储器阵列；
203a～203d、213a～213d～保持器；
210a～限流器；
300～存储器电路；
301a～301d、311a～311d～存储器阵列；
303a～303d、313a～313d～保持器；
310a～310b～限流器；
800～电子系统；
801～存储器电路；
810～处理器；
m1～m4～晶体管；
BL～位线；
BLB～位线杆；
WL1～WL2～字线；
N1～N3：节点。
具体实施方式
本发明的公开数据通过阅读下列细节说明配合对应图示能更加了解。须强调的是，依照工业标准作法，各种不同的特征未按照比例绘制，并只用作说明用途。事实上，各种不同特征的数目和尺寸可任意增加或减少以便于讨论的明确。
一般而言，静态随机存取存储器电路具有多个存储器阵列以及多个保持器。这些存储器阵列和保持器交错配置在静态随机存取存储器电路的一列中。每个保持器有一个与反相器电耦合的长沟道晶体管。此长沟道晶体管的沟道长度基本上大于核心晶体管的沟道长度。因为每个保持器皆有长沟道晶体管，静态随机存取存储器电路的大面积被用来容纳这些保持器的长沟道晶体管。
据了解，以下公开提供很多不同的实施例或例子以便于执行应用的不同特色。组成元件与布置的具体例子在下列叙述以简化目前的公开。当然这些仅仅是例子而且不拟限制。另外，此公开可能在不同例子中重复参考数字和/或字母。这种重复是为了简单明了而非用于指定不同实施例和/或讨论的构造之间的关系。除此之外，关于此公开，当述及特征的结构加在其他特征上、连接至其他特征和/或耦合至其他特征时，可包括特征直接接触的实施例，也可包括外加特征被插入原有特征中的实施例，使得特征可能不是直接接触。另外，空间相关的措辞，例如“下面的”、“上面的”、“水平的”、“垂直的”、“在...之上”、“在...之下”、“上”、“下”、“顶端”、“底端”等等，以及由此的延伸(例如“水平地”、“向下地”、“向下地”等等)皆是为了容易叙述此公开中特征间的关系。这些空间相关的措辞旨在含括装置所具特征的不同方向。
图1为示范存储器电路的表示图，此存储器电路包含一个与多个保持器耦合的限流器。图1中，存储器电路100可包括多个存储器阵列，如存储器阵列101a-101d，以及多个保持器，如保持器103a-103d。在一些实施例中，存储器电路100可为静态随机存取存储器电路，例如单端口感测静态随机存取存储器电路或多端口静态随机存取存储器电路；存储器电路100也可为嵌式静态随机存取存储器电路，例如单端口感测嵌式静态随机存取存储器电路或多端口嵌式静态随机存取存储器电路；存储器电路100也可为其他种类的存储器电路。须注意图1中存储器阵列和保持器的数目只是举例。在一些实施例中，可以加入更多存储器阵列和/或保持器。
在一些实施例中，每个保持器103a-103d可与存储器阵列101a-101d中相对应的一存储器阵列电耦合。存储器电路100可包含至少一个限流器，如限流器110a。限流器110a可与保持器103a-103d电耦合并且由保持器103a-103d共享。在一些实施例中，限流器110a可电耦合于提供电源电压的电源线之间，例如提供VDD与VSS(未在图中表示)的电源线之间或VDD电源线与接地线(未在图中表示)之间。
在一些实施例中，限流器110a可被设置为控制和/或限制在感测数据项期间所流经限流器110a的电流，而此数据项存储于存储器阵列101a-101d其中一个的存储器单元(未在图中表示)。在此感测期间，假如存储器单元的读端口被启动且压降跨在读端口上，另一电流可流经存储器单元的读端口，而此读端口电流与限流器110a的电流竞争。由于此电流竞争，存储于存储器单元内的数据项可被感测和/或被输出至接下来的感测。据发现，限流器110a可由保持器103a-103d共享，以分别感测存储于存储器阵列101a-101d中对应存储器阵列的数据。由于保持器103a-103d有小沟道晶体管，保持器103a-103d的面积被缩小。因此，存储器电路100用来容纳保持器103a-103d的面积也可被缩减。
图2为示范存储器电路的表示图，此存储器电路包括与多个第一种示范保持器耦合的限流器。在图2中，每个存储器阵列101a-101b可包含至少一个存储器单元，例如存储器单元105a-105b，分别对应至存储器阵列101a-101b。对于使用八晶体管静态随机存取存储器的存储器单元，每个存储器阵列101a-101b可包含多条字线如WL1和WL2，以及多条位线BL和反相位线BLB。每个存储器单元105a-105b可电耦合于位线BL、反相位线BLB、字线WL1和WL2、提供电压的第一电源线例如VDD以及提供电压的第二电源线如VSS或接地线。须注意的是，虽然存储器阵列101a只画出一个存储器单元105a，其他没有画出的存储器单元(未在图中表示)也可与存储器阵列101a的字线WL1和WL2、位线BL以及反相位线BLB耦合。在一些实施例中，每个存储器阵列101a-101b可以有8、16、32、64、128甚至更多列数，只要字宽度内能容纳即可。在其他实施例中，字线WL1和/或WL2可被配置成与位线BL正交。而另一些实施例可提供字线WL1和WL2、位线BL与反相位线BLB的其他配置。
参照图2，存储器单元105a可包含以两个交叉闩锁反相器(未标记)形成的正反器，用来存储存储器单元105a的数据项。晶体管m1和m2的栅极可与字线WL1电耦合。晶体管m1和m2可作为两个通路晶体管、存取晶体管或沟道栅。存储器单元105a也可以包含读端口(未标记)。在一些实施例中，读端口可包含晶体管m3和m4。晶体管m3的栅极可与字线WL2电耦合。晶体管m3的源极/漏极端可与保持器103a电耦合。晶体管m4的栅极可与交叉闩锁反相器的N1节点电耦合。晶体管m3和m4可作为通路晶体管、存取晶体管或沟道栅。图2所示的实施例中，晶体管m3和m4为N型金属氧化物半导体(NMOS)晶体管。
参照图2，每个保持器103a-103b可包含至少一个晶体管，如晶体管121a-121b，并分别与对应逻辑门电耦合，例如晶体管121a与非门120a及晶体管121b与非门120b。在一些实施例中，每个非门120a-120b可被视为反相器。在将非门视为反相器这类实施例中，每个晶体管121a-121b可为P型金属氧化物半导体(PMOS)晶体管。在一些实施例中，非门120a的输入端N2可与晶体管120a的漏极端和晶体管m3的源极/漏极端电耦合。非门120a的输出端N3可与晶体管121a的栅极电耦合。在一些实施例中，每个晶体管121a和121b可为核心晶体管。“核心晶体管”表示晶体管由工艺技术制成以构成存储器电路100。举例来说，若工艺技术为40纳米等级，则核心晶体管的沟道长度可大约为40纳米。须注意此40纳米工艺技术只是举例。在其他实施例中，工艺技术可比40纳米等级大或小。在另一些实施例中，晶体管121a的沟道长度基本上可与存储器单元105a中交叉闩锁反相器的晶体管(未在图中画出)沟道长度相同。
参照图2，限流器110a可包含至少一个晶体管，如晶体管107。在一些实施例中，晶体管107可为P型金属氧化物半导体晶体管。晶体管107的源极端可与提供电源电压如VDD的电源线电耦合。晶体管107的漏极端可与保持器103a和103b电耦合。晶体管107的栅极可与提供电源电压如VSS的电源线或接地线电耦合。电源电压VSS或接地可在预充电期间和/或感测期间启动晶体管107。在一些实施例中，晶体管107的沟道长度大于晶体管121a的沟道长度。在其他实施例中，晶体管107可被视为长沟道晶体管。
如前所述，保持器103a可包含晶体管121a，例如一核心晶体管，此晶体管的沟道长度比晶体管107的沟道长度小，且此晶体管被当作沟道栅使用。保持器103a的面积可比使用长沟道元件的传统保持器小。须注意的是，限流器110a可被保持器103a-103b共享。存储器电路100的总面积可比使用传统保持器的静态随机存取存储器电路小。
以下叙述关于一个对非门120a输入端N2预先充电的示范方法。在预充电期间，至少一个与非门120a输入端N2电耦合的预充电晶体管(未在图中表示)可被启动。此已启动的预充电晶体管可将非门120a的输入端N2电耦合至电源线，以便将非门120a的输入端N2预充电至电源电压如VDD。在预充电期间，晶体管m3关闭。此关闭的晶体管m3可将存储器单元105a电气隔离于保持器103a。
如前所述，非门120a的输入端N2可被预充电至电源电压VDD。一旦非门120a输入端N2的电压升至预定电压电平或电压电源VDD，非门120a即可将电压状态反相至另一种电压状态，例如将非门120a输入端N2上的高电压状态反相至非门120a输出端N3上的低电压状态。此低电压状态如电压电源VSS或接地可启动晶体管121a。
如前所述，在预充电期间晶体管107被启动。已启动的晶体管107可将电源电压VDD耦合至晶体管121a的源极端。被启动的晶体管121a可将晶体管121a源极端上的电源电压VDD耦合至非门120a的输入端N2。因此非门120a输入端N2的电压电平可被保持在电源电压VDD。以上所述与存储器单元105a相关的预充电运作也可被应用至存储器单元105b。
以下叙述关于一个感测存储于存储器单元105a中数据项的示范方法。在一些实施例中，预充电晶体管(未在图中表示)可在感测期间前被关闭。因为存储于存储器单元105a的数据项有待存取，存储器单元105b的字线WL1和/或WL2未被充电。
在感测期间，存储器单元105a的字线WL2可被充电至启动晶体管m3。在一些实施例中，交叉闩锁反相器的N1节点可以存储逻辑状态，例如逻辑1，或者可以具有电压状态，例如高电压状态。节点N1的电压状态可启动晶体管m4。已启动的晶体管m3和m4可将非门120a的输入端N2电耦合至电源电压如VSS或接地。在一些实施例中，晶体管m3和m4的启动可被视为存储器单元105a读端口的启动。如前所述，在预充电期间之后，非门120a输入端N2的电压电平可被最初保持在电源电压VDD。由于跨在晶体管m3和m4上的压降，在感测期间电流可以流经晶体管m3和m4。
如前所述，限流器110a被设置为控制和/或限制流经限流器110a的电流。举例来说，在感测期间晶体管107为启动。在感测期间电流可以流经晶体管107。据发现，在感测期间，流经晶体管m3和m4的电流可比流经晶体管107的电流大。由于此电流竞争，非门120a输入端N2的电压电平可被下拉至电源电压VSS或接地。一旦非门120a输入端N2的电压比预定电压电平低或到达电源电压VSS，非门120a可将电压状态反相至另一种电压状态，例如将非门120a输入端N2上的低电压状态反相至非门120a输出端N3上的高电压状态。此高电压状态如电源电压VDD可关闭晶体管121a。此关闭的晶体管121a可将晶体管107源极端的电源电压VDD电气隔离于非门120a的输入端N2。因此非门120a输入端N2的电压状态可被保持在电源电压VSS。所以存储于存储器单元105a的数据项可被感测和/或被输出至接下来的感测。
图3为另一个示范存储器电路的表示图，此存储器电路包括一个与多个第二种示范保持器耦合的限流器。在图3中，每个保持器103a-103b可包含至少一个晶体管，例如晶体管131a、133a和131b、133b，分别电耦合至对应逻辑门如与非门130a-130b。在一些实施例中，晶体管131a-131b和133a-133b可各自为P型金属氧化物半导体晶体管。与非门130a的输入端A可电耦合至晶体管133a的漏极端和晶体管m3的源极/漏极端。另一个与非门130a的输入端B可电耦合至晶体管131a的漏极端和另一个存储器单元(未在图中表示)。与非门130a的输出端可与晶体管131a和133a电耦合。晶体管131a和133a的源极端可与限流器110a电耦合。在一些实施例中，每个晶体管131a和133a可为核心晶体管。在其他实施例中，晶体管107的沟道长度比晶体管131a和133a的沟道长度都要大。
存储器单元105a的预充电和感测操作可以和上列与图2相关的叙述相似。由于使用不同的逻辑门，与非门130a以及晶体管131a和133a的运作可为不同。此外，与非门130a的输入端A和B与不同的存储器单元电耦合。
图4为示范存储器电路的表示图，此存储器电路包括一个与多个第三种示范保持器耦合的限流器。在图4中，每个保持器103a-103b可包含至少一个晶体管，例如晶体管141a-141b，分别电耦合至对应逻辑门如非门140a-140b。在一些实施例中，每个晶体管141a-141b可为N型金属氧化物半导体晶体管。举例来说，非门140a的输入端N2可与晶体管141a的漏极端以及存储器单元105a电耦合。非门140a的输出端N3可与晶体管141a的栅极端电耦合。晶体管141a的源极端可与限流器110a电耦合。在一些实施例中，每个晶体管141a和141b可为核心晶体管。
参照图4，限流器110a可包括至少一个晶体管，如晶体管109。在一些实施例中，晶体管109可为N型金属氧化物半导体晶体管。晶体管109的源极端可与提供电源电压如VSS或接地的电源线电耦合。晶体管109的漏极端可与保持器103a和103b电耦合。晶体管109的栅极可与提供电源电压如VDD的电源线电耦合。在一些实施例中，晶体管109可被视为长沟道晶体管且沟道长度比晶体管141a的沟道长度大。如图4所示的实施例中，晶体管m3和m4是P型金属氧化物半导体晶体管。
存储器单元105a的预充电和感测操作可以和上列与图2相关的叙述相似。由于使用不同类型的晶体管，在预充电和/或感测操作期间可能运用相反的电压电平和/或电压状态。
图5为示范存储器电路的表示图，此存储器电路包括一个与多个第四种保持器耦合的限流器。在图5中，每个保持器103a-103b可包含至少一个晶体管，例如晶体管151a、153a和151b、153b，分别电耦合至对应逻辑门如与非门150a-150b。在一些实施例中，晶体管151a-151b和153a-153b可各自为N型金属氧化物半导体晶体管。举例来说，与非门150a的输入端A可与晶体管153a的漏极端以及晶体管m3的源极/漏极端电耦合。与非门150a的另一个输入端B可与晶体管151a的漏极端和另一个存储器单元(未在图中表示)电耦合。与非门150a的输出端可与晶体管151a和153a的栅极电耦合。晶体管151a和153a的源极端可与限流器110a电耦合。在一些实施例中，每个晶体管151a和153a可为核心晶体管。在其他实施例中，晶体管109的沟道长度比晶体管151a和153a的沟道长度都要大。
须注意的是，以上与图2至图5相关的叙述中，保持器103a的晶体管及逻辑门的数目、型态和/或布局仅为举例。在一些实施例中，其他逻辑门可被使用，例如与门、或门、或非门、另外的逻辑门或任何逻辑门组合，包含其中至少一个晶体管具有不同配置。目前应用的范围不被随之限制。
图6为另一个存储器电路的表示图，此存储器电路包括一个被两列保持器共享的限流器。图6的存储器电路200中与图1的存储器电路100相同或相似的项目被标记为相同参考数字加上100或110。在图6中，存储器电路200可包括多个存储器阵列，例如存储器阵列201a-201d和211a-211d，以及多个保持器，例如保持器203a-203d和213a-213d。每个保持器203a-203d和213a-213d可分别与存储器阵列201a-201d和211a-211d中相对应的一存储器阵列电耦合。限流器210a可与保持器203a-203d和213a-213d电耦合并由保持器203a-203d和213a-213d共享。因为限流器210a可被两列保持器203a-203d和213a-213d共享，存储器电路200的面积可被进一步缩小。在其他实施例中，限流器210a可与三列或更多列保持器电耦合并被共享。
图7为另一个存储器电路的表示图，此存储器电路包括两个分别对应至两列保持器其中一列的限流器。图7的存储器电路300中与图1的存储器电路100相同或相似的项目被标记为相同参考数字加上200或210。在图7中，存储器电路300可包括多个存储器阵列，例如存储器阵列301a-301d和311a-311d，以及多个保持器，例如保持器303a-303d和313a-313d。每个存储器阵列311a-311d被分别配置至存储器阵列301a-301d中相对应的一存储器阵列旁边。
每个保持器303a-303d和313a-313d可分别与存储器阵列301a-301d和311a-311d中相对应的一存储器阵列电耦合。限流器310a和310b可分别与保持器303a-303d和313a-313d电耦合，并分别被保持器303a-303d和313a-313d共享。在一些实施例中，限流器310a和310b可各自与两列或更多列保持器电耦合并被共享。
图8所示为包含示范存储器电路的系统。在图8中，系统800可包括与存储器电路801耦合的处理器810。存储器电路801可与上述图1至图7相关的存储器电路100-300其中之一相似。处理器810可为处理单元、中央处理单元、数字信号处理器或其他适合存取存储器电路数据的处理器。
在一些实施例中，处理器810和存储器电路801可被封装在一系统内以形成一电子组件，而此系统可与印刷配线板或印刷电路板(PCB)实际电耦合。此电子组件可为电子系统的一部分，例如计算机、无线通信装置、计算机相关周边、娱乐装置等类似电子系统。
在一些实施例中，包含存储器电路801的系统800可提供整个系统于单一IC中，即所谓的单芯片系统(SOC)或集成电路系统(SOIC)装置。这些单芯片系统装置可在单一集成电路中提供例如所有执行手机、个人数字助理(PDA)、数字录放影机、数字摄录影机、数码相机、MP3播放器或其他类似装置的电路。
前述描绘出数个实施例的特征，所以本领域技术人员可以更加了解此公开数据的各方面。本领域技术人员应察知他们可以毫无困难地用此公开当作设计或修改其他工艺和结构的基础，以完成相同目标和/或实现于此介绍的实施例的相同优点。本领域技术人员也应理解与上述相同的结构无法违背此公开的精神与范围，他们可以在不违背此公开的精神与范围之下做此文件中各种的变化、代替和交替。

Claims (10)

1.一种存储器电路，包括：
一第一存储器阵列组，以列的形式排列；
一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合；以及
一第一限流器，电耦合于该第一保持器组并由该第一保持器组共享。
2.如权利要求1所述的存储器电路，其中该第一存储器阵列组中每个该第一存储器阵列包含至少一个具有读端口的存储器单元，假若在感测期间该读端口为启动且压降跨在该读端口上，则该读端口被设置为允许第一电流流经该读端口，该第一限流器被设置为在该感测期间控制流经该第一限流器的第二电流，而且在该感测期间该第一电流比该第二电流大。
3.如权利要求1所述的存储器电路，其中该第一限流器包括一第一晶体管，且该第一晶体管在感测期间和预充电期间其中至少一个期间为启动。
4.如权利要求3所述的存储器电路，该第一保持器组中每个该第一保持器包括：至少一个第二晶体管；以及
一逻辑门，其中该逻辑门的输出端与所述至少一个第二晶体管的栅极电耦合，并且至少一个该逻辑门的输入端与所述至少一个第二晶体管的至少一个漏极电耦合。
5.如权利要求4所述的存储器电路，其中所述至少一个第二晶体管中每个该第二晶体管为核心晶体管，而且该第一晶体管的沟道长度比所述至少一个第二晶体管的沟道长度大。
6.如权利要求4所述的存储器电路，其中该逻辑门为一非门并且所述至少一个第二晶体管包括一单一晶体管。
7.如权利要求4所述的存储器电路，其中该逻辑门为一与非门并且所述至少一个第二晶体管包括两个或更多个晶体管。
8.如权利要求1所述的存储器电路，更进一步包括：
一第三存储器阵列组，以列的形式排列，其中每个该第三存储器阵列被配置在该第一存储器阵列组中相对应的一第一存储器阵列旁边；
一第三保持器组，每个该第三保持器与该第三存储器阵列组中相对应的一第三存储器阵列电耦合；以及
一第二限流器，与该第三保持器组电耦合。
9.一种存储器电路，包括：
一第一限流器，其中该第一限流器包括一第一晶体管；
一第一存储器阵列组，以列的形式排列；以及
一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合，该第一保持器组与该第一限流器电耦合，其中至少一组的該第一保持器组中每个该第一保持器包括：
至少一个第二晶体管；以及一逻辑门，其中该逻辑门的输出端与所述至少一个第二晶体管的栅极电耦合，并且至少一个该逻辑门的输入端与所述至少一个第二晶体管的至少一个漏极电耦合。
10.一种存储器电路，包括：
一第一限流器，被设置为在感测期间控制流经该第一限流器的第一电流，其中该第一限流器包括一第一晶体管；
一第一存储器阵列组，以列的形式排列，其中该第一存储器阵列组中每个该第一存储器阵列包含至少一个具有读端口的存储器单元，假若在感测期间该读端口为启动且压降跨在该读端口上，则该读端口被设置为允许第一电流流经该读端口；
一第一保持器组，每个该第一保持器与该第一存储器阵列组中相对应的一第一存储器阵列电耦合，其中至少一组的該第一保持器组中每个该第一保持器包括：
至少一个第二晶体管，其中所述至少一个第二晶体管的至少一个源极端与该第一限流器耦合；以及
一逻辑门，其中该逻辑门的输出端与所述至少一个第二晶体管的栅极电耦合，并且至少一个该逻辑门的输入端与所述至少一个第二晶体管的至少一个漏极电耦合。
CN201010549888.6A 2010-05-12 2010-11-15 具有多个保持器的存储器电路 Active CN102243893B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/778,714 2010-05-12
US12/778,714 US8395960B2 (en) 2010-05-12 2010-05-12 Memory circuits having a plurality of keepers

Publications (2)

Publication Number Publication Date
CN102243893A true CN102243893A (zh) 2011-11-16
CN102243893B CN102243893B (zh) 2014-11-05

Family

ID=44911666

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010549888.6A Active CN102243893B (zh) 2010-05-12 2010-11-15 具有多个保持器的存储器电路

Country Status (2)

Country Link
US (1) US8395960B2 (zh)
CN (1) CN102243893B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680625A (zh) * 2012-09-06 2014-03-26 英飞凌科技股份有限公司 用于在存储器设备中提供电压供应保护的系统和方法
CN109217877A (zh) * 2017-06-29 2019-01-15 爱思开海力士有限公司 串行器和包括该串行器的存储装置
JPWO2018193699A1 (ja) * 2017-04-20 2020-02-27 株式会社ソシオネクスト 半導体記憶回路、半導体記憶装置及びデータ検出方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8406078B2 (en) * 2010-05-12 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits having a plurality of keepers
WO2018073708A1 (en) 2016-10-20 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Storage device, driving method thereof, semiconductor device, electronic component, and electronic device
US11145337B1 (en) * 2020-04-13 2021-10-12 Nantero, Inc. Sense amplifiers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1199229A (zh) * 1997-03-31 1998-11-18 精工爱普生株式会社 含有选择性预充电电路的低功率存储器
US20040139271A1 (en) * 2002-12-27 2004-07-15 Khellah Muhammad M. Multi-ported register files
US20070014157A1 (en) * 2005-07-15 2007-01-18 Macronix International Co., Ltd. Semiconductor device including memory cells and current limiter
CN101203919A (zh) * 2005-03-04 2008-06-18 爱特梅尔公司 用于寄存器文件的快速读取端口
US20090086529A1 (en) * 2007-09-28 2009-04-02 Nec Electronics Corporation Semiconductor storage device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574935A (en) * 1993-12-29 1996-11-12 Intel Corporation Superscalar processor with a multi-port reorder buffer
US20070189101A1 (en) * 2005-05-17 2007-08-16 Atmel Corporation Fast read port for register file

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1199229A (zh) * 1997-03-31 1998-11-18 精工爱普生株式会社 含有选择性预充电电路的低功率存储器
US20040139271A1 (en) * 2002-12-27 2004-07-15 Khellah Muhammad M. Multi-ported register files
CN101203919A (zh) * 2005-03-04 2008-06-18 爱特梅尔公司 用于寄存器文件的快速读取端口
US20070014157A1 (en) * 2005-07-15 2007-01-18 Macronix International Co., Ltd. Semiconductor device including memory cells and current limiter
US20090086529A1 (en) * 2007-09-28 2009-04-02 Nec Electronics Corporation Semiconductor storage device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680625A (zh) * 2012-09-06 2014-03-26 英飞凌科技股份有限公司 用于在存储器设备中提供电压供应保护的系统和方法
JPWO2018193699A1 (ja) * 2017-04-20 2020-02-27 株式会社ソシオネクスト 半導体記憶回路、半導体記憶装置及びデータ検出方法
JP7054012B2 (ja) 2017-04-20 2022-04-13 株式会社ソシオネクスト 半導体記憶回路、半導体記憶装置及びデータ検出方法
CN109217877A (zh) * 2017-06-29 2019-01-15 爱思开海力士有限公司 串行器和包括该串行器的存储装置
CN109217877B (zh) * 2017-06-29 2022-05-31 爱思开海力士有限公司 串行器和包括该串行器的存储装置

Also Published As

Publication number Publication date
CN102243893B (zh) 2014-11-05
US8395960B2 (en) 2013-03-12
US20110280095A1 (en) 2011-11-17

Similar Documents

Publication Publication Date Title
CN105321557B (zh) 存储器芯片和用于制造存储器芯片的布局设计
CN102243893B (zh) 具有多个保持器的存储器电路
CN101339804B (zh) 集成电路、静态随机存取存储电路与存储器电路控制方法
CN101740116B (zh) 8晶体管型低漏电静态随机存取内存单元
US9570156B1 (en) Data aware write scheme for SRAM
CN103151070A (zh) 用于FinFET SRAM阵列集成电路的方法和装置
US9424889B1 (en) Multiple-port SRAM device
US9142284B2 (en) Concurrent use of SRAM cells with both NMOS and PMOS pass gates in a memory system
US7613032B2 (en) Semiconductor memory device and control method thereof
CN101685667A (zh) 静态随机存取存储器单元
CN109427391A (zh) 半导体存储器件、用于其的写入辅助电路及其控制方法
US8929130B1 (en) Two-port SRAM cell structure
CN104599700A (zh) 高密度存储器结构
Biswas et al. A 0.36 V 128Kb 6T SRAM with energy-efficient dynamic body-biasing and output data prediction in 28nm FDSOI
CN106558334A (zh) 一种sram存储单元、sram存储器及其控制方法
US9275724B2 (en) Method of writing to and reading data from a three-dimensional two port register file
CN111128256A (zh) 存储器器件及其中的存储器单元以及计算设备
Barua et al. In 12nm FinFET Technology, performance analysis of low power 6T SRAM layout designs with two different topologies
Meinerzhagen et al. A sub-v t 2t gain-cell memory for biomedical applications
CN102637458B (zh) 带有多个保持器的存储电路
CN204991152U (zh) 静态随机存储器
US10706917B2 (en) Semiconductor memory device
CN113284526A (zh) 电子器件及其操作方法
CN101814315B (zh) 可增加写入裕量的静态随机存取存储器
Zhu et al. A comprehensive comparison of superior triple-threshold-voltage 7-transistor, 8-transistor, and 9-transistor SRAM cells

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant