CN204991152U

CN204991152U - 静态随机存储器

Info

Publication number: CN204991152U
Application number: CN201520431866.8U
Authority: CN
Inventors: 张弓
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2015-06-20
Filing date: 2015-06-20
Publication date: 2016-01-20
Anticipated expiration: 2025-06-20

Abstract

本实用新型的静态随机存储器，包括字线、第一位线、第二位线、第一单元、第二单元以及第三单元，第一单元、第二单元和第三单元分别包括阵列分布的第一晶胞、第二晶胞和第三晶胞，第一晶胞、第二晶胞以及第三晶胞分别包括两个第一传输栅晶体管、两个第二传输栅晶体管以及两个第三传输栅晶体管，其中，第一传输栅晶体管为单鳍结构，第二传输栅晶体管为双鳍结构，第三传输栅晶体管为三鳍结构；或第一传输栅晶体管为双鳍结构，第二传输栅晶体管为单鳍结构，第三传输栅晶体管为三鳍结构；或第一传输栅晶体管为双鳍结构，第二传输栅晶体管为三鳍结构，第三传输栅晶体管为单鳍结构。本实用新型可同时对单鳍结构、双鳍结构和三鳍结构的存储单元进行测试。

Description

静态随机存储器

技术领域

本实用新型涉及半导体集成电路制造技术领域，尤其涉及一种静态随机存储器。

背景技术

存储器件广泛用于电子装置中以存储数据，一般的，存储装置至少分为两类：动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。DRAM一般通过向存储器中重新写入数据使其数据周期性刷新，以保持数据。相反，SRAM一般不需要这种刷新，SRAM器件广泛用于计算机和便携器材的高速缓冲存储器中。

现有技术中静态随机存储器单元通常形成6T的电路结构，参考图1所示，包括第一反相电路100和第二反相电路200，第一反相电路100和第二反相电路200以交叉连接方式连接，形成锁存电路，第一反相电路100包括一上拉晶体管(pullup)PU、一下拉晶体管(pulldown)PD，同样的，第二反相电路200包括另一上拉晶体管PU、另一下拉晶体管PD，一传输栅晶体管(passgate)PG将第一反相电路100连接到位线BL，另一传输栅晶体管PG将第二反相电路200连接位线BLB，两个传输栅晶体管PG的栅极均连接字线WL。

现有技术中，存储器单元的版图设计参考图2所示，在衬底101中形成多个源区102、多个栅极103，多个源极102和多个栅极103分别交错设置，并且，在衬底101上形成鳍状结构(FIN)104，并去除光阻105覆盖的部分鳍状结构104，形成图1中所示的6T的存储器单元。此外，为了提升存储器单元的读取(Read)速度，现有技术中将传输栅晶体管PG以及下拉晶体管PD制备为双鳍结构或三鳍结构，分别参考图3或图4中所示。当传输栅晶体管PG以及下拉晶体管PD采用的双鳍结构或三鳍结构时，SRAM存储器单元的面积随之增加，并且，将会影响存储器的噪声容限(staticnoisemargin，SNM)。

对于单鳍结构、双鳍结构以及三鳍结构的三种不同的存储单元形成的不同的SRAM存储器进行测试时，需要不同器件结构的外围电路以匹配不同器件结构的传输栅晶体管PG以及下拉晶体管PD。例如，对于三种不同的存储器，字线结构相同，然而位线的宽度不同，从而测试电路需要匹配不同的位线宽度。

现有技术中，可以利用测试三鳍结构存储器的器件电路测试三种不同结构的存储器，也就是对三鳍结构的存储器器件进行刻蚀，参考图5所示，去除光阻106区域的覆盖的部分鳍状结构104，重新形成单鳍结构，同样的，还可以刻蚀形成双鳍结构，从而与三鳍结构的测试的器件电路进行匹配。然而，这种测试方法与实际使用的存储器的结构存在差异，难以保证测试的可靠性。

实用新型内容

本实用新型的目的在于，提供一种静态随机存储器，可用于同时测试不同单元结构形成的SRAM存储器。

为解决上述技术问题，本实用新型提供一种静态随机存储器，其特征在于，包括：

N条沿第一方向排列的字线；

M条沿第二方向排列的第一位线；

M条沿第二方向排列的第二位线，所述第一位线与所述第二位线交替排列；

依次沿第一方向排列的第一单元、第二单元以及第三单元，所述第一单元包括若干个阵列分布的第一晶胞，所述第二单元包括若干个阵列分布的第二晶胞，所述第三单元包括若干个阵列分布的第三晶胞，所述第一晶胞分别连接第n条字线、第i条第一位线以及第i条第二位线、所述第二晶胞分别连接第n条字线、第j条第一位线以及第j条第二位线，所述第三晶胞分别连接第n条字线、第k条第一位线以及第k条第二位线，其中，n＝1，……，N，且i<j<k≤M，N、M均为正整数；

其中，所述第一晶胞、所述第二晶胞以及所述第三晶胞均为6T结构，所述第一晶胞包括两个第一传输栅晶体管，所述第二晶胞包括两个第二传输栅晶体管，所述第三晶胞包括两个第三传输栅晶体管；

其中，所述第一传输栅晶体管为单鳍结构，所述第二传输栅晶体管为双鳍结构，所述第三传输栅晶体管为三鳍结构；或

所述第一传输栅晶体管为双鳍结构，所述第二传输栅晶体管为单鳍结构，所述第三传输栅晶体管为三鳍结构；或

所述第一传输栅晶体管为双鳍结构，所述第二传输栅晶体管为三鳍结构，所述第三传输栅晶体管为单鳍结构。

可选的，所述第一晶胞中还包括两个第一上拉晶体管和两个第一下拉晶体管，两个所述第一传输栅晶体管、两个所述第一上拉晶体管以及两个所述第一下拉晶体管形成6T结构，两个所述第一上拉晶体管和两个所述第一下拉晶体管形成交叉连接的两个反相器电路，两个所述反相器电路的输出端分别连接两个所述第一传输栅晶体管的漏极，两个所述第一传输栅晶体管的栅极均连接所述字线，源极分别连接所述第一位线或所述第二位线。

可选的，所述第一单元包括第一方向排列32、64、128或256列的第一晶胞。

可选的，所述第二晶胞中还包括两个第二上拉晶体管和两个第二下拉晶体管。

可选的，所述第二单元包括第一方向排列的32、64、128或256列的第二晶胞。

可选的，所述第二晶胞中还包括两个第三上拉晶体管和两个第三下拉晶体管。

可选的，所述第三单元包括第一方向上排列的32、64、128或256列的第三晶胞。

可选的，N为64、128、256或512。

可选的，所述第一方向与所述第二方向垂直。

可选的，第m条所述第一位线上连接一第一PMOS晶体管的漏极，第m条所述第二位线上连接一第二PMOS晶体管的漏极，第m条所述第一位线与第m条所述第二位线之间连接一第三PMOS晶体管，所述第一PMOS晶体管的源极连接一工作电压，所述第二PMOS晶体管的源极连接另一工作电压，所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极以及所述第三PMOS晶体管的栅极相连，并连接一电源电压，m＝1，……，M。

本实用新型提供的静态随机存储器，包括第一单元、第二单元、第三单元，其中，第一单元、第二单元、第三单元中分别包括单鳍结构、双鳍结构以及三鳍结构的传输栅晶体管，从而，可以在一个静态随机存储器上同时测试几种不同结构的存储单元，从而提高测试效率。

附图说明

图1为现有技术中的6T存储单元的电路结构图；

图2为现有技术中单鳍结构的传输栅晶体管的存储单元的版图设计；

图3为现有技术中双鳍结构的传输栅晶体管的存储单元的版图设计；

图4为现有技术中三鳍结构的传输栅晶体管的存储单元的版图设计；

图5为现有技术中三鳍结构的传输栅晶体管的存储单元形成双鳍结构的传输栅晶体管的版图设计；

图6为本实用新型中的静态随机存储器的结构示意图。

具体实施方式

下面将结合示意图对本实用新型的静态随机存储器进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

本实用新型的核心思想在于，提供一种静态随机存储器，包括；N条沿第一方向排列的字线；M条沿第二方向排列的第一位线；M条沿第二方向排列的第二位线，所述第一位线与所述第二位线交替排列；依次沿第一方向排列的第一单元、第二单元以及第三单元，所述第一单元、所述第二单元以及所述第三单元分别包括若干个阵列分布的第一晶胞、第二晶胞以及第三晶胞，所述第一晶胞分别连接第n条字线、第i条第一位线以及第i条第二位线、所述第二晶胞分别连接第n条字线、第j条第一位线以及第j条第二位线，所述第三晶胞分别连接第n条字线、第k条第一位线以及第k条第二位线，其中，n≤N，且i<j<k≤M；其中，所述第一晶胞、所述第二晶胞以及所述第三晶胞分别包括两个第一传输栅晶体管、两个第二传输栅晶体管以及两个第三传输栅晶体管；其中，所述第一传输栅晶体管为单鳍结构，所述第二传输栅晶体管为双鳍结构，所述第三传输栅晶体管为三鳍结构；或所述第一传输栅晶体管为双鳍结构，所述第二传输栅晶体管为单鳍结构，所述第三传输栅晶体管为三鳍结构；或所述第一传输栅晶体管为双鳍结构，所述第二传输栅晶体管为三鳍结构，所述第三传输栅晶体管为单鳍结构。本实用新型中，可以同时测试不同结构的存储单元，提高测试的效率。

下文结合图6对本实用新型的静态随机存储器进行具体说明。

N条沿第一方向(X方向)排列的字线WL；

M条沿第二方向(Y方向)排列的第一位线BL，其中，所述第一方向(X方向)与所述第二方向(Y方向)垂直；

M条沿第二方向(Y方向)排列的第二位线BLB，所述第一位BL线与所述第二位线BLB交替排列；

依次沿第一方向(X方向)排列的第一单元10、第二单元20以及第三单元30，所述第一单元10、所述第二单元20以及所述第三单元30分别包括若干个阵列分布的第一晶胞11、第二晶胞21以及第三晶胞31，所述第一晶胞11分别连接第n条字线WLn、第i条第一位线BLi以及第i条第二位线BLBi、其中，n＝1、……、N，i＝1、……、M1。在本实用新型中，N为64、128、256或512，M1为32、64、128或256，从而，所述第一单元10包括第一方向排列32、64、128或256列，64、128、256或512行的第一晶胞11，例如，可以形成512w*32b第一单元10的存储器。所述第二晶胞21分别连接第n条字线WLn、第j条第一位线BLj以及第j条第二位线BLBj，其中，n＝1、……、N，j＝M1+1、……、M2，从而，i<j。在本实用新型中，N为64、128、256或512，(M2-M1)为32、64、128或256，从而，所述第二单元20包括第一方向排列32、64、128或256列，64、128、256或512行的第二晶胞21，同样的，可以形成512w*32b第二单元20的存储器。所述第三晶胞31分别连接第n条字线WLn、第k条第一位线BLk以及第k条第二位线BLBk，其中，n＝1，……，N，k＝M2+1，……，M3，从而，j<k≤M。在本实用新型中，N为64、128、256或512，(M3-M2)为32、64、128或256，从而，所述第三单元30包括第一方向排列32、64、128或256列，64、128、256或512行的第三晶胞31，例如，可以形成512w*32b第三单元30的存储器。本领域技术人员可以理解的是，第一晶胞11、第二晶胞21以及第三晶胞31的个数可以根据实际需要使用情况进行设置，以使得测试结果更接近实际情况，保证测试准确。

继续参考图6所示，在本实施例中，所述第一晶胞11包括两个第一传输栅晶体管PG1、两个第一上拉晶体管PU1(图中未示出)以及两个第一下拉晶体管PD1(图中未示出)，其中，第一传输栅晶体管PG1、第一上拉晶体管PU1以及第一下拉晶体管PD1的连接关系为现有技术中的图1所示的6T的存储单元的电路结构相同，两个第一上拉晶体管PU1以及两个第一下拉晶体管PD1分别形成两个反相器电路，两个反相器电路的输入端和输出端交叉互连，形成锁存电路，其中一个反相器电路的输出端连接一第一传输栅晶体管PG1的漏极，该第一传输栅晶体管PG1的栅极连接一条字线WL，源极连接邻近的一条第一位线BL，另一个反相器电路的输出端连接另一个第一传输栅晶体管PG1的漏极，该第一传输栅晶体管PG1的栅极连接同一条字线WL，源极连接邻近的一条第二位线BLB。本实施例中，形成第一晶胞11的版图结构可以采用如图2中所示的版图设计，从而使得第一传输栅晶体管PG1和第一下拉晶体管PD1均为单鳍结构，形成单鳍结构的静态随机存储器。

所述第二晶胞21包括两个第二传输栅晶体管PG2、两个第二上拉晶体管PU2(图中未示出)以及两个第二下拉晶体管PD2(图中未示出)，其中，第二传输栅晶体管PG2、第二上拉晶体管PU2以及第二下拉晶体管PD2的连接关系为现有技术中的图1所示的6T的存储单元的电路结构相同，此为本领域技术人员公知的，在此不作赘述。并且，形成第二晶胞21的版图结构可以采用图3中所示的结构，使得第二传输栅晶体管PG2和第一下拉晶体管PD2均为双鳍结构，形成双鳍结构的静态随机存储器，从而，第二晶胞21的第一方向(X方向)上的宽度大于第一晶胞11的宽度。

所述第三晶胞31包括两个第三传输栅晶体管PG3、两个第三上拉晶体管PU3(图中未示出)以及两个第三下拉晶体管PD3(图中未示出)，其中，第三传输栅晶体管PG3、第三上拉晶体管PU3以及第三下拉晶体管PD3的连接关系为现有技术中的图1所示的6T的存储单元的电路结构相同此为本领域技术人员公知的，在此不作赘述。并且，形成第三晶胞31的版图结构可以采用图4中所示的结构，使得第三传输栅晶体管PG3和第三下拉晶体管PD3均为三鳍结构，从而第三晶胞31的第一方向(X方向)上的宽度大于第二晶胞21以及第一晶胞11的宽度。

由于第一晶胞11、第二晶胞21以及第三晶胞31的X方向上的宽度不同，从而分别与第一晶胞11、第二晶胞21以及第三晶胞31相连的相邻的第一位线BL和第二位线BLB之间的的宽度进行相应的匹配设置。然而，第一晶胞11、第二晶胞21以及第三晶胞31在Y方向上的宽度相同，从而相邻的字线WL的之间的宽度均相同。

此外，本实用新型中，参考图6所示，第m条所述第一位线与第m条第二位线之间连接第一PMOS晶体管P1、第二PMOG晶体管P2以及第三PMOS晶体管P3，所述第m条第一位线BLm上连接一第一PMOS晶体管P1的漏极，所述第m条第二位线BLBm上连接一第二PMOS晶体管P2的漏极，所述第m条第一位线BLm与所述第m条第二位线BLBm之间连接一第三PMOS晶体管P3，其中，m＝1，……，M。所述第一PMOS晶体管P1的源极连接一工作电压，所述第二PMOS晶体管P2的源极连接另一工作电压，所述第一PMOS晶体管P1的栅极、所述第二PMOS晶体管P2的栅极以及所述第三PMOS晶体管P3的栅极相连，并连接一电源电压，用于测试时为SRAM单元提供电压。

需要说明的是，将单鳍结构、双鳍结构以及三鳍结构三种不同结构的存储晶胞集成在一个存储器中，可以节省制备的工艺成本，并且，同时测试不同的存储器结构可以节省测试成本。

在本实用新型中，所述第一传输栅晶体管PG1为单鳍结构，所述第二传输栅晶体管PG2为双鳍结构，所述第三传输栅晶体管PG3为三鳍结构。然而，本领域技术人员可以理解的是，在本实用新型的其他实施例中，还可以是：所述第一传输栅晶体管PG1为双鳍结构，所述第二传输栅晶体管PG2为单鳍结构，所述第三传输栅晶体管PG3为三鳍结构；或所述第一传输栅晶体管PG1为双鳍结构，所述第二传输栅晶体管PG2为三鳍结构，所述第三传输栅晶体管PG3为单鳍结构，只要使得静态随机存储器中同时包括单鳍结构、双鳍结构以及三鳍结构，实现对不同的存储单元的同时测试，亦在本实用新型保护的思想范围之内。

综上所述，本实用新型的静态随机存储器，包括第一单元、第二单元、第三单元，其中，第一单元、第二单元、第三单元中分别包括单鳍结构、双鳍结构以及三鳍结构的传输栅晶体管，从而，可以在一个静态随机存储器上同时测试几种不同结构的存储单元，从而提高测试效率。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims

1.一种静态随机存储器，其特征在于，包括：

N条沿第一方向排列的字线；

M条沿第二方向排列的第一位线；

2.如权利要求1所述的静态随机存储器，其特征在于，所述第一晶胞中还包括两个第一上拉晶体管和两个第一下拉晶体管，两个所述第一传输栅晶体管、两个所述第一上拉晶体管以及两个所述第一下拉晶体管形成6T结构，两个所述第一上拉晶体管和两个所述第一下拉晶体管形成交叉连接的两个反相器电路，两个所述反相器电路的输出端分别连接两个所述第一传输栅晶体管的漏极，两个所述第一传输栅晶体管的栅极均连接所述字线，源极分别连接所述第一位线或所述第二位线。

3.如权利要求2所述的静态随机存储器，其特征在于，所述第一单元包括第一方向排列32、64、128或256列的第一晶胞。

4.如权利要求1所述的静态随机存储器，其特征在于，所述第二晶胞中还包括两个第二上拉晶体管和两个第二下拉晶体管。

5.如权利要求4所述的静态随机存储器，其特征在于，所述第二单元包括第一方向排列的32、64、128或256列的第二晶胞。

6.如权利要求1所述的静态随机存储器，其特征在于，所述第二晶胞中还包括两个第三上拉晶体管和两个第三下拉晶体管。

7.如权利要求6所述的静态随机存储器，其特征在于，所述第三单元包括第一方向上排列的32、64、128或256列的第三晶胞。

8.如权利要求1所述的静态随机存储器，其特征在于，N为64、128、256或512。

9.如权利要求1所述的静态随机存储器，其特征在于，所述第一方向与所述第二方向垂直。

10.如权利要求1所述的静态随机存储器，其特征在于，第m条所述第一位线上连接一第一PMOS晶体管的漏极，第m条所述第二位线上连接一第二PMOS晶体管的漏极，第m条所述第一位线与第m条所述第二位线之间连接一第三PMOS晶体管，所述第一PMOS晶体管的源极连接一工作电压，所述第二PMOS晶体管的源极连接另一工作电压，所述第一PMOS晶体管的栅极、所述第二PMOS晶体管的栅极以及所述第三PMOS晶体管的栅极相连，并连接一电源电压，其中，m＝1，……，M。