CN203434158U

CN203434158U - 静态随机存储晶胞的布局

Info

Publication number: CN203434158U
Application number: CN201320456575.5U
Authority: CN
Inventors: 张弓
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2013-07-29
Filing date: 2013-07-29
Publication date: 2014-02-12
Anticipated expiration: 2023-07-29

Abstract

本实用新型揭示了一种静态随机存储晶胞的布局，所述静态随机存储晶胞设置为一矩形，所述静态随机存储晶胞包括两组交叉耦合的基本电路，每一所述基本电路具有两个有源区和两个栅极交错形成的一拉升晶体管、一拉压晶体管以及一传输晶体管，所述栅极平行于所述矩形的长度方向设置，所述有源区平行于所述矩形的宽度方向设置，每一所述基本电路中的两个有源区上共享一接触线，所述接触线上具有一接触互连槽，另一所述基本电路中的一个栅极上具有一栅互连槽，每一所述基本电路中的接触互连槽与另一所述基本电路中的栅互连槽相通。本实用新型的静态随机存储晶胞的布局可以提高集成电路布局的集成度，使得所述静态随机存储晶胞的面积小于等于0.081μm²。

Description

静态随机存储晶胞的布局

技术领域

本实用新型涉及半导体设备技术领域，特别是涉及一种静态随机存储晶胞的布局。

背景技术

存储器件广泛用于电子装置中以存储数据。典型的，这种存储装置至少分为两类:动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。DRAM一般通过向存储器中重新写入数据使其数据周期性刷新，以保持数据。相反，SRAM一般不需要这种刷新。例如，SRAM器件广泛用于计算机和便携器材的高速缓冲存储器中。

通常，SRAM器件的存储单元可以分为两类：一类包括采用负载电阻作为存储单元的负载器件的存储单元；另一类是采用晶体管作为存储单元的负载器件的互补金属氧化物半导体式的存储单元。

图1为现有技术中的互补金属氧化物半导体式静态随机存储晶胞的电路图。所述静态随机存储晶胞100包括两组交叉耦合的第一基本电路110和第二基本电路120，第一电性的第一拉升（pull-up）晶体管PU1、第二电性的第一拉降（pull-down）晶体管PD1与第二电性的第一传输栅（pass-gate）晶体管PG1构成所述第一基本电路110，其中，所述第一拉升晶体管PU1、第一拉降晶体管PD1与第一传输栅晶体管PG1可以分别为P型金属氧化物半导体（PMOS）晶体管、N型金属氧化物半导体（NMOS）晶体管和PMOS晶体管；第一电性的第二拉升晶体管PU2、第二电性的第二拉降晶体管PD2与第二电性的第二传输栅晶体管PG2构成所述第二基本电路120，其中，所述第二拉升晶体管PU2、第二拉降晶体管PD2与第二传输栅晶体管PG2可以分别为PMOS晶体管、NMOS晶体管和PMOS晶体管。所述第一基本电路110的输出端与所述第二基本电路120的输入端连接，即所述第一基本电路110与所述第二基本电路120交叉耦合。

可在第一存储节点N1与第二存储节点N2处写入读取逻辑状态，其中，所述第一存储节点N1为所述第一基本电路110的输出点且为所述第二基本电路120的输入点，所述第二存储节点N2为所述第二基本电路120的输出点且为所述第一基本电路110的输入点。通过第一传输栅晶体管PG1和第二传输栅晶体管PG2来修改所述静态随机存储晶胞100所存储的值。第一传输栅晶体管PG1的栅极连接字线WL、源极连接第一存储节点N1、漏极连接正位字线BL，第二传输栅晶体管PG2的栅极连接字线WL、源极连接第二存储节点N2、漏极连接负位字线BLB。选取字线WL、正位字线BL以及负位字线BLB，可以读取第一存储节点N1和第二存储节点N2中所储存的记忆值。

在现有技术的所述静态随机存储晶胞的布局中，所述第一存储节点N1和第二存储节点N2通过接触孔(CT)以及第一层金属互连(M1)的连接方式实现。但是，随着半导体器件特征尺寸的不断减小，特别是当发展到20nm以下节点时，由于光刻以及刻蚀工艺的限制，接触孔(CT)以及第一层金属互连(M1)的连接方式已经不能满足小尺寸的需要。

实用新型内容

本实用新型的目的在于，提供一种静态随机存储晶胞的布局，可以提高集成电路布局的集成度。

为解决上述技术问题，本实用新型提供一种静态随机存储晶胞的布局，所述静态随机存储晶胞设置为一矩形，其中，所述静态随机存储晶胞包括两组交叉耦合的基本电路，每一所述基本电路具有两个有源区和两个栅极交错形成的一拉升晶体管、一拉压晶体管以及一传输晶体管，所述栅极平行于所述矩形的长度方向设置，所述有源区平行于所述矩形的宽度方向设置，每一所述基本电路中的两个有源区上共享一接触线，所述接触线上具有一接触互连槽，另一所述基本电路中的一个栅极上具有一栅互连槽，每一所述基本电路中的接触互连槽与另一所述基本电路中的栅互连槽相通。

进一步的，所述矩形的面积小于等于0.081μm²。

进一步的，所述矩形的长度小于等于0.46μm，所述矩形的宽度小于等于0.176μm。

进一步的，所述接触线的宽度为0.026μm～0.034。

进一步的，所述接触互连槽的宽度为0.026μm～0.034μm。

进一步的，所述栅互连槽的宽度为0.024μm～0.032μm。

进一步的，所述拉升晶体管所在的有源区的宽度为0.04μm～0.048μm，同一所述基本电路中的两个有源区之间的间距为0.056μm～0.064μm。

进一步的，所述栅极的宽度为0.024μm～0.032μm，所述栅极在所述矩形的宽度方向上的间距为0.056μm～0.064μm。

进一步的，所述接触线覆盖所述有源区宽度的70%以上。

进一步的，所述静态随机存储晶胞包括：

第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区、第二有源区、第三有源区和第四有源区分别具有第一端和与第一端相对的第二端;

第一栅极，位于所述第一有源区上，所述第一栅极邻近所述第一有源区的第二端；

第二栅极，位于所述第二有源区、第三有源区和第四有源区上，所述第二栅极与所述第一栅极并排排列，并邻近所述第二有源区的第二端、所述第三有源区和第四有源区的第一端；

第三栅极，位于所述第一有源区、第二有源区和第三有源区上，所述第三栅极基本平行于所述第一栅极，并邻近所述第一有源区和第二有源区的第一端、所述第三有源区的第二端；

第四栅极，位于所述第四有源区上，所述第四栅极与所述第三栅极并排排列，并邻近所述第四有源区的第二端；

其中，所述第一有源区与所述第一栅极形成第一传输晶体管，所述第一有源区与所述第三栅极形成第一拉压晶体管，所述第二有源区与所述第三栅极形成第一拉升晶体管，所述第四有源区与所述第四栅极形成第二传输晶体管，所述第四有源区与所述第二栅极形成第二拉压晶体管，所述第三有源区与所述第二栅极形成第二拉升晶体管。

进一步的，所述静态随机存储晶胞还包括：

第一接触线，位于所述第一有源区的第一端上；

第二接触线，位于所述第二有源区的第一端上；

第三接触线，位于所述第一有源区和第二有源区上，并位于所述第一栅极和第三栅极之间；

第四接触线，位于所述第一有源区的第二端上；

第五接触线，位于所述第四有源区的第一端上；

第六接触线，位于所述第三有源区的第一端上；

第七接触线，位于所述第三有源区和第四有源区上，并位于所述第二栅极和第四栅极之间；

第八接触线，位于所述第四有源区的第二端上；

第一接触互连槽、第二接触互连槽、第三接触互连槽、第四接触互连槽、第五接触互连槽、第六接触互连槽、第七接触互连槽以及第八接触互连槽，分别位于所述第一接触线、第二接触线、第三接触线、第四接触线、第五接触线、第六接触线、第七接触线、第八接触线上；

第一栅互连槽，位于所述第一栅上；

第二栅互连槽，位于所述第二栅和第三接触线上；

第三栅互连槽，位于所述第三栅和第七接触线上；

第四栅互连槽，位于所述第四栅上。

与现有技术相比，本实用新型提供的静态随机存储晶胞的布局具有以下优点：本实用新型提供一种静态随机存储晶胞的布局，每一所述基本电路中的两个有源区上共享一接触线，所述接触线上具有一接触互连槽，另一所述基本电路中的一个栅极上具有一栅互连槽，每一所述基本电路中的接触互连槽与另一所述基本电路中的栅互连槽相通，本实用新型通过所述接触线、接触互连槽与栅互连槽实现所述第一存储节点和第二存储节点的连接方式，由于所述接触线、接触互连槽与栅互连槽均为沟槽（trench）结构，可以通过现有的工艺制程制备出小宽度的所述接触线、接触互连槽与栅互连槽，从而缩小静态随机存储器的尺寸，可以提高集成电路布局的集成度，使得所述静态随机存储晶胞的面积小于等于0.081μm²。

附图说明

图1为现有技术中的互补金属氧化物半导体式静态随机存储晶胞的电路图；

图2为本实用新型一实施例的静态随机存储晶胞的有源区和栅极布局的俯视图；

图3为本实用新型一实施例的静态随机存储晶胞的接触线布局的俯视图；

图4为本实用新型一实施例的静态随机存储晶胞的栅互连槽布局的俯视图；

图5为本实用新型一实施例的静态随机存储晶胞的接触互连槽布局的俯视图；

图6为图5沿AA’线的剖面图。

具体实施方式

下面将结合示意图对本实用新型的静态随机存储晶胞的布局进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

本实用新型的核心思想在于，本实用新型提供一种静态随机存储晶胞的布局，所述静态随机存储晶胞设置为一矩形，其中，所述静态随机存储晶胞包括两组交叉耦合的基本电路，每一所述基本电路具有至少两个有源区和两个栅极所形成的一拉升晶体管、一拉压晶体管以及一传输晶体管，所述栅极平行于所述矩形的长度方向设置，所述有源区平行于所述矩形的宽度方向设置，每一所述基本电路中的两个有源区上共享一接触线，所述接触线上具有一接触互连槽，另一所述基本电路中的一个栅极上具有一栅互连槽，每一所述基本电路中的接触互连槽与另一所述基本电路中的栅互连槽相通，本实用新型通过所述接触线、接触互连槽与栅互连槽实现所述第一存储节点和第二存储节点的连接方式，由于所述接触线、接触互连槽与栅互连槽均为沟槽（trench）结构，相比接触孔的制备工艺简单、易实现，所以，可以通过现有的工艺制程制备出小宽度的所述接触线、接触互连槽与栅互连槽，从而缩小静态随机存储器的尺寸，可以提高集成电路布局的集成度。

以下结合图2-图6具体说明本实施例的静态随机存储晶胞的布局，其中，图2为本实用新型一实施例的静态随机存储晶胞的有源区和栅极布局的俯视图，图3为本实用新型一实施例的静态随机存储晶胞的接触线布局的俯视图，图4为本实用新型一实施例的静态随机存储晶胞的栅互连槽布局的俯视图，图5为本实用新型一实施例的静态随机存储晶胞的接触互连槽布局的俯视图，图6为图5沿AA’线的剖面图。

如图2所示，所述静态随机存储晶胞200设置为一矩形201，其中，所述静态随机存储晶胞200包括两组交叉耦合的基本电路210和基本电路220，所述基本电路210具有两个有源区和两个栅极交错形成的第一拉升晶体管PU1、第一拉压晶体管PD1以及第一传输晶体管PG1，所述基本电路220亦具有两个有源区和两个栅极交错形成的第二拉升晶体管PU2、第二拉压晶体管PD2以及第二传输晶体管PG2，其中，所述栅极平行于所述矩形201的长度X方向设置，所述有源区平行于所述矩形201的宽度Y方向设置。具体的，在本实施例中，所述静态随机存储晶胞200包括：第一有源区231、第二有源区232、第三有源区233、第四有源区234、第一栅极241、第二栅极242、第三栅极243和第四栅极244。

其中，所述第一有源区231、第二有源区232、第三有源区233和第四有源区234分别具有第一端和与第一端相对的第二端；第一栅极241位于所述第一有源区231上，所述第一栅极241邻近所述第一有源区231的第二端231B；第二栅极242位于所述第二有源区232、第三有源区233和第四有源区234上，所述第二栅极242与所述第一栅极241并排排列，并邻近所述第二有源区232的第二端232B、所述第三有源区233的第一端233A和第四有源区234的第一端234A；第三栅极243位于所述第一有源区231、第二有源区232和第三有源区233上，所述第三栅极243基本平行于所述第一栅极241，并邻近所述第一有源区231的第一端231A和第二有源区232的第一端232A、所述第三有源区233的第二端233B；第四栅极244位于所述第四有源区234上，所述第四栅极244与所述第三栅极243并排排列，并邻近所述第四有源区234的第二端234B。其中，所述第一有源区231与所述第一栅极241形成第一传输晶体管PG1，所述第一有源区231与所述第三栅243极形成第一拉压晶体管PD1，所述第二有源区232与所述第三栅极243形成第一拉升晶体管PU1，所述第四有源区243与所述第四栅极244形成第二传输晶体管PG2，所述第四有源区234与所述第二栅极242形成第二拉压晶体管PD2，所述第三有源区233与所述第二栅极242形成第二拉升晶体管PU2。

具体的，为了实现图1中所述第一存储节点和第二存储节点的连接方式，在本实施例中，所述静态随机存储晶胞200包括：第一接触线、第二接触线、第三接触线、第四接触线、第五接触线、第六接触线、第七接触线和第八接触线，第一接触互连槽、第二接触互连槽、第三接触互连槽、第四接触互连槽、第五接触互连槽、第六接触互连槽、第七接触互连槽以及第八接触互连槽，第一栅互连槽、第二栅互连槽、第三栅互连槽和第四栅互连槽。

其中，如图3所示，所述第一接触线251位于所述第一有源区231的第一端231A上，所述第二接触线252位于所述第二有源区232的第一端232A上，所述第三接触线253位于所述第一有源区231和第二有源区232上，并位于所述第一栅极241和第三栅极243之间，所述第四接触线254位于所述第一有源区231的第二端231B上，所述第五接触线255位于所述第四有源区234的第一端234A上，所述第六接触线256位于所述第三有源区233的第一端233A上，所述第七接触线257位于所述第三有源区233和第四有源区234上，并位于所述第二栅极242和第四栅极244之间，所述第八接触线258位于所述第四有源区234的第二端234B上。

如图4所示，所述第一栅互连槽261位于所述第一栅241上，所述第二栅互连槽262位于所述第二栅242和第三接触线253上，所述第三栅互连槽263位于所述第三栅243和第七接触线257上，所述第四栅互连槽264位于所述第四栅244上。

如图5所示，所述第一接触互连槽271、第二接触互连槽272、第三接触互连槽273、第四接触互连槽274、第五接触互连槽275、第六接触互连槽276、第七接触互连槽277以及第八接触互连槽278分别位于所述第一接触线251、第二接触线252、第三接触线253、第四接触线254、第五接触线255、第六接触线256、第七接触线257、第八接触线258上。由于，在办实施例中，所述第三接触互连槽273和所述第二栅互连槽262均位于所述第二有源区232上，所以，所述第三接触互连槽273和所述第二栅互连槽262在第一区域281内有部分重合，从而形成图1所示的第一存储节点；所述第七接触互连槽277和所述第三栅互连槽263均位于所述第三有源区233上，所以，所述第七接触互连槽277和所述第三栅互连槽263在第二区域282内有部分重合，从而形成图1所示的第二存储节点。

图6为图5沿AA’线的剖面图,用于解释制造图5所示的静态随机存储晶胞200的方法。在实际的制备工程中，根据图5所示的静态随机存储晶胞的布局，在衬底上制备出实际的静态随机存储晶胞，图6即为实际的静态随机存储晶胞的截面图。如图6所示，所述第二有源区232位于衬底202中，在所述衬底202上具有第一介质层203，所述第一介质层203中具有第三接触线253、第七接触线257、第二栅极242以及第三栅极243。所述第一介质层203上具有第二介质层204，所述第二介质层204中具有第二接触互连槽272、第三接触互连槽273以及第二栅互连槽262，所述第三接触互连槽273和所述第二栅互连槽262在第一区域281内有部分重合。

由于所述接触线、接触互连槽与栅互连槽均为沟槽（trench）结构，相比接触孔的制备工艺简单、易实现，所以，可以通过现有的工艺制程制备出小宽度的所述接触线、接触互连槽与栅互连槽，从而缩小静态随机存储器的尺寸，可以提高集成电路布局的集成度。在本实施例中，所述矩形201的面积小于等于0.081μm²，提高集成电路布局的集成度。所述矩形201的长度（X方向）小于等于0.46μm，所述矩形201的宽度（Y方向）小于等于0.176μm。

较佳的，所述接触线的宽度W0为0.026μm～0.034μm，优选为0.03μm，如图4所示。所述接触互连槽的宽度W1为0.026μm～0.034μm，优选为0.03μm，如图5所示。所述栅互连槽的宽度W2为0.024μm～0.032μm，优选为0.028μm，如图5所示。

所述拉升晶体管所在的有源区（在本实施例中为第二有源区232和第二有源区233）的宽度W3为0.04μm～0.048μm，同一所述基本电路中的两个有源区之间的间距W4（在本实施例中为第一有源区231和第二有源区232之间的间距，即所述第一拉压晶体管PD1和第一拉升晶体管PU1之间的间距）为0.056μm～0.064μm，优选为0.06μm，如图2所示。

所述栅极的宽度W5为0.024μm～0.032μm，优选为0.028μm，所述栅极在所述矩形201的宽度Y方向上的间距W6为0.056μm～0.064μm，优选为0.06μm。所述接触线覆盖所述有源区宽度的70%以上，以提高电性能。以所述第四接触线254为例，假设所述第一有源区231的宽度W7为0.06μm，则所述第四接触线254覆盖所述第一有源区231的宽度W8大于等于0.042μm。

本实用新型的所述静态随机存储晶胞的布局并不限于上述实施例，只要每一所述基本电路中的两个有源区上共享一接触线，所述接触线上具有一接触互连槽，另一所述基本电路中的一个栅极上具有一栅互连槽，每一所述基本电路中的接触互连槽与另一所述基本电路中的栅互连槽相通，从而实现第一存储节点和第二存储节点的连接方式，亦在本实用新型的思想范围之内。

综上所述，本实用新型提供一种静态随机存储晶胞的布局，所述静态随机存储晶胞设置为一矩形，其中，所述静态随机存储晶胞包括两组交叉耦合的基本电路，每一所述基本电路具有至少两个有源区和两个栅极所形成的一拉升晶体管、一拉压晶体管以及一传输晶体管，所述栅极平行于所述矩形的长度方向设置，所述有源区平行于所述矩形的宽度方向设置，每一所述基本电路中的两个有源区上共享一接触线，所述接触线上具有一接触互连槽，另一所述基本电路中的一个栅极上具有一栅互连槽，每一所述基本电路中的接触互连槽与另一所述基本电路中的栅互连槽相通。与现有技术相比，本实用新型提供的静态随机存储晶胞的布局具有以下优点：

本实用新型通过所述接触线、接触互连槽与栅互连槽实现所述第一存储节点和第二存储节点的连接方式，由于所述接触线、接触互连槽与栅互连槽均为沟槽（trench）结构，相比接触孔的制备工艺简单、易实现，所以，可以通过现有的工艺制程制备出小宽度的所述接触线、接触互连槽与栅互连槽，从而缩小静态随机存储器的尺寸，可以提高集成电路布局的集成度。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims

1.一种静态随机存储晶胞的布局，其特征在于，所述静态随机存储晶胞设置为一矩形，其中，所述静态随机存储晶胞包括两组交叉耦合的基本电路，每一所述基本电路具有两个有源区和两个栅极交错形成的一拉升晶体管、一拉压晶体管以及一传输晶体管，所述栅极平行于所述矩形的长度方向设置，所述有源区平行于所述矩形的宽度方向设置，每一所述基本电路中的两个有源区上共享一接触线，所述接触线上具有一接触互连槽，另一所述基本电路中的一个栅极上具有一栅互连槽，每一所述基本电路中的接触互连槽与另一所述基本电路中的栅互连槽相通。

2.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述矩形的面积小于等于0.081μm²。

3.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述矩形的长度小于等于0.46μm，所述矩形的宽度小于等于0.176μm。

4.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述接触线的宽度为0.026μm～0.034μm。

5.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述接触互连槽的宽度为0.026μm～0.034μm。

6.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述栅互连槽的宽度为0.024μm～0.032μm。

7.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述拉升晶体管所在的有源区的宽度为0.04μm～0.048μm，同一所述基本电路中的两个有源区之间的间距为0.056μm～0.064μm。

8.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述栅极的宽度为0.024μm～0.032μm，所述栅极在所述矩形的宽度方向上的间距为0.056μm～0.064μm。

9.如权利要求1所述静态随机存储晶胞的布局，其特征在于，所述接触线覆盖所述有源区宽度的70%以上。

10.如权利要求1-9中任意一项所述静态随机存储晶胞的布局，其特征在于，所述静态随机存储晶胞包括：

第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区、第二有源区、第三有源区和第四有源区分别具有第一端和与第一端相对的第二端；

11.如权利要求10所述静态随机存储晶胞的布局，其特征在于，所述静态随机存储晶胞还包括：