CN107564904A - 集成电路、集成电路布局及其配置方法 - Google Patents

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Abstract

本发明公开了一种集成电路，包括至少一个第一有源区、与所述第一有源区邻近的至少一个第二有源区以及多个第三有源区。第一有源区和第二有源区被交错。第三有源区设置为与所述第一有源区邻近，其中所述第三有源区基本互相对准。本发明还提供了集成电路布局及其配置方法。

Description

集成电路、集成电路布局及其配置方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路及其配置方法。
背景技术
半导体集成电路(IC)工业已经历了指数式增长。IC材料和设计方面的技术进步已产生数代IC，每代具有比前一代更小和更复杂的电路。
较小的部件尺寸是对诸如鳍式场效应晶体管(FinFET)器件的多栅极器件的使用。因为栅极存在于从衬底中延伸的鳍上并且围绕该鳍，所以被称为FinFET。FinFET器件可允许缩小器件的栅极宽度同时将栅极设置在包括有沟道区的鳍的顶部和侧边上。
发明内容
根据本发明的一方面，提供了一种集成电路，包括：至少一个第一有源区；至少一个第二有源区，与所述第一有源区邻近，其中所述第一有源区和所述第二有源区交错；以及多个第三有源区，与所述第一有源区邻近，其中所述第三有源区基本互相对准。
根据本发明的另一方面，提供了一种集成电路，包括：第一单元包括：第一有源区；第一栅电极，穿过所述第一有源区；第二有源区，与所述第一有源区邻近；以及第二栅电极，穿过所述第二有源区；以及第二单元包括：多个第三有源区，互相邻近；以及第三栅电极，穿过所述第三有源区，其中所述第一单元和所述第二单元互相邻接。
根据本发明的又一方面，提供了一种配置集成电路布局的方法，其中，使用处理器配置集成电路布局，所述方法包括：使用处理器，生成第一单元和第二单元，所述第一单元包括被布置在其中的至少一个第一有源区和至少一个第二有源区，其中所述第一有源区和所述第二有源区互相邻近但未对准，并且所述第二单元包括基本互相对准的多个第三有源区；使用所述处理器将在所述集成电路布局上的所述第一单元和所述第二单元邻接；生成用于基于所述集成电路布局制造集成电路的一系列指令；以及，将一系列指令存储在非暂态机器可读存储介质中。
附图说明
当结合附图一起阅读时，通过下面的详细描述可最好地理解本发明的多个方面。注意到，根据工业中的标准实践，各种部件没有按比例绘制。实际上，可任意增加或减少各种部件的尺寸以便清楚讨论。
图1是根据本发明的一些实施例的反相器的示意图。
图2A是根据本发明的一些实施例的单元布局的顶视图。
图2B是根据本发明的一些实施例的使用图2A的单元的集成电路布局的顶视图。
图3和图4是根据本发明的一些实施例的单元布局的顶视图。
图5A是根据本发明的一些实施例的单元布局的顶视图。
图5B是根据本发明的一些实施例的使用图5A的单元的集成电路布局的顶视图。
图6-图9是根据本发明的不同实施例的单元布局的顶视图。
图10-图13是根据本发明的不同实施例的集成电路布局的顶视图。
图14A是根据本发明的一些实施例的单元布局的顶视图。
图14B是根据本发明的一些实施例的使用图14A的单元的集成电路布局的顶视图。
图15和图16是根据本发明的一些实施例的单元布局的顶视图。
图17A是根据本发明的一些实施例的单元布局的顶视图。
图17B是根据本发明的一些实施例的使用图17A的单元的集成电路布局的顶视图。
图18和图19是根据本发明的一些实施例的单元布局的顶视图。
图20是根据本发明的一些实施例的集成电路布局的顶视图。
图21是根据本发明的一些实施例的配置集成电路布局的方法的流程图。
图22是生成一个或多个上述布局的实施例的处理系统。
具体实施方式
下列公开内容提供了许多不同的实施例或实例，以实现所提供的主题的不同特征。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例且并不旨在限制。例如，下面描述中第一部件在第二部件上或上方形成可包括第一部件和第二部件以直接接触方式存在的实施例，且也可包括另外的部件存在于第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明在各种实例中可能重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并以其本身没有指定所讨论的各种实施例和/或配置之间的关系。
此外，为了易于描述，本文中可以使用空间关系术语，例如“下方”、“之下”、“下部”、“之上”、“上部”等以描述图中所示的一个元件或部件与另一个(一些)元件或部件的关系。除了各图中描述的方向之外空间关系术语旨在包括器件使用或操作时的不同方向。装置可以其他方式定位(旋转250度或者在其他方向)并且因此本文中所使用的空间关系描述符可进行相应解释。
现参考图1，图1是根据本发明的一些实施例的反相器的示意图。反相器100包括PMOS(P沟道金属氧化物半导体)晶体管110和NMOS(N沟道金属氧化物半导体)晶体管120。反相器100的输入端口130电连接PMOS晶体管110和NMOS晶体管120的栅极端子。反相器100的输出端口140电连接PMOS晶体管110和NMOS晶体管120的漏极端子。
当输入端口130设置为“0”(例如地电压)，PMOS晶体管110导通而NMOS晶体管120截止。在这种情况下，电流从VDD(voltage drain drain，又称漏极电压源)流经PMOS晶体管110至输出端口140。当输入端口130设置为“1”(例如工作电压)时，PMOS晶体管110截止而NMOS晶体管120导通。在这种情况下，电流从输出端口140流经NMOS晶体管120至VSS(votagesource source，又称源极电压源)。
现参考图2A，其是根据本发明的一些实施例的单元布局的顶视图。单元200设置在半导体衬底上。单元200具有包括顶边缘312、底边缘314和相对的侧边缘316和318的单元边界。单元高度限定在顶边缘312和底边缘314之间。单元宽度限定在相对的侧边缘316和318之间。
单元200包括第一晶体管区212和第二晶体管区214，其中第二晶体管区214布置为垂直地紧邻第一晶体管区212。共同的边界线315将第一晶体管区212和第二晶体管区214分开。单元200的第一晶体管区212被布置为形成PMOS晶体管并且可以被视为PMOS区212。单元200的第二晶体管区214被布置为形成NMOS晶体管并且可以被视为NMOS区214。
多个P型有源区220a-220d存在于PMOS区212中，且多个N型有源区224a-224d存在于NMOS区214中。在一些实施例中，诸如P型有源区220a-220d和N型有源区224a-224d的有源区也被称为OD(确定氧化物尺寸的区域)。P型有源区220a-220d基本与顶部边缘312垂直。P型有源区220a-220d被布置为基本互相平行且基本等间隔隔开。N型有源区224a-224d基本与底边缘314垂直。N型有源区224a-224d被布置为基本互相平行且基本等间隔隔开。在一些实施例中，P型有源区220a-220d以及N型有源区224a-224d为鳍形，且P型有源区220a-220d以及N型有源区224a-224d以一个接一个配置方式交错，其中有源区中的每一个(例如P型有源区220a-220d以及N型有源区224a-224d)和与其邻接的有源区或多个有源区交错。
栅电极230a-230d以及伪栅电极240a-240c位于半导体衬底上方。在图2A中，栅电极230a-230d以及伪栅电极240a-240c基本互相平行且与顶边缘312和底边缘314大体平行。栅电极230a-230d以及伪栅电极240a-240c由多晶硅或诸如金属、金属合金和金属硅化物的其他导电材料形成。伪栅电极240a-240c被布置为不充当任何晶体管的栅极。在一些实施例中，栅电极和伪栅电极(例如栅电极230a-230d以及伪栅电极240a-240c)本文中也被称作PO。在一些实施例中，伪栅电极240a-240c本文中也被称作PODE(OD边缘上的多晶硅)。在一些实施例中，有源区220a-220d以及224a-224d在形状上为鳍形，且与相应的栅电极230a-230d一起形成相应的FinFET晶体管。
栅电极230a和230b存在于PMOS区212中。栅电极230c和230d存在于NMOS区214中。单元200进一步包括多个切割图案250a-250d，例如切割多晶硅(CPO)图案，以分别用于分隔开栅电极230a-230d。切割图案250a-250d分别表示栅电极230a-230被去除的切割区段或图案化区域。
切割图案250a将栅电极230a分成两部分。栅电极230a的一部分横穿过P型有源区220a和220c且部分地存在于P型有源区220b的边缘上，其中栅电极230a的上述部分被视为P型有源区220b的伪栅电极。栅电极230a的其他部分部分地存在于P型有源区220d的边缘上且被视为P型有源区的伪栅电极。
切割图案250b将栅电极230b分成两部分。栅电极230b的一部分横穿P型有源区220b和220d且部分地存在于P型有源区220c的边缘上，其中栅电极230b的上述部分被视为P型有源区220c的伪栅电极。栅电极230b的其他部分部分地存在于P型有源区220a的边缘上并且被视为P型有源区220a的伪栅电极。
切割图案250c将栅电极230c分隔成两部分。栅电极230c的一部分横穿N型有源区224a和224c且部分地存在于N型有源区224b的边缘上，其中栅电极230c的上述部分被视为N型有源区224b的伪栅电极。栅电极230c的其他部分部分地存在于N型有源区224d的边缘上并被视为N型有源区224d的伪栅电极。
切割图案250d将栅电极230d分隔成两部分。栅电极230d的一部分横穿N型有源区224b和224d且部分地存在于N型有源区224c的边缘上，其中栅电极230d的上述部分被视为N型有源区224c的伪栅电极。栅电极230d的其他部分部分地存在于N型有源区224a的边缘上且被视为N型有源区224a的伪栅电极。
在一些实施例中，伪栅电极240a存在于顶部边缘上、伪栅电极240b存在于共同的边界线上315，且伪栅电极240c存在于底边缘314上。栅电极230a和230b存在于伪栅电极240a和240b之间，其中栅电极230a存在于伪栅电极240a和栅电极230b之间，且栅电极230b存在于栅电极230a和伪栅电极240b之间。栅电极230c和230d存在于伪栅电极240b和240c之间，其中栅电极230c存在于伪栅电极240b和栅电极230d之间，且栅电极230d存在于栅电极230c和伪栅电极240c之间。
在一些实施例中，P型有源区220a-220d在PMOS区212中交错，N型有源区224a-224d在NMOS区214中交错。如图2A所示，P型有源区220a和220c被伪栅电极240a部分覆盖而与伪栅电极240b隔开。P型有源区220b和220d被伪栅电极240b部分覆盖而与伪栅电极240a间隔开。N型有源区224a和224c被伪栅电极240b部分覆盖而与伪栅电极240c间隔开。N型有源区224b和224d被伪栅电极240c部分覆盖而与伪栅电极240b间隔开。
现参考图2B，其是根据本发明的一些实施例的使用图2A的单元200的集成电路布局的顶视图。在一些实施例中，单元200被布置为形成两个反相器。反相器中的一个包括P型有源区220a和220c、N型有源区224a和224c、以及栅电极230a和230c；另一反相器包括P型有源区220b和220d、N型有源区224b和224d、以及栅电极230b和230d。
在一些实施例中，P型有源区220a-220d以及相应的N型有源区224a-224d各自通过第一层导电金属线(conductive metal one lines，又称导电金属1线)280a和第零层导电通孔(conductive via zero，又称导电通孔0)290a。例如，P型有源区220d通过第一层导电金属线280a和第零层导电通孔290a连接到N型有源区224d。反相器的输出端口分别地位于第一层导电金属线280a上或者电连接到第一层导电金属线280a。为了简单起见，仅标记了一根第一层导电金属线280a和两个第零层导电通孔290a。
例如，在第二层金属线中实施VDD电源供应线260和VSS地线270。在自上而下顺序中，VDD电源供应线260通过第一层导电通孔292a、第一层导电材料280b和第零层导电通孔290b连接到P型有源区220a-220d中的每个源极区。为了简单起见，仅标记了一根第一层导电金属线280b和一个第一层导电通孔292a和一个第零层导电通孔290b。
类似地，VSS接地线270通过第一层导电通孔292b、第一层导电金属线280c、第零层导电通孔290c连接至N型有源区224a-224d中的每个源极区。为了简单起见，仅标记了一根第一层导电金属线280c、一个第一层导电通孔292b以及一个第零层导电通孔290c。
而且，PMOS区212中的栅电极230a和230b通过第一层导电金属线280d和第零层导电通孔290d分别连接到NMOS区214中的栅电极230c和230d。例如，栅电极230a通过第一层导电金属线280d和第零层导电通孔290d连接到栅电极230c。反相器的输入端口分别位于第一层导电金属线280d上或者电连接到第一层导电金属线280d。为了简单起见，仅标记了一根第一层导电金属线280d和两个第零层导电通孔290d。
图3是根据本发明的一些实施例的单元布局的顶视图。图3和图2A之间的差异包括P型有源区220a-220d、N型有源区224a-224d以及切割图案250a-250d中的布置。参考图3，P型有源区220b和220d被伪栅电极240a部分覆盖而与伪栅电极240b间隔开。P型有源区220a和220c被伪栅电极240b部分覆盖而与伪栅电极240a间隔开。N型有源区224b和224d被伪栅电极240b部分覆盖而与伪栅电极240c间隔开。N型有源区224a和224c被伪栅电极240c部分覆盖而与伪栅电极240b间隔开。相应地，可调整切割图案250a-250d的位置。例如，用于分隔栅电极230a的切割图案250a存在于P型有源区220a和220b之间；用于分隔栅电极230b的切割图案250b存在于P型有源区220c和220d之间；用于分隔栅电极230c的切割图案250c存在于N型有源区224a和224b之间；用于分隔栅电极230d的切割图案250d存在于N型有源区224c和224d之间。
类似地，P型有源区220a-220d、N型有源区224a-224d以及栅电极230a-230d之间的互连可以与图2B中示出的互连类似，并因此在此不再重复以避免赘述。
图4是根据本发明的一些实施例的单元布局的顶视图。图4和图2A之间的差异包括P型有源区220a-220d、N型有源区224a-224d、栅电极230a-230d以及切割图案250a-250d的布置。在图4中，P型有源区220a和220c中每一个的远离伪栅电极240a的边缘未被栅电极230b覆盖；P型有源区220b和220d中每一个的远离伪栅电极240b的边缘未被栅电极230a覆盖；以及N型有源区224a和224c中每一个的远离伪栅电极240b的边缘未被栅电极230d覆盖；以及N型有源区224b和224d中每一个的远离伪栅电极240c的边缘未被栅电极230c覆盖。即，图4的单元布局表示非PODE配置，其中栅电极230a-230d中的每一个没有布置为用作PODE结构的部分。在一些实施例中，非PODE配置的切割图案250a-250d中的每一个或至少一个可基本与有源区220a-220d和224a-224d中的至少一个对准。例如，切割图案250a可与P型有源区220d基本对准；切割图案250b可与P型有源区220a基本对准；切割图案250c可与N型有源区224d基本对准；以及切割图案250d可与N型有源区224a基本对准。在一些可选实施例中，非PODE配置中的切割图案250a-250d也可与图2A中示出的图案类似，其中切割图案250a-250d中的每一个或至少一个存在于有源区220a-220d和224a-224d中的相邻两个之间。
P型有源区220a-220d、N型有源区224a-224d以及栅电极230a-230d中的互连可与图2B中示出的互连类似并因此在此不再重复以避免赘述。
图5A是根据本发明的一些实施例的单元布局的顶视图。与单元200具有图2A、3和4中示出的以一个接一个配置交错的有源区220a-220d和224a-224d不同，单元400的有源区420a-420d和424a-424d成组交错，其中每一组的有源区420a-420d和424a-424d基本互相对准，以及相邻组的有源区420a-420d和424a-424d没有对准。参考图5A，P型有源区420a和420b被伪栅电极440a部分覆盖而与伪栅电极440b间隔开。P型有源区420c和420d被伪栅电极440b部分覆盖而与伪栅电极440a间隔开。N型有源区424a和424b被伪栅电极440b部分覆盖而与伪栅电极440c间隔开。N型有源区424c和424d被伪栅电极440c部分覆盖而与伪栅电极440b间隔开。
栅电极430a被切割图案450a分离成两部分。栅电极430a的一部分横穿P型有源区420a和420b。栅电极430a的其他部分部分地存在于P型有源区420c和420d的边缘上并且被视为P型有源区420c和420d的伪栅电极。栅电极430b被切割图案450b分成两部分。栅电极430b的一部分横穿P型有源区420c和420d。栅电极430b的其他部分部分地存在于P型有源区420a和420b的边缘上且被视为P型有源区420a和420b的伪栅电极。栅电极430c被切割图案450c分成两部分。栅电极430c的一部分横穿N型有源区424a和424b。栅电极430c的其他部分部分存在于N型有源区424c和424d的边缘上且被视为N型有源区424c和424d的伪栅电极。栅电极430d被切割图案450d分成两部分。栅电极430d的一部分横穿N型有源区424c和424d。栅电极430d的其他部分部分地存在于N型有源区424a和424b的边缘上且被视为N型有源区424a和424b的伪栅电极。
现参考图5B，其是根据本发明的一些实施例的使用图5A的单元400的集成电路布局的顶视图。在一些实施例中，单元400被布置为形成两个反相器。反相器中的一个包括P型有源区420a和420b、N型有源区424a和424b、以及栅电极430a和430c，而另一反相器包括P型有源区420c和420d、N型有源区424c和424d、以及栅电极430b和430d。
在一些实施例中，P型有源区420a-420d和相应的N型有源区424a-424d分别通过第一层导电金属线480a和第零层导电通孔490a互连。例如，P型有源区420a通过第一层导电金属线480a和第零层导电通孔490a连接至N型有源区424a。反相器的输出端口分别位于第一层导电金属线480a上或电连接至第一层导电金属线480a。为了简单起见，仅标记了一根第一层导电金属线480a和两个第零层导电通孔490a。
例如，在第二层金属线中实施VDD电源供应线460和VSS地线470。在自上而下的顺序中，VDD电源供应线460通过第一层导电通孔492a、第一层导电金属线480b和第零层导电通孔490b连接至P型有源区420a-420d中的每个源极区。为了简单起见，仅标记了一根第一层导电金属线480b、一个第一层导电通孔492a和一根第零层导电通孔490b。
VSS地线470通过第一层导电通孔492b、第一层导电金属线480c和第零层导电通孔490c连接至N型有源区424a-424d中的每个源极区。为了简单起见，仅标记了一根第一层导电金属线480c、一个第一层导电通孔492b和一个第零层导电通孔490c。
而且，栅电极430a和430b分别通过第一层导电金属线480d和第零层导电通孔490d连接至栅电极430c和430d。例如，栅电极430a通过第一层导电金属线480d和第零层导电通孔490d连接至栅电极430c。反相器的输入端口分别位于第一层导电金属线480d上或电连接至第一层导电金属线480d。为了简单起见，仅标记了一根第一层导电金属线480d和两个第零层导电通孔490d。
图6是根据本发明的一些实施例的单元布局的顶视图。图6和图5A的差异包括P型有源区420a-420d和N型有源区424a-424d的布置。P型有源区420a和420b被伪栅电极440b部分覆盖而与伪栅电极440a间隔开。P型有源区420c和420d被伪栅电极440a部分覆盖而与伪栅电极440b间隔开。N型有源区424a和424b被伪栅电极440c部分覆盖而与伪栅电极440b间隔开。N型有源区424c和424d被伪栅电极440b部分覆盖而与伪栅电极440c间隔开。
类似地，P型有源区420a-420d、N型有源区424a-424d和栅电极430a-430d中的互连可与图5B中示出的互连类似并因此在此不再重复以避免赘述。
图7是根据本发明的一些实施例的单元布局的顶视图。图7和图5A的差异包括P型有源区420a-420d、N型有源区424a-424d、栅电极430a-430d和切割图案450a-450d的布置。在图7中，P型有源区420a和420b中的每一个的远离伪栅电极440a的边缘未被栅电极430b覆盖；P型有源区420c和420d中每一个的远离伪栅电极440b的边缘未被栅电极430a覆盖；N型有源区424a和424b中每一个的远离伪栅电极440b的边缘未被栅电极430d覆盖；以及N型有源区424c和424d中每一个的远离伪栅电极440c的边缘未被栅电极430c覆盖。即，图7中的单元布局表示非PODE配置，其中栅电极430a-430d中每一个没有被配置为充当PODE结构的部分。在一些实施例中，非PODE配置中切割图案450a-450d的每一个或至少一个可基本与有源区420a-420d和424a-424d中的至少一个对准。例如，切割图案450a可与P型有源区420c基本对准；切割图案450b可与P型有源区420b基本对准；切割图案450c可与N型有源区424c基本对准；切割图案450d可与N型有源区424b基本对准。在一些可选实施例中，非PODE配置中的切割图案450a-450d也可与图5A中示出的那些切割图案类似，其中切割图案450a-450d中的每一个或至少一个存在于有源区420a-420d和424a-424d中的相邻两个之间。
P型有源区420a-420d、N型有源区424a-424d和栅电极430a-430d中的互连可与图5B中示出的那些切割图案相似，并因此这里不再重复以避免赘述。
在一些实施例中，如图8所示，单元400具有8个P型有源区420和8个N型有源区424。P型有源区420分成两组420L和420R。在同一组420L或420R中的P型有源区420基本互相对准，而组420L和420R交错。组420L中的P型有源区420更靠近顶边缘312，而组420R中的P型有源区420更靠近共同边界线315。类似地，N型有源区424也被分成两组424L和424R。同一组424L或424R中的N型有源区424基本互相对准，而组424L和424R交错。组424L中的N型有源区424更靠近共同边界线315，而组420R中的N型有源区424更靠近底边缘314。
在一些实施例中，如图8所示，切割图案450a-450d中的每一个存在于有源区420和424中的相邻两个之间。在另一方面，在非PODE配置中，栅电极430a-430中的每一个没有被布置为充当PODE结构的部分，如图9所示，切割图案450a-450d中每一个与有源区420和424中至少一个基本对准。在一些可选实施例中，非PODE配置中的切割图案450a-450d也可与图8中示出的那些切割图案类似，其中切割图案450a-450d中的每一个或至少一个存在于有源区420和424中的相邻两个之间。
类似地，P型有源区420a-420d、N型有源区424和栅电极430a-430d中的互连可与图5B中示出的互连类似并因此在此不再重复以避免赘述。
现参考图10，其是根据本发明的一些实施例的集成电路布局的顶视图。布局600包括至少一个第一单元610和至少一个第二单元620。第一单元610是具有以一个接一个配置交错的有源区的单元，例如但不限于图2A、3和4所示的单元200。第二单元620是具有成组交错的有源区的单元，例如但不限于图5A和6-9所示的单元400。
第一单元610和第二单元620的单元高度基本相同，这使得第一单元610和第二单元620被放置为行。因为第一单元610的器件能够更多交错，所以第一单元610具有高器件密度，且第一单元610的尺寸小。另一方面，第二单元620的器件能够用于建造更复杂的电路。而且，第二单元620的器件在他们的栅电极上具有更少的PODE结构或没有PODE结构，因此第二单元620的器件将具有高器件性能和低功耗。例如，如图6所示，栅电极430a的穿过P型有源区420c和420d的部分没有被布置为充当PODE结构的部分，并因此由P型有源区420c和420d以及栅电极430a形成的FinFET的器件性能和功耗将不受PODE结构影响。如图10所示，通过将第一单元610和第二单元620邻接为行，设计者会具有设计器件的布置的自由度。
在一些实施例中，第一单元610的栅电极616a-616d中至少一个和第二单元620的栅电极626a-626d中至少一个互相物理连接。如图10所示，第一单元610的栅电极616a物理连接到第二单元620的栅电极626a；第一单元610的栅电极616b物理连接到第二单元620的栅电极626b；第一单元610的栅电极616c物理连接到第二单元620的栅电极626c；以及第一单元610的栅电极616d物理连接到第二单元620的栅电极626d。
而且，第一单元610中的伪栅电极614a-614c和第二单元620中的伪栅电极624a-624c基本沿着该行的长度方向延伸。当第一单元610和第二单元620邻接为行时，在同一水平位置的第一单元610的伪栅电极614a-614c和第二单元620的伪栅电极624a-624c互相物理连接。例如，第一单元610的伪栅电极614a和第二单元620的伪栅电极624a互相物理连接；第一单元610的伪栅电极614b和第二单元620的伪栅电极624b互相物理连接；以及第一单元610的伪栅电极614c和第二单元620的伪栅电极624c互相物理连接。
由于第一单元610的伪栅电极614a-614c和第二单元620的伪栅电极624a-624c是导电的，所述连续的伪栅电极614a-614c和624a-624c可以用于第一单元610和第二单元620。即，一些信号可通过伪栅电极614a-614c和624a-624c传输而不是通过第一层金属线或第二层金属线传输。因此，能够减少用于互连第一单元610和第二单元620的第一层金属线和/或第二层金属线的数量。
图11-图13是根据本发明的一些实施例的集成电路布局的顶视图。第一单元610和第二单元620的数量、布置和类型可根据电路设计而进行变化。如图11所示，第一单元610夹置于两个第二单元620之间，且第二单元620彼此不同。如图12所示，第一单元610和第二单元620交替布置。如图13所示，第二单元620夹置于两个第一单元610之间。
在一些实施例中，P型有源区和N型有源区可水平布置在单元中。现参考图14A。单元700包括多个P型有源区710a和710b、多个N型有源区720a和720b、多个栅电极730a和730b，以及多个伪栅电极740a和740b。
伪栅电极740a和740b分别存在于单元700的顶边缘和底边缘。栅电极730a和730b存在于伪栅电极740a和740b之间。
在一些实施例中，P型有源区710a和710b和N型有源区720a和720b在单元700中交错。例如，P型有源区710a和N型有源720a被伪栅电极740a部分覆盖而与伪栅电极740b间隔开。P型有源区710b和N型有源720b被伪栅电极740b部分覆盖而与伪栅电极740a间隔开。P型有源区710b存在于P型有源区710a和N型有源区720a之间，而N型有源区720a存在于P型有源区710b和N型有源区720b之间。
单元700进一步包括多个切割图案750a和750b，分别用于分隔开栅电极730a和730b。在一些实施例中，栅电极730a被切割图案750a分隔成两部分。栅电极730a的一部分穿过P型有源区710a和N型有源区720a并且部分存在于P型有源区710b的边缘上，其中栅电极730a的上述部分被视为P型有源区710b的伪栅电极。栅电极730a的其他部分部分存在于N型有源区720b的边缘上并且被视为N型有源区720b的伪栅电极。栅电极730b被切割图案750b分隔成两部分。栅电极730b的一部分穿过P型有源区710b和N型有源区720b并且部分存在于N型有源区720a的边缘上，其中栅电极730b的上述部分被视为N型有源区720a的伪栅电极。栅电极730b的其他部分存在于P型有源区710a的边缘上且被视为P型有源区710a的伪栅电极。
现参考图14B，其是根据本发明的一些实施例的使用图14A的单元700的集成电路布局的顶视图。在一些实施例中，单元700被布置为形成两个反相器。一个反相器包括P型有源区710a、N型有源区720a以及栅电极730a，且另一个反相器包括P型有源区710b、N型有源区720b和栅电极730b。
例如，VDD电源供应线760和VSS地线770在第一层金属线中实施。VDD电源供应线760通过第零层导电通孔790a连接到P型有源区710a和710b中的每个源极区。类似地，VSS地线770通过第零层导电通孔790b连接到N型有源区720a和720b中的每个源极区。
在一些实施例中，P型有源区710a和N型有源区720a的漏极区通过局部导电金属段780c互连。类似地，P型有源区710b和N型有源区720b的漏极区通过局部导电金属段780d互连。反相器的输出端口分别位于局部导电金属段780c和780d上或者电连接到局部导电金属段780c和780d。反相器的输入端口分别位于栅电极730a的一部分上或者电连接到栅电极730a的一部分以及在栅电极730b的一部分上或电连接到栅电极730b的一部分，其中，栅电极730a穿过P型有源区710a和N型有源区720a，并且栅电极730b穿过P型有源区710b和N型有源区720b。
图15是根据本发明的一些实施例的单元布局的顶视图。图15和图14A之间的差异在于包括P型有源区710a和710b、N型有源区720a和720b以及切割图案750a和750b。参考图15，P型有源区710a和N型有源区720a被伪栅电极740b部分覆盖而与伪栅电极740a间隔开。P型有源区710b和N型有源区720b被伪栅电极740a部分覆盖而与伪栅电极740b间隔开。用于分隔栅电极730a的切割图案750a存在于P型有源区710a和710b之间。用于分隔栅电极730b的切割图案750b存在于N型有源区720a和720b之间。
P型有源区710a和710b、N型有源区720a和720b以及栅电极730a和730b中的互连可能与图14B中示出的互连类似并因此不再重复以避免赘述。
图16是根据本发明的一些实施例的单元布局的顶视图。图16和图14A之间的差异包括P型有源区710a和710b、N型有源区720a和720b、栅电极730a-730b以及切割图案750a和750d的布置。参考图16，P型有源区710a和N型有源区720a中每一个的远离伪栅电极740a的边缘未被栅电极730b覆盖，P型有源区710b和N型有源区720b中每一个的远离伪栅电极740b的边缘未被栅电极730a覆盖。即，图16的单元布局表示非PODE配置，其中栅电极730a和730b中的每一个没有被布置为充当PODE结构的部分。在一些实施例中，非PODE配置的切割图案750a和750b中每一个或至少一个与有源区710a-710b和720a-720b中的至少一个基本对准。例如，切割图案750a可与N型有源区720b基本对准，且切割图案750b可与P型有源区710a基本对准。在一些可选实施例中，非PODE配置中的切割图案750a和750b也可与图14A示出的切割图案类似，其中切割图案750a和750b中的每一个或至少一个存在于有源区710a-710b和720a-720b中的相邻两个之间。
P型有源区710a和710b、N型有源区720a和720b以及栅电极730a和730b中的互连可与图14B中示出的那些互连相类似并因此在此不再重复以避免赘述。
参考图17A，与具有以图14A、15和16示出的一个接一个配置交错的有源区710a-710b和720a-720b的单元700不同，单元800的有源区810a-810b和820a-820b以组交错，其中每组的有源区810a-810b和820a-820b基本互相对准，且相邻组的有源区810a-810b和820a-820b未对准。参考图17A，P型有源区810a和N型有源区820a被伪栅电极840a部分覆盖而与伪栅电极840b间隔开。P型有源区810b和N型有源区820b被伪栅电极840b部分覆盖而与伪栅电极840a间隔开。
栅电极830a被切割图案850a分成两部分。栅电极830a的一部分穿过P型有源区810a和N型有源区820a。栅电极830a的另一部分部分地存在于P型有源区810b和N型有源区820b的边缘上并且被视为P型有源区810b和N型有源区820b的伪栅电极。栅电极830b被切割图案850b分成两部分。栅电极830b的一部分穿过P型有源区810b和N型有源区820b。栅电极830b的另一部分部分地存在于P型有源区810a和N型有源区820a的边缘上并且被视为P型有源区810a和N型有源区820a的伪栅电极。
现参考图17B，其是根据本发明的一些实施例的使用图17A的单元800的集成电路布局的顶视图。在一些实施例中，单元800被布置为形成两个反相器。反相器中的一个包括P型有源区810a、N型有源区820a和栅电极830a，以及另一反相器包括P型有源区810b、N型有源区820b和栅电极830b。
例如，VDD电源供应线860和VSS地线在第一层金属线中实施。VDD电源供应线860通过第零层导电通孔890a连接到P型有源区810a和810b中的每个源极区。类似地，VSS地线870通过第零层导电通孔890连接到N型有源区820a和820b中的每个源极区。
在一些实施例中，P型有源区810a和N型有源区820a的漏极区通过局部导电金属段880c互连。类似地，P型有源区810b和N型有源区820b的漏极区通过局部导电金属段880d互连。反相器的输出端口分别位于局部导电金属段880c和880d上或者电连接到局部导电金属段880c和880d。反相器的输入端口分别位于栅电极830a的一部分上或者电连接到栅电极830a的一部分以及在栅电极830b的一部分上或电连接到栅电极830b的一部分，其中，栅电极830a穿过P型有源区810a和N型有源区820a，以及栅电极830b穿过P型有源区810b和N型有源区820b。
图18是根据本发明的一些实施例的单元布局的顶视图。图18和图17A之间的差异包括P型有源区810a和810b和N型有源区820a和820b的布置。参考图18，P型有源区810a和N型有源区820a被伪栅电极840b部分覆盖而与伪栅电极840a间隔开。P型有源区810b和N型有源区820b被伪栅电极840a部分覆盖而与伪栅电极840b间隔开。
类似地，P型有源区810a和810b、N型有源区820a和820b以及栅电极830a和830b中的互连可与图17B示出的互连类似，并因此在此不再重复以避免赘述。
图19是根据本发明的一些实施例的单元布局的顶视图。图19和图17A之间的差异包括P型有源区810a和810b、N型有源区820a和820b、栅电极830a和830b以及切割图案850a和850b。参考图19，P型有源区810a和N型有源区820a中每一个的远离伪栅电极840a的边缘未被栅电极830b覆盖，以及P型有源区810b和N型有源区820b中每一个的远离伪栅电极840b的边缘未被栅电极830a覆盖。即，图19的单元布局表示非PODE配置，其中栅电极830a和830b中每一个没有被布置为充当PODE结构的部分。在一些实施例中，非PODE配置中的切割图案850a和850b的每一个或至少一个可与有源区810a-810b和820a-820b中至少一个基本对准。例如，切割图案850a可与P型有源区810b基本对准，且切割图案850b可与N型有源区820a基本对准。在一些可选实施例中，非PODE配置中的切割图案850a和850b也可与图17A中示出的图案类似，其中切割图案850a和850b中每一个或至少一个存在于有源区810a-810b和820a-820b中的相邻两个之间。
P型有源区810a和810b、N型有源区820a和820b以及栅电极830a和830b中的互连可与图17B中示出的互连类似并因此在此不再重复以避免赘述。
参考图20。单元700和单元800能够邻接为行，其中单元700是具有以一个接一个配置交错的有源区的单元，例如但不限于图14A、15和16示出的单元700，以及单元800是具有以成组交错的有源区的单元，例如但不限于图17A、18和19示出的单元400。
单元700和单元800的单元高度基本相同，这使得单元700和单元800能够放置为行。由于单元700的器件能够更多交错，所以单元700具有高器件密度并且单元700的尺寸小。另一方面，由于单元800的器件在它们的栅电极上具有较少的PODE结构或没有PODE结构，所以单元800的器件能够被用于构建复杂电路并且将具有高器件性能和低功耗。如图20所示，通过将单元700和单元800邻接为行，设计者具有设计器件的布置的自由度。而且，单元700的伪栅电极的至少一个以及单元800的伪栅电极的至少一个物理连接，因此导电并且连续的伪栅电极能够用于互连单元700和单元800。
现参考图21，其是根据本发明的一些实施例的配置集成电路布局的方法的流程图。在集成电路的设计中，具有预定确定功能的各种单元被使用，且单元的布局例如被存储在至少一个单元库中。方法开始于操作910，其中从单元库获得具有以一个接一个配置交错的有源区的至少一个第一单元(例如但不限于图2A、3、4、14A、15和16示出的单元)和具有成组交错的有源区的至少一个第二单元(例如但不限于图5A、6-9、17A、18和19示出的单元)。方法继续到操作920，其中第一单元和第二单元置放置在集成电路布局上的一个或多个期望位置且邻接为至少一行。
图22示出了处理系统1000，其中上面描述的方法可被实施以便生成一个或多个上述布局的实施例。处理系统1000包括处理器1002，其可包括中央处理单元、输入/输出电路、信号处理电路以及易失性和/或非易失性存储器。处理器1002从输入装置1004接收输入，例如用户输入。输入装置1004可包括键盘、鼠标、平板电脑、接触敏感表面、光笔、麦克风等的一个或多个。处理器1002还可从非暂态机器可读存储介质1008接收诸如标准单元布局、单元库、模型等的输入。非暂态机器可读存储介质1008可定位为局部到达处理器1002，或者可远离处理器1002，其中处理器1002和非暂态机器可读存储介质1008之间的通信出现在网络上方，例如电话网络、因特网、局域网、广域网等。非暂态机器可读存储介质1008可包括硬盘、磁性存储器、光学存储器、非易失性存储器等。
在非暂态机器可读存储介质1008中可以包括用于组织存储在非暂态机器可读存储介质1008上的数据和指令的数据库软件。处理系统1000可包括用于将信息输出给用户的输出装置1006，例如显示装置、扬声器等的一个或多个。如上描述的，处理器1002生成用于集成电路的布局。布局可存储在非暂态机器可读存储介质1008中。一个或多个集成电路制造设备，(例如光掩模生成器1010)可与非暂态机器可读存储介质1008局部通信，通过网络通信、或者直接或者经由诸如处理器1002的中间处理器与非暂态机器可读存储介质1008。在一些实施例中，光掩模生成器1010生成用于制造集成电路的一个或多个光掩模，以符合存储在非暂态机器可读存储介质1008中的布局。
通过使第一单元和第二单元邻接为行，其中第一单元具有以一个接一个配置交错的有源区和第二单元具有成组交错的有源区，设计者将具有设置彼此相邻的不同器件的自由度。因此，具有不同尺寸、性能、沟道宽度等的器件可被放在一起以构建集成电路。
根据本发明的一些实施例，一种集成电路包括至少一个第一有源区，与第一有源区邻近的至少一个第二有源区，以及多个第三有源区。第一有源区和第二有源区被交错。第三有源区设置为邻近第一有源区，其中第三有源区基本互相对准。
在实施例中，集成电路还包括：至少一个第四有源区，其中所述第二有源区存在于所述第四有源区和所述第一有源区之间，并且所述第四有源区和所述第一有源区基本互相对准。
在实施例中，集成电路还包括：至少一个第五有源区，其中所述第四有源区存在于所述第五有源区和所述第二有源区之间，并且所述第五有源区和所述第二有源区基本互相对准。
在实施例中，集成电路还包括：至少一个栅电极，穿过所述第二有源区和所述第五有源区。
在实施例中，所述栅电极部分地存在于所述第四有源区的边缘上。
在实施例中，集成电路还包括：至少一个栅电极，穿过所述第一有源区和所述第四有源区。
在实施例中，所述栅电极部分地存在于所述第二有源区的边缘上。
根据本发明的一些实施例，一种集成电路包括第一单元和第二单元。第一单元包括第一有源区、穿过第一有源区的第一栅电极、与第一有源区邻近的第二有源区，以及穿过第二有源区的第二栅电极。第二单元包括多个互相邻近的第三有源区和穿过第三有源区的第三栅电极，其中第一单元和第二单元互相邻接。
在实施例中，所述第一有源区和所述第二有源区被交错。
在实施例中，所述第一栅电极部分存在于所述第二有源区的边缘上。
在实施例中，所述第二单元包括：多个第四有源区，相互邻近；以及第四栅电极，穿过所述第四有源区。
在实施例中，所述第三有源区和所述第四有源区被以交错配置方式布置。
在实施例中，所述第三有源区基本互相对准。
在实施例中，集成电路还包括：至少一个伪栅电极，部分地存在于所述第一有源区的边缘上以及所述第三有源区中至少一个的边缘上。
在实施例中，所述伪栅电极至少在所述第一有源区和所述第三有源区中的至少一个之间是连续的。
在实施例中，所述伪栅电极是导电的。
在实施例中，所述第一栅电极和所述第二栅电极被互相分隔开。
根据本发明的一些实施例，一种配置集成电路布局的方法，其中，使用处理器配置集成电路布局，所述方法包括：使用处理器生成第一单元和第二单元，其中第一单元包括布置于其内的至少一个第一有源区和至少一个第二有源区，以及第二单元包括基本互相对准的多个第三有源区。第一有源区和第二有源区互相邻近但未对准。处理器将集成电路布局上的第一单元和第二单元邻接。生成一系列指令以基于集成电路布局制造集成电路并且这一系列指令存储在非暂态机器可读存储介质。
在实施例中，生成所述第一单元还生成穿过第一有源区的第一栅电极以及穿过第二有源区的第二栅电极。
在实施例中，生成所述第二单元还生成穿过所述第三有源区的第三栅电极。
上面概述了几个实施例的特征使得本领域技术人员可较好地理解本发明的多个方面。本领域技术人员应当理解他们可容易地使用本发明作为基础以设计或修改其他工艺和结构以达到相同目的和/或实现在此介绍的实施例的相同优点。本领域技术人员也应意识到这种等同构造没有脱离本发明的精神和范围内，并且他们在没有脱离本发明的精神和范围情况下可以在此做各种改变、替换和更改。

Claims (10)

1.一种集成电路，包括：
至少一个第一有源区；
至少一个第二有源区，与所述第一有源区邻近，其中所述第一有源区和所述第二有源区交错；以及
多个第三有源区，与所述第一有源区邻近，其中所述第三有源区基本互相对准。
2.根据权利要求1所述的集成电路，还包括：
至少一个第四有源区，其中所述第二有源区存在于所述第四有源区和所述第一有源区之间，并且所述第四有源区和所述第一有源区基本互相对准。
3.根据权利要求2所述的集成电路，还包括：
至少一个第五有源区，其中所述第四有源区存在于所述第五有源区和所述第二有源区之间，并且所述第五有源区和所述第二有源区基本互相对准。
4.根据权利要求3所述的集成电路，还包括：
至少一个栅电极，穿过所述第二有源区和所述第五有源区。
5.根据权利要求4所述的集成电路，其中，所述栅电极部分地存在于所述第四有源区的边缘上。
6.根据权利要求2所述的集成电路，还包括：
至少一个栅电极，穿过所述第一有源区和所述第四有源区。
7.根据权利要求6所述的集成电路，其中所述栅电极部分地存在于所述第二有源区的边缘上。
8.一种集成电路，包括：
第一单元包括：
第一有源区；
第一栅电极，穿过所述第一有源区；
第二有源区，与所述第一有源区邻近；以及
第二栅电极，穿过所述第二有源区；以及
第二单元包括：
多个第三有源区，互相邻近；以及
第三栅电极，穿过所述第三有源区，其中所述第一单元和所述第二单元互相邻接。
9.根据权利要求8所述的集成电路，其中，所述第一有源区和所述第二有源区被交错。
10.一种配置集成电路布局的方法，其中，使用处理器配置集成电路布局，所述方法包括：
使用处理器，生成第一单元和第二单元，所述第一单元包括被布置在其中的至少一个第一有源区和至少一个第二有源区，其中所述第一有源区和所述第二有源区互相邻近但未对准，并且所述第二单元包括基本互相对准的多个第三有源区；
使用所述处理器将在所述集成电路布局上的所述第一单元和所述第二单元邻接；
生成用于基于所述集成电路布局制造集成电路的一系列指令；以及，
将一系列指令存储在非暂态机器可读存储介质中。
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