CN105590899A - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路。第一有源区域和第二有源区域采用不同类型的杂质掺杂，沿着第一方向延伸并且在第二方向上彼此分隔开。位于第一有源区域以及隔离层的第一有源区域和第二有源区域之间的第一部分上的第一栅极结构和第三栅极结构沿着第二方向延伸并且在第一方向彼此分隔开。位于第二有源区域和第一部分上的第二栅极结构和第四栅极结构沿着第二方向延伸并且在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件分别位于第一栅极结构至第四栅极结构的一部分上。第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接。

Description

半导体集成电路
本申请要求于2014年11月6日提交的第62/075,984号临时申请以及2015年2月24日在韩国知识产权局提交的第10-2015-0026079号韩国专利申请的优先权，上述专利申请的内容通过引用均被全部包含于此。
技术领域
示例实施例涉及半导体集成电路和/或制造半导体集成电路的方法。更具体地讲，示例实施例涉及包括时钟锁存电路的半导体集成电路和/或制造所述半导体集成电路的方法。
背景技术
为了完成传统的时钟锁存电路，需要将PMOS栅极和NMOS栅极彼此连接。传统上，可以使用哑栅极，然而，在这种情况下，使用哑栅极会增加传统锁存电路所需要的面积。
发明内容
至少一些示例实施例提供了包括具有减小的面积的时钟锁存电路的半导体集成电路。
一个或更多个示例实施例提供了制造包括具有减小的面积的时钟锁存电路的半导体集成电路的方法。
至少一个示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：第一有源区域和第二有源区域；第一栅极结构和第三栅极结构；第二栅极结构和第四栅极结构；第一至第四接触件。第一有源区域和第二有源区域通过位于基底上的隔离层限定，并且彼此采用不同类型的杂质掺杂。第一有源区域和第二有源区域沿着第一方向延伸，并且在与第一方向垂直或基本垂直的第二方向上彼此分隔开。第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的在第一有源区域和第二有源区域之间的第一部分上。第一栅极结构和第三栅极结构沿着第二方向延伸，并且在第一方向上彼此分隔开。第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的第一部分上。第二栅极结构和第四栅极结构沿着第二方向延伸，并且在第一方向上彼此分隔开。第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件在隔离层的第一部分上分别位于第一栅极结构至第四栅极结构的一部分上。第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接。第一接触件和第三接触件在第二方向上与第一有源区域分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域分隔开基本相同的距离。
在至少一些示例实施例中，第一有源区域可以用p型杂质掺杂，第二有源区域可以用n型杂质掺杂。
在至少一些示例实施例中，第一接触件和第四接触件可以通过位于第一接触件和第四接触件上的第一下布线彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括：第二下布线，位于第二接触件上；第三下布线，位于第三接触件上；第一通孔，位于第二下布线上；第二通孔，位于第三下布线上；以及第一上布线，位于第一通孔和第二通孔两者上。第二接触件和第三接触件可以通过第二下布线、第三下布线、第一通孔、第二通孔以及第一上布线彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括第一杂质区域、第二杂质区域、第三杂质区域和第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。
在至少一些示例实施例中，所述半导体集成电路还可以包括：第五接触件和第六接触件，分别位于第一杂质区域和第二杂质区域上。第五接触件和第六接触件可以彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括：第四下布线，位于第五接触件上；第五下布线，位于第六接触件上；第三通孔，位于第四下布线上；第四通孔，位于第五下布线上；以及第二上布线，位于第三通孔和第四通孔两者上。第五接触件和第六接触件可以通过第四下布线、第五下布线、第三通孔、第四通孔和第二上布线彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括：第七接触件和第八接触件，分别位于第三杂质区域和第四杂质区域上。第七接触件和第八接触件可以彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括：第六下布线，位于第七接触件上；第七下布线，位于第八接触件上；第五通孔，位于第六下布线上；第六通孔，位于第七下布线上；以及第三上布线，位于第五通孔和第六通孔两者上。第七接触件和第八接触件可以通过第六下布线、第七下布线、第五通孔、第六通孔和第三上布线彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括第五栅极结构和第六栅极结构。第五栅极结构可以位于第一有源区域以及隔离层的第一部分上。第五栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第三栅极结构分隔开。第六栅极结构可以位于第二有源区域以及隔离层的第一部分上。第六栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第四栅极结构分隔开。第五栅极结构和第六栅极结构可以在隔离层的第一部分上彼此连接，并且可以沿着第二方向延伸。
在至少一些示例实施例中，半导体集成电路还可以包括第五杂质区域和第七杂质区域以及第六杂质区域和第八杂质区域。第五杂质区域和第七杂质区域可以分别在第五栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第六杂质区域和第八杂质区域可以分别在第六栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。
在至少一些示例实施例中，所述半导体集成电路还可以包括第九接触件和第十接触件。第九接触件可以位于第七杂质区域上，可以对第九接触件施加供电电压。第十接触件可以位于第八杂质区域上，可以将第十接触件接地。
在至少一些示例实施例中，半导体集成电路还可以包括第八下布线和第九下布线。第八下布线可以位于第九接触件上，并且可以对第九接触件施加供电电压。第九下布线可以位于第十接触件上，并且可以将第九下布线接地。
在至少一些示例实施例中，所述半导体集成电路还可以包括第七栅极结构和第八栅极结构。第七栅极结构可以位于第一有源区域以及隔离层的第一部分上。第七栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第五栅极结构分隔开。第八栅极结构可以位于第二有源区域以及隔离层的第一部分上。第八栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第六栅极结构分隔开。第七栅极结构和第八栅极结构可以在隔离层的第一部分上彼此连接，并且可以沿着第二方向延伸。
在至少一些示例实施例中，所述半导体集成电路还可以包括第一杂质区域和第三杂质区域以及第二杂质区域和第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。
在至少一些示例实施例中，半导体集成电路还可以包括位于第二有源区域的与第八栅极结构相邻的上部处的第九杂质区域。第九杂质区域可以电连接到第五栅极结构或第六栅极结构。
在至少一些示例实施例中，时钟信号可以被施加到第一至第四栅极结构中的每个。
在至少一些示例实施例中，第一时钟信号可以被施加到第二栅极结构和第三栅极结构，第二时钟信号可以被施加到第一栅极结构和第四栅极结构。
在至少一些示例实施例中，第二栅极结构可以在相对于第二有源区域沿着第二方向与隔离层的第一部分相对的隔离层的第二部分上延伸。半导体集成电路还可以包括：第十二接触件，位于第二栅极结构的位于隔离层的第二部分上的部分上；第十下布线，位于第十二接触件上；第七通孔，位于第十下布线上；以及第四上布线，位于第七通孔上。第四上布线可以沿着第一方向延伸，第一时钟信号可以被施加到第四上布线。
在至少一些示例实施例中，第一栅极结构可以在相对于第一有源区域沿着第二方向与隔离层的第一部分相对的隔离层的第二部分上延伸。半导体集成电路还可以包括：第十三接触件，位于第一栅极结构的位于隔离层的第三部分上的部分上；第十一下布线，位于第十三接触件上；第八通孔，位于第十一下布线上；以及第五上布线，位于第八通孔上。第五上布线可以沿着第一方向延伸，第二时钟信号可以被施加到第五上布线。
至少一个其它示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：第一有源区域和第二有源区域；第一栅极结构和第三栅极结构；第二栅极结构和第四栅极结构；以及第一接触件至第四接触件。第一有源区域和第二有源区域可以通过位于基底上的隔离层限定，并且可以彼此采用不同类型的杂质掺杂。第一有源区域和第二有源区域沿着第一方向延伸，并且在与第一方向垂直或基本垂直的第二方向上彼此分隔开。第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的与第一有源区域相邻的部分上。第一栅极结构和第三栅极结构沿着第二方向延伸，并且在第一方向上彼此分隔开。第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的与第二有源区域相邻的部分上。第二栅极结构和第四栅极结构沿着第二方向延伸，并且在第一方向上彼此分隔开。第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件在隔离层上分别位于第一栅极结构至第四栅极结构的一部分上。第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接。第一接触件和第三接触件在第二方向上与第一有源区域的边界分隔开相同或基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域的边界分隔开相同或基本相同的距离。
在至少一些示例实施例中，第一有源区域可以包括在第二方向上的第一边界和第二边界，第二有源区域可以包括在第二方向上的第三边界和第四边界。第一边界和第三边界可以彼此面对。
在至少一些示例实施例中，与第一有源区域的第一边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第二边界。与第二有源区域的第三边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第四边界。
在至少一些示例实施例中，与第一有源区域的第二边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第一边界。与第二有源区域的第三边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第四边界。
在至少一些示例实施例中，与第一有源区域的第一边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第二边界。与第二有源区域的第四边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第三边界。
在至少一些示例实施例中，与第一有源区域的第二边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第一边界。与第二有源区域的第四边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第三边界。
在至少一些示例实施例中，第一接触件和第四接触件可以通过位于第一接触件和第四接触件两者上的第一下布线彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括：第二下布线，位于第二接触件上；第三下布线，位于第三接触件上；第一通孔，位于第二下布线上；第二通孔，位于第三下布线上；以及第一上布线，位于第一通孔和第二通孔两者上。第二接触件和第三接触件可以通过第二下布线、第三下布线、第一通孔、第二通孔以及第一上布线彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括第一杂质区域和第三杂质区域以及第二杂质区域和第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。
在至少一些示例实施例中，第一杂质区域和第二杂质区域可以彼此电连接，第三杂质区域和第四杂质区域可以彼此电连接。
在至少一些示例实施例中，所述半导体集成电路还可以包括第五栅极结构和第六栅极结构。第五栅极结构可以位于第一有源区域以及隔离层上。第五栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第三栅极结构分隔开。第六栅极结构可以位于第二有源区域以及隔离层上。第六栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第四栅极结构分隔开。第五栅极结构和第六栅极结构可以在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，并且可以沿着第二方向延伸。
在至少一些示例实施例中，半导体集成电路还可以包括第五杂质区域和第七杂质区域以及第六杂质区域和第八杂质区域。第五杂质区域和第七杂质区域可以分别在第五栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第六杂质区域和第八杂质区域可以分别在第六栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。
在至少一些示例实施例中，供电电压可以被施加到第七杂质区域，第八杂质区域可以接地。
在至少一些示例实施例中，所述半导体集成电路还可以包括第七栅极结构和第八栅极结构。第七栅极结构可以位于第一有源区域以及隔离层上。第七栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第五栅极结构分隔开。第八栅极结构可以位于第二有源区域以及隔离层上。第八栅极结构可以沿着第二方向延伸，并且可以在第一方向上与第六栅极结构分隔开。第七栅极结构和第八栅极结构可以在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，并且可以沿着第二方向延伸。
在至少一些示例实施例中，所述半导体集成电路还可以包括第一杂质区域和第三杂质区域以及第二杂质区域和第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。第七栅极结构和第八栅极结构可以分别电连接到第三杂质区域和第四杂质区域。
在至少一些示例实施例中，半导体集成电路还可以包括位于第二有源区域的与第八栅极结构相邻的上部上的第九杂质区域。第九杂质区域可以用第二导电类型的杂质掺杂。第九杂质区域可以电连接到第五栅极结构和第六栅极结构。
在至少一些示例实施例中，第一时钟信号可以被施加到第二栅极结构和第三栅极结构，第二时钟信号可以被施加到第一栅极结构和第四栅极结构。
至少一个其它示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：第一有源区域和第二有源区域；第一栅极结构和第三栅极结构；第二栅极结构和第四栅极结构；第五栅极结构；第六栅极结构；第七栅极结构；第八栅极结构；以及第一至第四接触件。第一有源区域和第二有源区域可以通过位于基底上的隔离层限定，并且可以彼此采用不同类型的杂质掺杂。第一有源区域和第二有源区域沿着第一方向延伸，并且在与第一方向垂直或基本垂直的第二方向上彼此分隔开。第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的与第一有源区域相邻的部分上。第一栅极结构和第三栅极结构沿着第二方向延伸，并且在第一方向彼此分隔开。第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的与第二有源区域相邻的部分上。第二栅极结构和第四栅极结构沿着第二方向延伸，并且在第一方向上彼此分隔开。第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第五栅极结构位于第一有源区域和隔离层上。第五栅极结构沿着第二方向延伸并且在第一方向上与第三栅极结构分隔开。第六栅极位于位于第二有源区域和隔离层上。第六栅极结构沿着第二方向延伸并且在第一方向上与第四栅极结构分隔开。第七栅极结构位于第一有源区域和隔离层上。第七栅极结构沿着第二方向延伸并且在第一方向上与第五栅极结构分隔开。第八栅极结构位于第二有源区域和隔离层上。第八栅极结构沿着第二方向延伸并且在第一方向上与第六栅极结构分隔开。第一接触件至第四接触件在隔离层上分别位于第一栅极结构至第四栅极结构的一部分上。第五栅极结构和第六栅极结构在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，并且在第二方向上延伸。第七栅极结构和第八栅极结构在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，并且在第二方向上延伸。第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接。第一接触件和第三接触件在第二方向上与第一有源区域的边界分隔开相同或基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域的边界分隔开相同或基本相同的距离。
在至少一些示例实施例中，所述半导体集成电路还可以包括第一杂质区域和第三杂质区域以及第二杂质区域和第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。第一杂质区域和第二杂质区域可以彼此电连接，第三杂质区域和第四杂质区域可以彼此电连接。
在至少一些示例实施例中，第七栅极结构和第八栅极结构可以分别电连接到第三杂质区域和第四杂质区域。
在至少一些示例实施例中，半导体集成电路还可以包括第五杂质区域和第七杂质区域以及第六杂质区域和第八杂质区域。第五杂质区域和第七杂质区域可以分别在第五栅极结构的相对侧处位于第一有源区域的上部处，并可以掺杂有第一导电类型的杂质。第六杂质区域和第八杂质区域可以分别在第六栅极结构的相对侧处位于第二有源区域的上部处，并可以掺杂有第二导电类型的杂质。供电电压可以施加到第七杂质区域，第八杂质区域可以接地。
在至少一些示例实施例中，半导体集成电路还可以包括位于第二有源区域的与第八栅极结构相邻的上部处的第九杂质区域。第九杂质区域可以用第二导电类型的杂质掺杂，并且可以电连接到第五栅极结构和第六栅极结构。
在至少一些示例实施例中，第一时钟信号可以被施加到第二栅极结构和第三栅极结构，第二时钟信号可以被施加到第一栅极结构和第四栅极结构。
至少一个其它示例实施例提供了一种制造半导体集成电路的方法。在该方法中，在基底上形成隔离层，以限定第一有源区域和第二有源区域，第一有源区域和第二有源区域沿着第一方向延伸，并且在与第一方向垂直或基本垂直的第二方向上彼此分隔开。第一栅极结构和第三栅极结构形成在第一有源区域以及隔离层的与第一有源区域相邻的部分上，以沿着第二方向延伸并且在第一方向上彼此分隔开。第二栅极结构和第四栅极结构形成在第二有源区域以及隔离层的与第二有源区域相邻的部分上，以沿着第二方向延伸并且在第一方向上彼此分隔开。第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件在隔离层上分别形成在第一栅极结构至第四栅极结构的一部分上。第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接。第一接触件和第三接触件在第二方向上与第一有源区域分隔开相同或基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域分隔开相同或基本相同的距离。
在至少一些示例实施例中，在形成第一栅极结构至第四栅极结构之后，可以将p型杂质掺杂到第一有源区域的与第一栅极结构和第三栅极结构相邻的上部中，可以将n型杂质掺杂到第二有源区域的与第二栅极结构和第四栅极结构相邻的上部中。
在至少一些示例实施例中，当第一接触件和第四接触件彼此电连接时，可以在第一接触件和第四接触件上形成第一下布线。
在至少一些示例实施例中，当第二接触件和第三接触件彼此电连接时，可以在第二接触件和第三接触件上分别形成第二下布线和第三下布线，可以在第二下布线和第三下布线上分别形成第一通孔和第二通孔，并可以在第一通孔和第二通孔上形成第一上布线。
在至少一些示例实施例中，在形成第一栅极结构至第四栅极结构之后，可以将第一导电类型的杂质分别掺杂到位于第一栅极结构的相对侧处的第一有源区域的上部中，以形成第一杂质区域和第三杂质区域。可以将第二导电类型的杂质分别掺杂到位于第二栅极结构的相对侧处的第二有源区域的上部中，以形成第二杂质区域和第四杂质区域。
在至少一些示例实施例中，在形成第一杂质区域至第四杂质区域之后，可以在第一杂质区域和第二杂质区域上分别形成第五接触件和第六接触件，可以在第五接触件和第六接触件上分别形成第四下布线和第五下布线，可以在第四下布线和第五下布线上分别形成第三通孔和第四通孔，并可以在第三通孔和第四通孔形成第二上布线。
在至少一些示例实施例中，在形成第一杂质区域至第四杂质区域之后，可以在第三杂质区域和第四杂质区域上分别形成第七接触件和第八接触件，可以在第七接触件和第八接触件上分别形成第六下布线和第七下布线，可以在第六下布线和第七下布线上分别形成第五通孔和第六通孔，并可以在第五通孔和第六通孔上形成第三上布线。
至少一个其它示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：第一有源区域和第二有源区域；第一栅极结构至第四栅极结构；以及第一至接触第四接触件。第一有源区域和第二有源区域通过位于基底上的隔离层限定，第一有源区域和第二有源区域采用不同类型的杂质掺杂，第一有源区域和第二有源区域沿着第一方向延伸，并且第一有源区域和第二有源区域在第二方向上彼此分隔开。第二方向与第一方向基本垂直。第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的位于第一有源区域和第二有源区域之间的第一部分上，第一栅极结构和第三栅极结构沿着第二方向延伸，并且第一栅极结构和第三栅极结构在第一方向彼此分隔开。第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的第一部分上，第二栅极结构和第四栅极结构沿着第二方向延伸，第二栅极结构和第四栅极结构在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件在隔离层的第一部分上分别位于第一栅极结构至第四栅极结构的一部分上，第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接，第一接触件和第三接触件在第二方向上与第一有源区域分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域分隔开基本相同的距离。
第一有源区域可以用p型杂质掺杂，第二有源区域可以用n型杂质掺杂。
第一接触件和第四接触件可以通过位于第一接触件和第四接触件上的第一下布线彼此电连接。
所述半导体集成电路还可以包括：第二下布线，位于第二接触件上；第三下布线，位于第三接触件上；第一通孔，位于第二下布线上；第二通孔，位于第三下布线上；以及第一上布线，位于第一通孔和第二通孔两者上。第二接触件和第三接触件可以通过第二下布线、第三下布线、第一通孔、第二通孔以及第一上布线彼此电连接。
所述半导体集成电路还可以包括：第一杂质区域；第二杂质区域；第三杂质区域；以及第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，第一杂质区域和第三杂质区域可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，第二杂质区域和第四杂质区域可以掺杂有第二导电类型的杂质。
所述半导体集成电路还可以包括：第五接触件和第六接触件，分别位于第一杂质区域和第二杂质区域上，第五接触件和第六接触件彼此电连接。
所述半导体集成电路还可以包括：第一下布线，位于第五接触件上；第二下布线，位于第六接触件上；第一通孔，位于第一下布线上；第二通孔，位于第二下布线上；以及第一上布线，位于第一通孔和第二通孔两者上。第五接触件和第六接触件可以通过第一下布线、第二下布线、第一通孔、第二通孔和第一上布线彼此电连接。
所述半导体集成电路还可以包括：第五接触件和第六接触件，分别位于第三杂质区域和第四杂质区域上，第五接触件和第六接触件彼此电连接。
所述半导体集成电路还可以包括：第一下布线，位于第五接触件上；第二下布线，位于第六接触件上；第一通孔，位于第一下布线上；第二通孔，位于第二下布线上；以及第一上布线，位于第一通孔和第二通孔两者上。第五接触件和第六接触件可以通过第一下布线、第二下布线、第一通孔、第二通孔和第一上布线彼此电连接。
所述半导体集成电路还可以包括：第五栅极结构，位于第一有源区域以及隔离层的第一部分上，第五栅极结构沿着第二方向延伸并且在第一方向上与第三栅极结构分隔开；以及第六栅极结构，位于第二有源区域以及隔离层的第一部分上，第六栅极结构沿着第二方向延伸并且在第一方向上与第四栅极结构分隔开。第五栅极结构和第六栅极结构可以在隔离层的第一部分上彼此连接。第五栅极结构和第六栅极结构可以沿着第二方向延伸。
所述半导体集成电路还可以包括：第一杂质区域；第二杂质区域；第三杂质区域；以及第四杂质区域。第一杂质区域和第三杂质区域可以分别在第五栅极结构的相对侧处位于第一有源区域的上部处，第一杂质区域和第三杂质区域可以掺杂有第一导电类型的杂质。第二杂质区域和第三杂质区域可以在第六栅极结构的相对侧处分别位于第二有源区域的上部处，第二杂质区域和第四杂质区域可以掺杂有第二导电类型的杂质。
半导体集成电路还可以包括：第五接触件，位于第三杂质区域上，第五接触件耦合到供电电压；第六接触件，位于第四杂质区域上，第六接触件接地。
半导体集成电路还可以包括：第一下布线，位于第五接触件上，第一下布线被构造为将供电电压施加到第五接触件；以及第二下布线，位于第六接触件上，第二下布线接地。
所述半导体集成电路还可以包括：第七栅极结构，位于第一有源区域以及隔离层的第一部分上，第七栅极结构沿着第二方向延伸，并且在第一方向上与第五栅极结构分隔开；以及第八栅极结构，位于第二有源区域以及隔离层的第一部分上，第八栅极结构沿着第二方向延伸，并且在第一方向上与第六栅极结构分隔开。第七栅极结构和第八栅极结构可以在隔离层的第一部分上彼此连接。第七栅极结构和第八栅极结构可以沿着第二方向延伸。
半导体集成电路还可以包括：第五杂质区域；第六杂质区域；第七杂质区域；以及第八杂质区域。第五杂质区域和第七杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，第五杂质区域和第七杂质区域用第一导电类型的杂质掺杂。第六杂质区域和第八杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，第六杂质区域和第八杂质区域用第二导电类型的杂质掺杂。0070
半导体集成电路还可以包括：第五杂质区域，位于第二有源区域的与第八栅极结构相邻的上部处。第五杂质区域可以电连接到第五栅极结构或第六栅极结构。
第一栅极结构至第四栅极结构中的每个可以被构造为接收多个时钟信号中的时钟信号。
第二栅极结构和第三栅极结构可以被构造为接收多个时钟信号中的第一时钟信号；第一栅极结构和第四栅极结构可以被构造为接收多个时钟信号中的第二时钟信号。
第二栅极结构可以在相对于第二有源区域沿着第二方向与隔离层的第一部分相对的隔离层的第二部分上延伸。半导体集成电路还可以包括：第五接触件，位于第二栅极结构的位于隔离层的第二部分上的部分上；第一下布线，位于第五接触件上；第一通孔，位于第一下布线上；以及第一上布线，位于第一通孔上，第一上布线沿着第一方向延伸，第一上布线被构造为接收多个时钟信号中的第一时钟信号。
第一栅极结构可以在相对于第一有源区域沿着第二方向与隔离层的第一部分相对的第三部分上延伸。半导体集成电路还可以包括：第六接触件，位于第一栅极结构的位于隔离层的第三部分上的部分上；第二下布线，位于第六接触件上；第二通孔，位于第二下布线上；以及第二上布线，位于第二通孔上，第二上布线沿着第一方向延伸，第二上布线被构造为接收多个时钟信号中的第二时钟信号。
至少一个其它示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：第一有源区域和第二有源区域；第一栅极结构至第四栅极结构；以及第一接触件至第四接触件。第一有源区域和第二有源区域通过位于基底上的隔离层限定，第一有源区域和第二有源区域采用不同类型的杂质掺杂，第一有源区域和第二有源区域沿着第一方向延伸，并且第一有源区域和第二有源区域在第二方向上彼此分隔开。第二方向与第一方向基本垂直。第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的与第一有源区域相邻的部分上，第一栅极结构和第三栅极结构沿着第二方向延伸，并且第一栅极结构和第三栅极结构在第一方向上彼此分隔开。第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的与第二有源区域相邻的部分上，第二栅极结构和第四栅极结构沿着第二方向延伸，第二栅极结构和第四栅极结构在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第一接触件至第四接触件分别位于第一栅极结构至第四栅极结构的一部分上，第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接，第一接触件和第三接触件在第二方向上与第一有源区域的边界分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域的边界分隔开基本相同的距离。
第一有源区域可以包括在第二方向上的第一边界和第二边界。第二有源区域可以包括在第二方向上的第三边界和第四边界。第一边界和第三边界可以彼此面对。
与第一有源区域的第一边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第二边界，与第二有源区域的第三边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第四边界。
与第一有源区域的第二边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第一边界，与第二有源区域的第三边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第四边界。
与第一有源区域的第一边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第二边界，与第二有源区域的第四边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第三边界。
与第一有源区域的第二边界相比，第一接触件和第三接触件中的每个可以更接近于第一有源区域的第一边界，与第二有源区域的第四边界相比，第二接触件和第四接触件中的每个可以更接近于第二有源区域的第三边界。
第一接触件和第四接触件可以通过位于第一接触件和第四接触件两者上的第一下布线彼此电连接。
所述半导体集成电路还可以包括：第二下布线，位于第二接触件上；第三下布线，位于第三接触件上；第一通孔，位于第二下布线上；第二通孔，位于第三下布线上；以及第一上布线，位于第一通孔和第二通孔两者上。第二接触件和第三接触件可以通过第二下布线、第三下布线、第一通孔、第二通孔以及第一上布线彼此电连接。
所述半导体集成电路还可以包括：第一杂质区域；第二杂质区域；第三杂质区域；以及第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，第一杂质区域和第三杂质区域可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，第二杂质区域和第四杂质区域可以掺杂有第二导电类型的杂质。
第一杂质区域和第二杂质区域可以彼此电连接，第三杂质区域和第四杂质区域可以彼此电连接。
所述半导体集成电路还可以包括：第五栅极结构，位于第一有源区域以及隔离层上，第五栅极结构沿着第二方向延伸并且在第一方向上与第三栅极结构分隔开；以及第六栅极结构，位于第二有源区域以及隔离层上，第六栅极结构沿着第二方向延伸并且在第一方向上与第四栅极结构分隔开。第五栅极结构和第六栅极结构可以在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，并且第五栅极结构和第六栅极结构可以沿着第二方向延伸。
所述半导体集成电路还可以包括：第一杂质区域；第二杂质区域；第三杂质区域；以及第四杂质区域。第一杂质区域和第三杂质区域可以分别在第五栅极结构的相对侧处位于第一有源区域的上部处，第一杂质区域和第三杂质区域可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第六栅极结构的相对侧处位于第二有源区域的上部处，第二杂质区域和第四杂质区域可以掺杂有第二导电类型的杂质。
第三杂质区域可以被构造为接收供电电压，第四杂质区域可以接地。
所述半导体集成电路还可以包括：第七栅极结构，位于第一有源区域以及隔离层上，第七栅极结构沿着第二方向延伸并且在第一方向上与第五栅极结构分隔开；以及第八栅极结构，位于第二有源区域以及隔离层上，第八栅极结构沿着第二方向延伸并且在第一方向上与第六栅极结构分隔开。第七栅极结构和第八栅极结构可以在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，并且第七栅极结构和第八栅极结构可以沿着第二方向延伸。
半导体集成电路还可以包括：第五杂质区域；第六杂质区域；第七杂质区域；以及第八杂质区域。第五杂质区域和第七杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，第五杂质区域和第七杂质区域可以掺杂有第一导电类型的杂质。第六杂质区域和第八杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，第六杂质区域和第八杂质区域可以掺杂有第二导电类型的杂质。第七栅极结构和第八栅极结构可以分别电连接到第七杂质区域和第八杂质区域。
半导体集成电路还可以包括：第五杂质区域，位于第二有源区域的与第八栅极结构相邻的上部上，第五杂质区域用第二导电类型的杂质掺杂。第五杂质区域可以电连接到第五栅极结构和第六栅极结构。
第二栅极结构和第三栅极结构可以被构造为接收第一时钟信号，第一栅极结构和第四栅极结构可以被构造为接收第二时钟信号。
至少一个其它示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：第一有源区域和第二有源区域；第一栅极结构至第八栅极结构；第一接触件至第四接触件。第一有源区域和第二有源区域通过位于基底上的隔离层限定，第一有源区域和第二有源区域采用不同类型的杂质掺杂，第一有源区域和第二有源区域沿着第一方向延伸，并且第一有源区域和第二有源区域在第二方向上彼此分隔开。第二方向与第一方向基本垂直。第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的与第一有源区域相邻的部分上，第一栅极结构和第三栅极结构沿着第二方向延伸，并且第一栅极结构和第三栅极结构在第一方向彼此分隔开。第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的与第二有源区域相邻的部分上，第二栅极结构和第四栅极结构沿着第二方向延伸，第二栅极结构和第四栅极结构在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开。第五栅极结构位于第五有源区域和隔离层上，第五栅极结构沿着第二方向延伸并且在第一方向上与第三栅极结构分隔开。第六栅极结构位于第二有源区域和隔离层上，第六栅极结构沿着第二方向延伸并且在第一方向上与第四栅极结构分隔开。第五栅极结构和第六栅极结构在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，第五栅极结构和第六栅极结构沿着第二方向延伸。第七栅极结构位于第一有源区域和隔离层上，第七栅极结构沿着第二方向延伸并且在第一方向上与第五栅极结构分隔开。第八栅极结构位于第二有源区域和隔离层上，第八栅极结构沿着第二方向延伸并且在第一方向上与第六栅极结构分隔开。第七栅极结构和第八栅极结构在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，第七栅极结构和第八栅极结构沿着第二方向延伸。第一接触件至第四接触件分别位于第一栅极结构至第四栅极结构的一部分上，第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接，第一接触件和第三接触件在第二方向上与第一有源区域的边界分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域的边界分隔开基本相同的距离。
所述半导体集成电路还可以包括：第一杂质区域；第二杂质区域；第三杂质区域；以及第四杂质区域。第一杂质区域和第三杂质区域可以分别在第一栅极结构的相对侧处位于第一有源区域的上部处，第一杂质区域和第三杂质区域可以掺杂有第一导电类型的杂质。第二杂质区域和第四杂质区域可以分别在第二栅极结构的相对侧处位于第二有源区域的上部处，第二杂质区域和第四杂质区域可以掺杂有第二导电类型的杂质。第一杂质区域和第二杂质区域可以彼此电连接，第三杂质区域和第四杂质区域可以彼此电连接。
第七栅极结构和第八栅极结构可以分别电连接到第三杂质区域和第四杂质区域。
半导体集成电路还可以包括：第五杂质区域；第六杂质区域；第七杂质区域；以及第八杂质区域。第五杂质区域和第七杂质区域可以分别在第五栅极结构的相对侧处位于第一有源区域的上部处，第五杂质区域和第七杂质区域可以掺杂有第一导电类型的杂质。第六杂质区域和第八杂质区域可以分别在第六栅极结构的相对侧处位于第二有源区域的上部处，第六杂质区域和第八杂质区域可以掺杂有第二导电类型的杂质。第七杂质区域可以被构造为接收供电电压，第八杂质区域可以接地。
所述半导体集成电路还可以包括：第九杂质区域，位于第二有源区域的与第八栅极结构相邻的上部，第九杂质区域掺杂有第二导电层的杂质。第九杂质区域可以电连接到第五栅极结构和第六栅极结构。
第二栅极结构和第三栅极结构可以被构造为接收第一时钟信号，第一栅极结构和第四栅极结构可以被构造为接收第二时钟信号。
至少一个其它示例实施例提供了一种制造半导体集成电路的方法。所述方法包括：在基底上形成隔离层，以限定第一有源区域和第二有源区域，第一有源区域和第二有源区域沿着第一方向延伸，并且在第二方向上彼此分隔开，第二方向与第一方向垂直或基本垂直；在第一有源区域、第二有源区域以及隔离层的部分上形成栅极结构，其中，第一栅极结构和第三栅极结构形成在第一有源区域以及隔离层的与第一有源区域相邻的部分上，第一栅极结构和第三栅极结构沿着第二方向延伸，第一栅极结构和第三栅极结构在第一方向上彼此分隔开，第二栅极结构和第四栅极结构形成在第二有源区域以及隔离层的与第二有源区域相邻的部分上，第二栅极结构和第四栅极结构沿着第二方向延伸，并且第二栅极结构和第四栅极结构在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开；分别在第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构的一部分上形成第一接触件、第二接触件、第三接触件和第四接触件；以及将第一接触件和第四接触件彼此电连接，将第二接触件和第三接触件彼此电连接。第一接触件和第三接触件在第二方向上与第一有源区域分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域分隔开基本相同的距离。
所述方法还可以包括：用p型杂质掺杂第一有源区域的与第一栅极结构和第三栅极结构相邻的上部；以及用n型杂质掺杂第二有源区域的与第二栅极结构和第四栅极结构相邻的上部。
将第一接触件和第四接触件彼此电连接可以包括在第一接触件和第四接触件上形成第一下布线。
将第二接触件和第三接触件彼此电连接可以包括：在第二接触件和第三接触件上分别形成第二下布线和第三下布线；在第二下布线和第三下布线上分别形成第一通孔和第二通孔；以及在第一通孔和第二通孔上形成第一上布线。
所述方法还可以包括：利用第一导电类型的杂质掺杂分别位于第一栅极结构的相对侧处的第一有源区域的上部，以形成第一杂质区域和第三杂质区域；以及用第二导电类型的杂质掺杂分别位于第二栅极结构的相对侧处的第二有源区域的上部，以形成第二杂质区域和第四杂质区域。
所述方法还可以包括：在第一杂质区域和第二杂质区域上分别形成第五接触件和第六接触件；在第五接触件和第六接触件上分别形成第一下布线和第二下布线；在第一下布线和第二下布线上分别形成第一通孔和第二通孔；以及在第一通孔和第二通孔上形成第一上布线。
所述方法还可以包括：在第三杂质区域和第四杂质区域上分别形成第五接触件和第六接触件；在第五接触件和第六接触件上分别形成第一下布线和第二下布线；在第一下布线和第二下布线上分别形成第一通孔和第二通孔；以及在第一通孔和第二通孔上形成第一上布线。
至少一个其它示例实施例提供了一种半导体集成电路。所述半导体集成电路包括：逆变器电路；传输电路，包括第一传输晶体管和第二传输晶体管，传输电路的输出端子耦合到逆变器电路的输入端子；逻辑晶体管电路，与逆变器电路并联连接，逻辑晶体管电路包括在供电电压和地之间串联连接的多个逻辑晶体管；第一接触件，连接在第一布线和第一传输晶体管的栅极结构之间；第二接触件，连接在第一布线和多个逻辑晶体管中的第一逻辑晶体管的栅极结构之间；第三接触件，连接在第二布线和第二传输晶体管的栅极结构之间；以及第四接触件，连接在第二布线和多个逻辑晶体管中的第二逻辑晶体管的栅极结构之间。第一接触件和第四接触件与第一传输晶体管的有源区域和多个逻辑晶体管中的第二逻辑晶体管分隔开第一距离，第二接触件和第四接触件与第二传输晶体管的有源区域和多个逻辑晶体管中的第一逻辑晶体管分隔开第二距离。
第一距离和第二距离可以相同或基本相同。
第一传输晶体管和多个逻辑晶体管中的第一逻辑晶体管可以被构造为接收第一时钟信号。第二传输晶体管和多个逻辑晶体管中的第二逻辑晶体管可以被构造为接收第二时钟信号。
第一传输晶体管和多个逻辑晶体管中的第二逻辑晶体管可以为PMOS晶体管。第二传输晶体管和多个逻辑晶体管中的第一逻辑晶体管可以为NMOS晶体管。
第一接触件和第四接触件可以与第一传输晶体管的有源区域的第一边界和多个逻辑晶体管中的第二逻辑晶体管分隔开第一距离，第一边界可以具有第一线性形状。第二接触件和第三接触件可以与第二传输晶体管的有源区域的第二边界和多个逻辑晶体管中的第一逻辑晶体管分隔开第二距离，第二边界可以具有第二线性形状。
根据一个或更多个示例实施例的半导体集成电路可以包括可以通过接触件、下布线、通孔和/或上布线交叉耦合的PMOS栅极和NMOS栅极。因此，可以采用微小的面积增加或不增加面积来容易地实现包括交叉耦合的PMOS栅极和NMOS栅极的电路，例如，时钟锁存电路。
附图说明
通过下面结合附图进行的详细描述，示例实施例将更清楚地被理解。图1至图38代表在此描述的非限制性示例实施例。
图1是根据示例实施例的半导体集成电路的等效电路图；
图2A、图2B、图2C和图3是示出根据示例实施例的在图1中示出的区域X的布局的平面图；
图4至图6是示出根据其它示例实施例的在图1中示出的区域X的布局的平面图；以及
图7至图38是示出根据示例实施例的制造半导体集成电路的方法的步骤的平面图和剖视图。
具体实施方式
在下文中，将参照附图来更充分地描述各种示例实施例，在附图中示出了一些示例实施例。然而，发明构思可以以许多不同的形式实施，不应当被解释为限于在此阐述的示例实施例。相反，提供这些示例实施例，使得本说明书将是彻底的和完整的，并且将把发明构思的范围充分传达给本领域技术人员。在附图中，为了清晰起见，可以夸大层和区域的尺寸和相对尺寸。
将理解的是，当元件或层被称作“位于”另一元件或层“上”、“连接到”另一元件或层、或者“结合到”另一元件或层时，该元件或层可以直接位于所述另一元件或层上、直接连接到或直接结合到另一元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接位于(在)”其它元件或层“上”、“直接连接到”其它元件或层、或者“直接结合到”其它元件或层时，不存在中间元件或层。相同的标号始终表示相同的元件。如这里所使用的，术语“和/或”包括一个或多个所列项的任意组合和所有组合。
将理解的是，尽管这里可以使用术语第一、第二、第三、第四等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与其它区域、层或部分区分开。因此，在没有脱离发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
为了便于描述，这里可以使用诸如“在……下面”、“在……下方”、“下”、“上方”、“上”等空间相对术语来描述如附图中所示的一个元件或特征与其它元件或特征的关系。将理解的是，除了附图中示出的方位之外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或者“在”其它元件或特征“下面”的元件被定位为“在”其它元件或特征“上方”。因此，示例性术语“在……下方”可以包括上方和下方两种方位。装置可以被另外定位(旋转90度或处于其它方位)，并相应地阐释在此使用的空间相对描述符。
这里使用的技术术语仅出于描述特定示例实施例的目的，不意图限制发明构思。如这里使用的，除非上下文另外清楚地指出，否则单数形式“一个”、“一种”和“该”也意图包括复数形式。将进一步理解，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，由于诸如制造技术和/或公差导致的图示的形状变化将是预料之中的。因此，示例实施例不应该被理解为限于这里示出的区域的特定形状，而是将包括例如由于制造导致的形状的变化。例如，示出为矩形的埋区在其边缘通常将具有倒圆或弯曲特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。类似地，由注入形成的埋区会导致在埋区和发生注入的表面之间的区域中的一些注入。因此，图中示出的区域本质上是示意性的，它们的形状不意图示出装置的区域的实际形状，并且不意图限制发明构思的范围。
尽管一些剖视图的对应的平面图和/或透视图可能没有被示出，但是这里示出的装置结构的剖视图为多个装置结构提供支持，所述多个装置结构如将在平面图中示出的沿着两个不同方向延伸和/或如将在透视图中示出的沿着三个不同方向延伸。所述两个不同方向可以彼此正交或者可以彼此不正交。所述三个不同方向可以包括可以与所述两个不同方向正交的第三方向。所述多个装置结构可以集成在相同的电子装置中。例如，当装置结构在剖视图中示出时，如将通过电子装置的平面图所示出的，电子装置可以包括多个装置结构。多个装置结构可以按照阵列和/或按照二维图案布置。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解的是，除非这里明确地如此定义，否则术语(诸如在通用字典中定义的术语)应该被理解为具有与相关领域的上下文中的意思相同的意思，而不应以理想的或过于形式化的意思来解释。
图1是根据示例实施例的半导体集成电路的等效电路图，图2A、图2B、图2C和图3是示出在图1中示出的区域X的示例布局的平面图。
在至少一些示例实施例中，半导体集成电路可以是时钟锁存电路，因此半导体集成电路可以包括彼此串联连接的两个电路，在区域X中示出了两个电路之一。在下文中，为了便于解释，将仅示出在区域X中示出的电路的结构的布局，然而，本领域技术人员可以理解在此未示出的时钟锁存电路的其它部分的布局。为了便于解释，在图2至图6中没有示出半导体集成电路的一些元件，例如，分隔件。
参照图1和图2A，半导体集成电路可以包括位于基底100上的第一有源区域102和第二有源区域104、隔离层110、第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第一接触件281、第二接触件282、第三接触件283和第四接触件284。
半导体集成电路还可以包括第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第一杂质区域221、第二杂质区域222、第三杂质区域223、第四杂质区域224、第五杂质区域225、第六杂质区域226、第七杂质区域227、第八杂质区域228、第九杂质区域229、第十杂质区域230、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294、第十五接触件295、第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311、第十二下布线312、第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347、第八通孔348、第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355。
另外，半导体集成电路可以包括第九栅极结构190、第十栅极结构195、第十一杂质区域241、第十二杂质区域242、第十三杂质区域245、第十四杂质区域246、第一绝缘中间层250(参照图15至图17)、第二绝缘中间层320(参照图25至图28)以及第一分隔件201、第二分隔件202、第三分隔件203、第四分隔件204、第五分隔件205、第六分隔件206、第七分隔件207、第八分隔件208、第九分隔件210和第十分隔件215(参照图12至图14)。
基底100可以包括诸如硅、锗等半导体材料或者诸如GaP、GaAs、GaSb等的III-V化合物半导体材料。在一些实施例中，基底100可以为绝缘体上硅(SOI)基底或者绝缘体上锗(GOI)基底。
参照位于基底100上的隔离层110，可以在基底100中定义顶表面可以被其顶表面可以被隔离层110覆盖的场区域和其顶表面可以不被隔离层110覆盖的第一有源区域102和第二有源区域104。隔离层110可以包括氧化物，例如，氧化硅。
第一有源区域102和第二有源区域104中的每个可以沿着与基底100的顶表面平行或基本平行的第一方向延伸，多个第一有源区域102和多个第二有源区域104可以沿着与基底100的顶表面平行或基本平行并且与第一方向垂直或基本垂直的第二方向形成。
第一有源区域102和第二有源区域104中的每个的至少一部分可以用杂质掺杂，第一有源区域102和第二有源区域104可以用不同类型的杂质掺杂。在至少一些示例实施例中，第一有源区域102中的第一杂质区域221、第三杂质区域223、第五杂质区域225、第七杂质区域227、第九杂质区域229、第十一杂质区域241和第十三杂质区域245可以用p型杂质(例如，硼、铝等)掺杂，第二有源区域104中的第二杂质区域222、第四杂质区域224、第六杂质区域226、第八杂质区域228、第十杂质区域230、第十二杂质区域242和第十四杂质区域246可以用n型杂质(例如，磷、砷等)掺杂。因此，第一有源区域102可以为其中可以形成PMOS晶体管的正沟道金属氧化物半导体(PMOS)区域，第二有源区域104可以为其中可以形成NMOS晶体管的负沟道金属氧化物半导体(NMOS)区域。
第一栅极结构151和第三栅极结构153可以在第一方向上彼此分隔开。第一栅极结构151和第三栅极结构153中的每个可以沿着第二方向延伸，并且第一栅极结构151和第三栅极结构153中的每个可以形成在第一有源区域102上以及隔离层110的位于第一有源区域102和第二有源区域104之间的第一部分上。然而，第一栅极结构151和第三栅极结构153中的每个还可以沿着第二方向延伸，从而也形成在隔离层110的可以相对于第一有源区域102沿着第二方向与隔离层110的第一部分相对的第三部分上。
第二栅极结构152和第四栅极结构154可以沿着第一方向彼此分隔开。第二栅极结构152和第四栅极结构154中的每个可以沿着第二方向延伸，并且可以形成在第二有源区域104上以及隔离层110的位于第一有源区域102和第二有源区域104之间的第一部分上。然而，第二栅极结构152和第四栅极结构154中的每个还可以沿着第二方向延伸，从而也形成在隔离层110的可以相对于第二有源区域104沿着第二方向与隔离层110的第一部分相对的第二部分上。
在至少一些示例实施例中，第二栅极结构152可以沿着第二方向面对第一栅极结构151并且可以与第一栅极结构151分隔开，第四栅极结构154可以沿着第二方向面对第三栅极结构153并且可以与第三栅极结构153分隔开。
第五栅极结构155可以沿着第一方向与第三栅极结构153分隔开，并且可以沿着第二方向延伸，从而形成在第一有源区域102和隔离层110的第一部分上。第五栅极结构155还可以沿着第二方向延伸，从而也形成在隔离层110的相对于第一有源区域102沿着第二方向与隔离层110的第一部分相对的第三部分上。
第六栅极结构156可以在第一方向上与第四栅极结构154分隔开，并且可以沿着第二方向延伸，从而形成在第二有源区域104和隔离层110的第一部分上。第六栅极结构156还可以沿着第二方向延伸，从而也形成在隔离层110的相对于第二有源区域104沿着第二方向与隔离层110的第一部分相对的第二部分上。
在至少一些示例实施例中，第五栅极结构155和第六栅极结构156可以在隔离层110的第一部分上彼此连接，从而第五栅极结构155和第六栅极结构156可以总体在第二方向上延伸。
第七栅极结构157可以在第一方向上与第五栅极结构155分隔开，并且可以沿着第二方向延伸，从而形成在第一有源区域102和隔离层110的第一部分上。第七栅极结构157还可以沿着第二方向延伸，从而也形成在隔离层110的相对于第一有源区域102沿着第二方向与隔离层110的第一部分相对的第三部分上。
第八栅极结构158可以在第一方向上与第六栅极结构156分隔开，并且可以沿着第二方向延伸，从而形成在第二有源区域104和隔离层110的第一部分上。第八栅极结构158还可以沿着第二方向延伸，从而也形成在隔离层110的相对于第二有源区域104沿着第二方向与隔离层110的第一部分相对的第二部分上。
在至少一些示例实施例中，第七栅极结构157和第八栅极结构158可以在隔离层110的第一部分上彼此连接，从而第七栅极结构157和第八栅极结构158可以总体在第二方向上延伸。
第九栅极结构190可以沿着第二方向延伸，从而形成在第一有源区域102、第二有源区域104以及隔离层110上。第九栅极结构190可以在第一方向上与第一栅极结构151分隔开，从而相对于第一栅极结构151与第三栅极结构153相对，第九栅极结构190可以在第一方向上与第二栅极结构152分隔开，从而相对于第二栅极结构152与第四栅极结构154相对。另外，第十栅极结构195可以沿着第二方向延伸，从而形成在第一有源区域102、第二有源区域104以及隔离层110上。第十栅极结构195可以在第一方向上与第七栅极结构157分隔开，从而相对于第七栅极结构157与第五栅极结构155相对，第十栅极结构195可以在第一方向上与第八栅极结构158分隔开，从而相对于第八栅极结构158与第六栅极结构156相对。
如上所示，第九栅极结构190、第一栅极结构151、第三栅极结构153、第五栅极结构155、第七栅极结构157和第十栅极结构195可以沿着第一方向设置在第一有源区域102以及隔离层110的与第一有源区域102相邻的部分上，第九栅极结构190、第一栅极结构151、第三栅极结构153、第五栅极结构155、第七栅极结构157和第十栅极结构195之间的距离可以相同、基本相同或者彼此不同。类似地，第九栅极结构190、第二栅极结构152、第四栅极结构154、第六栅极结构156、第八栅极结构158和第十栅极结构195可以沿着第一方向设置在第二有源区域104以及隔离层110的与第二有源区域104相邻的部分上，第九栅极结构190、第二栅极结构152、第四栅极结构154、第六栅极结构156、第八栅极结构158和第十栅极结构195之间的距离可以相同、基本相同或者彼此不同。
第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158可以与图1的等效电路图中包括的元件直接对应，然而，第九栅极结构190和第十栅极结构195可以不与图1的等效电路图中包括的元件直接对应，而是可以与连接到时钟锁存电路的其它电路的元件对应。
栅极结构151、152、153、154、155、156、157、158、190和195中的每个可以包括顺序堆叠在基底100和隔离层110上的栅极绝缘层图案、栅极电极和栅极掩模。栅极绝缘层图案可以仅形成在基底100的有源区域102和104上，或者也可以形成在隔离层110上。图1、图2A、图2B和图2C示出了栅极绝缘图案仅形成在基底100的第一有源区域102和第二有源区域104上。
与图1和图2A一起参照图10、图11、图13和图14，第一栅极结构151可以包括顺序堆叠的第一栅极绝缘层图案121、第一栅极电极131和第一栅极掩模141，第二栅极结构152可以包括顺序堆叠的第二栅极绝缘层图案122、第二栅极电极132和第二栅极掩模142，第三栅极结构153可以包括顺序堆叠的第三栅极绝缘层图案123、第三栅极电极133和第三栅极掩模143，第四栅极结构154可以包括顺序堆叠的第四栅极绝缘层图案124、第四栅极电极134和第四栅极掩模144，第五栅极结构155可以包括顺序堆叠的第五栅极绝缘层图案125、第五栅极电极135和第五栅极掩模145，第六栅极结构156可以包括顺序堆叠的第六栅极绝缘层图案126、第六栅极电极136和第六栅极掩模146，第七栅极结构157可以包括顺序堆叠的第七栅极绝缘层图案127、第七栅极电极137和第七栅极掩模147，第八栅极结构158可以包括顺序堆叠的第八栅极绝缘层图案128、第八栅极电极138和第八栅极掩模148，第九栅极结构190可以包括顺序堆叠的第九栅极绝缘层图案160、第九栅极电极170和第九栅极掩模180，第十栅极结构195可以包括顺序堆叠的第十栅极绝缘层图案165、第十栅极电极175和第十栅极掩模185。
第一栅极绝缘层图案121、第二栅极绝缘层图案122、第三栅极绝缘层图案123、第四栅极绝缘层图案124、第五栅极绝缘层图案125、第六栅极绝缘层图案126、第七栅极绝缘层图案127、第八栅极绝缘层图案128、第九栅极绝缘层图案160和第十栅极绝缘层图案165可以包括氧化物，例如，氧化硅，第一栅极电极131、第二栅极电极132、第三栅极电极133、第四栅极电极134、第五栅极电极135、第六栅极电极136、第七栅极电极137、第八栅极电极138、第九栅极电极170和第十栅极电极175可以包括导电材料，例如，掺杂的多晶硅、金属、金属氮化物等，第一栅极掩模141、第二栅极掩模142、第三栅极掩模143、第四栅极掩模144、第五栅极掩模145、第六栅极掩模146、第七栅极掩模147、第八栅极掩模148、第九栅极掩模180和第十栅极掩模185可以包括氮化物，例如，氮化硅。
与图1和图2A一起参照图12至图14，第一至第十分隔件201、202、203、204、205、206、207、208、210和215可以形成在相应的栅极结构151、152、153、154、155、156、157、158、190和195的相对的侧壁上。第一至第十分隔件201、202、203、204、205、206、207、208、210和215可以包括氮化物，例如，氮化硅。149
在至少一些示例实施例中，第一有源区域102的其上形成有第一栅极结构151的部分沿着第二方向的宽度可以大于第一有源区域102的其上形成有第三栅极结构153的部分的宽度。因此，图2A示出了第一有源区域102的其上形成有第一栅极结构151和第九栅极结构190的部分的宽度大于第一有源区域102的其上形成有第三栅极结构153、第五栅极结构155、第七栅极结构157和第十栅极结构195的部分的宽度。另外，第二有源区域104的其上形成有第二栅极结构152的部分沿着第二方向的宽度可以大于第二有源区域104的其上形成有第四栅极结构154的部分的宽度。因此，图2示出了第二有源区域104的其上形成有第二栅极结构152和第九栅极结构190的部分的宽度大于第二有源区域104的其上形成有第四栅极结构154、第六栅极结构156、第八栅极结构158和第十栅极结构195的部分的宽度。
然而，发明构思可以不限于此。因此，图3示出了第三有源区域103和第四有源区域105中的每个在第二方向上的宽度沿着第一方向不变或基本不变，而与相对于第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195的相对位置无关，这一点可以包含在发明构思中。在下文中，为了便于解释，将仅示出具有在图2A中示出的形状的第一有源区域102和第二有源区域104。
第一有源区域102可以具有与隔离层110的第一部分相邻的第一边界以及在第二方向上与第一边界相对的第二边界。在至少一些示例实施例中，第一边界可以具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)。另外，第二有源区域104可以具有与隔离层110的第一部分相邻的第三边界以及在第二方向上与第三边界相对的第四边界。在至少一些示例实施例中，第三边界可以具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)。
第一杂质区域221、第三杂质区域223、第五杂质区域225、第七杂质区域227和第九杂质区域229可以在第九栅极结构190、第一栅极结构151、第三栅极结构153、第五栅极结构155、第七栅极结构157和第十栅极结构195之间按此顺序分别形成在第一有源区域102的上部处。在至少一些示例实施例中，第一杂质区域221、第三杂质区域223、第五杂质区域225、第七杂质区域227和第九杂质区域229可以用p型杂质掺杂。另外，第二杂质区域222、第四杂质区域224、第六杂质区域226、第八杂质区域228和第十杂质区域230可以在第九栅极结构190、第二栅极结构152、第四栅极结构154、第六栅极结构156、第八栅极结构158和第十栅极结构195之间按此顺序分别形成在第二有源区域104的上部处。在至少一些示例实施例中，第二杂质区域222、第四杂质区域224、六杂质区域226、第八杂质区域228和第十杂质区域230可以用n型杂质掺杂。
第十一杂质区域241可以形成在第一有源区域102的与第九栅极结构190相邻的上部处，第十二杂质区域242可以形成在第二有源区域104的与第九栅极结构190相邻的上部处，第十一杂质区域241和第十二杂质区域242可以分别掺杂p型杂质和n型杂质。另外，第十三杂质区域245可以形成在第一有源区域102的与第十栅极结构195相邻的上部处，第十四杂质区域246可以形成在第二有源区域104的与第十栅极结构195相邻的上部处，第十三杂质区域245和第十四杂质区域246可以分别掺杂p型杂质和n型杂质。
第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195中的每个与第一杂质区域221、第二杂质区域222、第三杂质区域223、第四杂质区域224、第五杂质区域225、第六杂质区域226、第七杂质区域227、第八杂质区域228、第九杂质区域229、第十杂质区域230、第十一杂质区域241、第十二杂质区域242、第十三杂质区域245和第十四杂质区域246中的一些一起可以形成PMOS晶体管或NMOS晶体管，第一杂质区域221、第二杂质区域222、第三杂质区域223、第四杂质区域224、第五杂质区域225、第六杂质区域226、第七杂质区域227、第八杂质区域228、第九杂质区域229、第十杂质区域230、第十一杂质区域241、第十二杂质区域242、第十三杂质区域245和第十四杂质区域246中的每个可以作为PMOS晶体管或NMOS晶体管的源区/漏区。
与图1和图2A一起参照图18至图20，第一绝缘中间层250可以形成在基底100和隔离层110上，以覆盖晶体管，第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294和第十五接触件295中的每个可以穿过第一绝缘中间层250形成，以电连接到栅极结构151、152、153、154、155、156、157、158、190和195或者杂质区域221、222、223、224、225、226、227、228、229、230、241、242、245和246。因此，当第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294和第十五接触件295中的每个形成在栅极结构151、152、153、154、155、156、157、158、190和195上时，第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294、第十五接触件295中的每个可以接触栅极结构151、152、153、154、155、156、157、158、190和195中的每个的顶表面。
第一绝缘中间层250可以包括氧化物，例如，氧化硅，第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294和第十五接触件295可以包括例如掺杂的多晶硅、金属、金属氮化物、金属硅化物等。
第一接触件281、第二接触件282、第三接触件283和第四接触件284可以在隔离层110的第一部分上形成在对应的第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154的一部分上。
在至少一些示例实施例中，第一接触件281和第三接触件283中的每个可以与第一有源区域102的第一边界在第二方向上分隔开第一距离D1。即，例如，第一接触件281和第三接触件283可以在第二方向上与第一有源区域102分隔开相同或基本相同的距离。另外，第二接触件282和第四接触件284中的每个可以与第二有源区域104的第三边界在第二方向上分隔开第二距离D2。即，例如，第二接触件282和第四接触件284可以与第二有源区域104在第二方向上分隔开相同或基本相同的距离。第一距离D1和第二距离D2可以相同、基本相同或者彼此不同。
在至少一些示例实施例中，因为第一有源区域102的第一边界和第二有源区域104的第三边界具有第一方向上的线性形状而没有弯曲，所以第一接触件281和第三接触件283可以在第一方向上彼此对齐，第二接触件282和第四接触件284可以在第一方向上彼此对齐。
第五接触件285可以形成在第三杂质区域223上，第六接触件286可以形成在第四杂质区域224上，第七接触件287可以形成在第七栅极结构157或第八栅极结构158上，第八接触件288可以形成在第五栅极结构155或第六栅极结构156上。第九接触件289可以形成在第十杂质区域230上，第十接触件290可以形成在第七杂质区域227上，第十一接触件291可以形成在第八杂质区域228上，第十二接触件292可以形成在第一杂质区域221上，第十三接触件293可以形成在第二杂质区域222上。
第十四接触件294可以形成在第二栅极结构152的位于隔离层110的第二部分上的部分上，第十五接触件295可以形成在第一栅极结构151的位于隔离层110的第三部分上的部分上。然而，发明构思可以不限于此，第十四接触件294也可以形成在第二栅极结构152的其它部分上，第五接触件295也可以形成在第一栅极结构151的其它部分上。00162
与图1和图2A一起参照图21至图24，第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312可以形成在第一绝缘中间层250上，并且可以接触第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294和第十五接触件295中的一些接触件的顶表面，以与其电连接。
第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312可以包括金属、金属氮化物、金属硅化物等，并且可以包括单层或多层。在至少一个示例实施例中，第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312中的每个可以包括金属图案以及覆盖金属图案的底部和侧壁的阻挡层图案。00164
第一下布线301可以接触第一接触件281和第四接触件284的顶表面。因为第一接触件281可以形成在第一栅极结构151的位于隔离层110的第一部分上的部分上，第四接触件284可以形成在第四栅极结构154的位于隔离层110的第一部分上的部分上，所以第一接触件281和第四接触件284在第一方向上或第二方向上可以不彼此相对。在至少一个示例实施例中，第一下布线301可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。
第二下布线302可以接触第二接触件282的顶表面，第三下布线303可以接触第三接触件283的顶表面。在至少一个示例实施例中，第二下布线302可以沿着第一方向延伸，第三下布线303可以沿着第二方向延伸。
第四下布线304可以共同接触第五接触件285的顶表面和第七接触件287的顶表面。在至少一个示例实施例中，第四下布线304可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。
第五下布线305可以接触第六接触件286的顶表面。在至少一个示例实施例中，第五下布线305可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。
第六下布线306可以共同接触第八接触件288的顶表面和第九接触件289的顶表面。在至少一个示例实施例中，第六下布线306可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。
第七下布线307可以接触第十接触件290的顶表面，第八下布线308可以接触第十一接触件291的顶表面。在至少一个示例实施例中，第七下布线307和第八下布线308中的每个可以沿着第一方向延伸，第七下布线307和第八下布线308中的每个的一部分可以沿着第二方向延伸，从而分别接触第十接触件290的顶表面和第十一接触件291的顶表面。
第九下布线309可以接触第十二接触件292的顶表面，第十下布线310可以接触第十三接触件293的顶表面。在至少一个示例实施例中，第九下布线309和第十下布线310中的每个可以沿着第一方向延伸。
第十一下布线311可以接触第十四接触件294的顶表面，第十二下布线312可以接触第十五接触件295的顶表面。在至少一个示例实施例中，第十一下布线311和第十二下布线312中的每个可以沿着第一方向延伸。
与图1和图2A一起参照图29至图32，第二绝缘中间层320可以形成在第一绝缘中间层250上，并且可以覆盖第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311、第十二下布线312。第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348中的每个可以穿过第二绝缘中间层320形成，并且可以形成在第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311、第十二下布线312中的一些上，以与其电连接。
第二绝缘中间层320可以包括氧化物，例如，氧化硅，第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348可以包括掺杂的多晶硅、金属、金属氮化物、金属硅化物等。
第一通孔341可以接触第二下布线302的顶表面，第二通孔342可以接触第三下布线303的顶表面，第三通孔343可以接触第四下布线304的顶表面，第四通孔344可以接触第五下布线305的顶表面。第五通孔345可以接触第九下布线309的顶表面，第六通孔346可以接触第十下布线310的顶表面，第七通孔347可以接触第十一下布线311的顶表面，第八通孔348可以接触第十二下布线312的顶表面。
与图1和图2A一起参照图33至图38，第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355可以形成在第二绝缘中间层320上，并且可以接触第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348中的一些的顶表面，以与其电连接。
第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355可以包括金属、金属氮化物、金属硅化物等，并且可以包括单层或多层。在至少一个示例实施例中，第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355中的每个可以包括金属图案和覆盖金属图案的底部和侧壁的阻挡层图案。
第一上布线351可以共同接触第一通孔341的顶表面和第二通孔342的顶表面。在至少一个示例实施例中，第一上布线351可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。
第二上布线352可以共同接触第三通孔343的顶表面和第四通孔344的顶表面。在至少一个示例实施例中，第二上布线352可以包括沿着第二方向延伸的部分。
第三上布线353可以共同接触第五通孔345的顶表面和第六通孔346的顶表面。在至少一个示例实施例中，第三上布线353可以包括沿着第二方向延伸的部分。
第四上布线354可以接触第七通孔347的顶表面，第五上布线355可以接触第八通孔348的顶表面。在至少一个示例实施例中，第四上布线354和第五上布线355中的每个可以沿着第一方向延伸。
如上所示，半导体集成电路可以包括栅极结构151、152、153、154、155、156、157、158、190和195、杂质区域221、222、223、224、225、226、227、228、229、230、241、242、245和246、接触件281、282、283、284、285、286、287、288、289、290、291、292、293、294和295、下布线301、302、303、304、305、306、307、308、309、310、311和312、通孔341、342、343、344、345、346、347和348、以及上布线351、352、353、354和355，上面元件中的至少一些可以彼此电连接，从而形成图1中示出的等效电路。
半导体集成电路可以包括可以经由接触件、下布线、通孔和/或上布线彼此交叉耦合的PMOS栅极和NMOS栅极，因此，可以采用稍微增加面积、最小地增加面积或不增加面积的方式来实施具有彼此交叉耦合的PMOS和NMOS栅极的电路，例如，时钟锁存电路。
在至少一些示例实施例中，第一栅极结构151与第一杂质区域221和第三杂质区域223可以形成传输栅的PMOS晶体管，第二栅极结构152与第二杂质区域222和第四杂质区域224可以形成传输栅的NMOS晶体管。
因此，作为传输栅的源区/漏区的第一杂质区域221和第二杂质区域222可以通过第十二接触件292和第十三接触件293、第九下布线309和第十下布线310、第五通孔345和第六通孔346以及第三上布线353彼此电连接。因此，作为传输栅的源区/漏区的第三杂质区域223和第四杂质区域224可以通过第五接触件285和第六接触件286、第四下布线304和第五下布线305、第三通孔343和第四通孔344以及第二上布线352彼此电连接。
可以被共同地施以第一信号(例如，nclock信号)的第二栅极结构152和第三栅极结构153可以通过第二接触件282、第三接触件283、第二下布线302、第三下布线303、第一通孔341、第二通孔342以及第一上布线351彼此电连接，并且可以通过第十四接触件294、第十一下布线311和第七通孔347电连接到第四上布线354。
可以被共同地施以第二信号(例如，bclock信号)的第一栅极结构151和第四栅极结构154可以通过第一接触件281、第四接触件284和第一下布线301彼此电连接，并且可以通过第十五接触件295、第十二下布线312和第八通孔348电连接到第五上布线355。
包括第五栅极结构155(其可以与第三栅极结构153共享作为源区/漏区的第五杂质区域225)的PMOS晶体管可以包括作为另一源区/漏区的第七杂质区域227，并可以向其施加漏极供电电压VDD。即，施加漏极供电电压VDD的第七下布线307可以通过第十接触件290电连接到第七杂质区域227。
此外，包括第六栅极结构156(其可以与第四栅极结构154共享作为源区/漏区的第六杂质区域226)的NMOS晶体管可以包括作为可以接地的另一源区/漏区的第八杂质区域228。即，例如，对元件施加源极供电电压VSS使得元件可以接地的第八下布线308可以通过第十一接触件291电连接到第八杂质区域228。
第七栅极结构157与第七杂质区域227和第九杂质区域229可以形成逆变器电路的PMOS晶体管，第八栅极结构158与第八杂质区域228和第十杂质区域230可以形成逆变器电路的NMOS晶体管。逆变器电路的输入端子可以电连接到第三杂质区域223和第四杂质区域224，逆变器电路的输出端子可以电连接到第五栅极结构155和第六栅极结构156。
更具体地讲，例如，逆变器电路的输入端子(例如，第七栅极结构157和第八栅极结构258)可以通过第五接触件285、第六接触件286、第七接触件287、第四下布线304、第五下布线305和第二上布线352电连接到第三杂质区域223和第四杂质区域224。另外，逆变器电路的输出端子(例如，第十杂质区域230)可以通过第八接触件288、第九接触件289和第六下布线306电连接到第五栅极结构155和第六栅极结构156。
用来实现在图1中示出的等效电路的元件的布局可以不限于图2A的布局。例如，即使图2A示出了通过接触件和下布线彼此电连接的元件，但是元件可以通过除此之外的通孔和上布线彼此电连接。另外，即使图2A示出了通过接触件、下布线、通孔和上布线彼此电连接的元件，但是所述元件中的一些可以仅通过接触件和下布线彼此电连接。
参照图2B，第二下布线302可以接触第二接触件282的顶表面，第三下布线303可以接触第三接触件283的上表面，但是第二下布线302和第三下布线303可以不沿着第一方向和第二方向延伸。即，例如，第二下布线302可以具有相对小、但足够的用于接触第二接触件282的面积，第一通孔341可以形成在第二下布线302的顶表面上，第三下布线303可以具有相对小、但足够的用于接触第三接触件283的面积，第二通孔342可以形成在第三下布线303的顶表面上。第一上布线351可以不与第一下布线301形成在同一平面上，因此可以在平面图中与第一下布线301叠置。在至少一个示例实施例中，第一上布线351可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分，并且可以共同接触第一通孔341的顶表面和第二通孔342的顶表面。
参照图2C，第二下布线302可以共同接触第二接触件282的顶表面和第三接触件283的顶表面，并且可以不接触第一下布线301。与图2A的情况不同，第二接触件282和第三接触件283可以不通过下布线、通孔和上布线彼此电连接，而是仅通过下布线彼此电连接。因此，在至少一个示例实施例中，第二下布线302可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分，并且可以共同接触第二接触件282的顶表面和第三接触件283的顶表面。然而，第二接触件282和第三接触件283可以仅通过第二下布线302彼此电连接，因此，可以不形成第三下布线303、第一通孔341、第二通孔342和第一上布线351。
到目前为止，已经示出了可以作为具有彼此交叉耦合的PMOS晶体管和NMOS晶体管的栅极结构的电路的时钟锁存电路的布局，然而，发明构思可以不限于此。相反，发明构思可以包括具有可以彼此交叉耦合的PMOS晶体管和NMOS晶体管的栅极结构的任何电路。
图4至图6是示出根据其它示例实施例的在图1中示出的区域X的布局的平面图。图1中示出的等效电路可以通过图4至图6中示出的电路的布局来实施，除了一些接触的位置和有源区域的形状以及相应的下布线和上布线之外，图4至图6中示出的电路可以与图2A中示出的电路基本相同或者相似。因此，相同的标号表示相同的元件，为了简要，下面可以省略对其的详细描述。
参照图4，半导体集成电路可以包括第五有源区域106、第六有源区域108、第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190、第十栅极结构195、第十六接触件401、第十七接触件402、第十八接触件403、第十九接触件404、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294、第十五接触件295、第十三下布线411、第十四下布线412、第十五下布线413、第十六下布线414、第十七下布线415、第十八下布线416、第十九下布线417、第二十下布线418、第二十一下布线419、第二十二下布线420、第二十三下布线421、第二十四下布线422、第九通孔431、第十通孔432、第十一通孔433、第十二通孔434、第十三通孔435、第十四通孔436、第十五通孔437、第十六通孔438、第六上布线441、第七上布线442、第八上布线443、第九上布线444和第十上布线445。
第五有源区域106和第六有源区域108中的每个可以沿着第一方向延伸，并且第五有源区域106和第六有源区域108可以在第二方向上彼此分隔开。第五有源区域106和第六有源区域108中的每个的至少部分可以分别用p型杂质和n型杂质掺杂。
在至少一些示例实施例中，第五有源区域106的其上形成有第一栅极结构151的部分的沿着第二方向的宽度可以大于第五有源区域106的其上形成有第三栅极结构153的部分的宽度。因此，图4示出了第五有源区域106的其上形成有第一栅极结构151和第九栅极结构190的部分的宽度大于第五有源区域106的其上形成有第三栅极结构153、第五栅极结构155、第七栅极结构157和第十栅极结构195的部分的宽度。另外，第六有源区域108的其上形成有第二栅极结构152的部分的沿着第二方向的宽度可以大于第六有源区域108的其上形成有第四栅极结构154的部分的宽度。因此，图4示出了第六有源区域108的其上形成有第二栅极结构152和第九栅极结构190的部分的宽度大于第六有源区域108的其上形成有第四栅极结构154、第六栅极结构156、第八栅极结构158和第十栅极结构195的部分的宽度。
第五有源区域106可以具有与隔离层110的第一部分相邻的第一边界以及在第二方向上与第一边界相对的第二边界。在至少一些示例实施例中，第二边界可以具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)。另外，第六有源区域108可以具有与隔离层110的第一部分相邻的第三边界以及在第二方向上与第三边界相对的第四边界。在至少一些示例实施例中，第四边界可以具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)。
第十六接触件401可以形成在第一栅极结构151的位于隔离层110的第三部分上的部分上，第十八接触件403可以形成在第三栅极结构153的位于隔离层110的第三部分上的部分上。在至少一些示例实施例中，第十六接触件401和第十八接触件403中的每个可以与第五有源区域106的第二边界在第二方向上分隔开第三距离D3。即，例如，第十六接触件401和第十八接触件403可以在第二方向上与第五有源区域106分隔开相同或基本相同的距离。另外，第十七接触件402和第十九接触件404中的每个可以与第六有源区域108的第四边界在第二方向上分隔开第四距离D4。即，例如，第十七接触件402和第十九接触件404可以与第六有源区域108在第二方向上分隔开相同或基本相同的距离。第三距离D3和第四距离D4可以相同、基本相同或者彼此不同。
在至少一些示例实施例中，因为第五有源区域106的第二边界和第六有源区域108的第四边界具有第一方向上的线性形状(例如，更加均匀，没有弯曲)，所以第十六接触件401和第十八接触件403可以在第一方向上彼此对齐，第十七接触件402和第十九接触件404可以在第一方向上彼此对齐。
第十三下布线411、第十四下布线412、第十五下布线413、第十六下布线414、第十七下布线415、第十八下布线416、第十九下布线417、第二十下布线418、第二十一下布线419、第二十二下布线420、第二十三下布线421和第二十四下布线422可以分别与图2A中示出的第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312对应，第九通孔431、第十通孔432、第十一通孔433、第十二通孔434、第十三通孔435、第十四通孔436、第十五通孔437和第十六通孔438可以分别与图2A中示出的第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348对应，第六上布线441、第七上布线442、第八上布线443、第九上布线444和第十上布线445可以分别与图2A中示出的第一上布线351、第二上布线352、第三上布线353、第四上布线354、第五上布线355对应。即，例如，根据第一接触件281、第二接触件282、第三接触件283和第四接触件284的位置变化，可以形成在第一接触件281、第二接触件282、第三接触件283和第四接触件284上或上方的第十三下布线411、第十四下布线412、第十五下布线413、第十六下布线414、第十七下布线415、第十八下布线416、第十九下布线417、第二十下布线418、第二十一下布线419、第二十二下布线420、第二十三下布线421、第二十四下布线422、第九通孔431、第十通孔432、第十一通孔433、第十二通孔434、第十三通孔435、第十四通孔436、第十五通孔437、第十六通孔438以及第六上布线441、第七上布线442、第八上布线443、第九上布线444和第十上布线445的形状可以部分地改变。
参照图5，半导体集成电路可以包括第一有源区域102和第六有源区域108、第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190、第十栅极结构195、第二十接触件451、第二十一接触件452、第二十三接触件453、第二十二接触件454、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294、第十五接触件295、第二十五下布线461、第二十六下布线462、第二十七下布线463、第二十八下布线464、第二十九下布线465、第三十下布线466、第三十一下布线467、第三十二下布线468、第三十三下布线469、第三十四下布线470、第三十五下布线471、第三十六下布线472、第十七通孔481、第十八通孔482、第十九通孔483、第二十通孔484、第二十一通孔485、第二十二通孔486、第二十三通孔487、第二十四通孔488、第十一上布线491、第十二上布线492、第十三上布线493、第十四上布线494和第十五上布线495。
第二十接触件451可以形成在第一栅极结构151的位于隔离层110的第一部分上的部分上，第二十二接触件453可以形成在第三栅极结构153的位于隔离层110的第一部分上的部分上。在至少一些示例实施例中，第二十接触件451和第二十二接触件453中的每个可以与第一有源区域102的第一边界在第二方向上分隔开第一距离D1。第二十一接触件452可以形成在第二栅极结构152的位于隔离层110的第二部分上的部分上，第二十三接触件454可以形成在第四栅极结构154的位于隔离层110的第二部分上的部分上。在至少一些示例实施例中，第二十一接触件452和第二十三接触件454中的每个可以与第六有源区域108的第四边界在第二方向上分隔开第一距离D4。
在至少一些示例实施例中，因为第一有源区域102的第一边界和第六有源区域108的第四边界具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)，所以第二十接触件451和第二十二接触件453可以在第一方向上彼此对齐，第二十一接触件452和第二十三接触件454可以在第一方向上彼此对齐。
第二十五下布线461、第二十六下布线462、第二十七下布线463、第二十八下布线464、第二十九下布线465、第三十下布线466、第三十一下布线467、第三十二下布线468、第三十三下布线469、第三十四下布线470、第三十五下布线471和第三十六下布线472可以分别与图2A中示出的第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312对应，第十七通孔481、第十八通孔482、第十九通孔483、第二十通孔484、第二十一通孔485、第二十二通孔486、第二十三通孔487和第二十四通孔488可以分别与图2A中示出的第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348对应，第六上布线441、第七上布线442、第八上布线443、第九上布线444和第十上布线445可以分别与图2A中示出的第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355对应。
参照图6，半导体集成电路可以包括第五有源区域106和第二有源区域104、第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190、第十栅极结构195、第二十四接触件501、第二十五接触件502、第二十六接触件503、第二十七接触件504、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294、第十五接触件295、第三十七下布线511、第三十八下布线512、第三十九下布线513、第四十下布线514、第四十一下布线515、第四十二下布线516、第四十三下布线517、第四十四下布线518、第四十五下布线519、第四十六下布线520、第四十七下布线521、第四十八下布线522、第二十五通孔531、第二十六通孔532、第二十七通孔533、第二十八通孔534、第二十九通孔535、第三十通孔536、第三十一通孔537、第三十八通孔538、第十六上布线541、第十七上布线542、第十八上布线543、第十九上布线544和第二十上布线545。
第二十四接触件501可以形成在第一栅极结构151的位于隔离层110的第三部分上的部分上，第二十六接触件503可以形成在第三栅极结构153的位于隔离层110的第三部分上的部分上。在至少一些示例实施例中，第二十四接触件501和第二十六接触件503中的每个可以与第五有源区域106的第二边界在第二方向上分隔开第一距离D3。第二十五接触件502可以形成在第二栅极结构152的位于隔离层110的第一部分上的部分上，第二十七接触件504可以形成在第四栅极结构154的位于隔离层110的第一部分上的部分上。在至少一些示例实施例中，第二十五接触件502和第二十七接触件504中的每个可以与第二有源区域104的第三边界在第二方向上分隔开第二距离D2。
在至少一些示例实施例中，因为第五有源区域106的第二边界和第二有源区域104的第三边界具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)，所以第二十四接触件501和第二十六接触件503可以在第一方向上彼此对齐，第二十五接触件502和第二十七接触件504可以在第一方向上彼此对齐。
第三十七下布线511、第三十八下布线512、第三十九下布线513、第四十下布线514、第四十一下布线515、第四十二下布线516、第四十三下布线517、第四十四下布线518、第四十五下布线519、第四十六下布线520、第四十七下布线521和第四十八下布线522可以分别与图2A中示出的第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312对应，第二十五通孔531、第二十六通孔532、第二十七通孔533、第二十八通孔534、第二十九通孔535、第三十通孔536、第三十一通孔537和第三十八通孔538可以分别与图2A中示出的第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348对应，第十六上布线541、第十七上布线542、第十八上布线543、第十九上布线544和第二十上布线545可以分别与图2A中示出的第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355对应。
图7至图38是示出根据示例实施例的制造半导体集成电路的方法的步骤的平面图和剖视图。更具体地讲，图7、图9、图12、图15、图18、图21、图25、图29和图33是平面图，图8、图10、图11、图13、图14、图16、图17、图19、图20、图22、图23、图24、图26、图27、图28、图30、图31、图32、图34、图35、图36、图37、图38是剖视图。图8、图10、图16、图19、图22和图34是沿着对应平面图的线A-A′截取的剖视图，图11、图13、图17、图20、图23、图26、图30和图35是沿着对应平面图的线B-B′截取的剖视图，图14、图27、图31和图36是沿着对应平面图的线C-C′截取的剖视图，图24、图28、图32和图37是沿着对应平面图的线D-D′截取的剖视图，图38是沿着对应平面图的线E-E′截取的剖视图。
参照图7和图8，基底100的上部可以被部分蚀刻，以形成沟槽(未示出)，并可以形成隔离层110来填充沟槽。
在至少一些示例实施例中，可以通过在基底100上形成绝缘层来充分地填充沟槽并且将绝缘层平坦化直到基底100的顶表面可以被暴露来形成隔离层110。绝缘层可以形成为包括诸如氧化硅的氧化物。
因为隔离层110可以形成在基底100上，所以可以在基底100中限定其顶表面可以被隔离层110覆盖的场区域以及其顶表面可以不被隔离层110覆盖的第一有源区域102和第二有源区域104。
在至少一些示例实施例中，第一有源区域102和第二有源区域104中的每个可以沿着与基底100的顶表面平行或基本平行的第一方向延伸，第一有源区域102和第二有源区域104可以在与基底100的顶表面平行或基本平行并且与第一方向垂直或基本垂直的第二方向彼此分隔开。
在至少一些示例实施例中，第一有源区域102和第二有源区域104中的每个在第二方向上的宽度可以形成为沿着第一方向不同。然而，发明构思不限于此，第一有源区域102和第二有源区域104中的每个在第二方向上的宽度可以形成为沿着第一方向不变。
隔离层110可以包括位于第一有源区域102和第二有源区域104之间的第一部分、相对于第二有源区域104在第二方向上与隔离层110的第一部分相对的第二部分以及相对于第一有源区域102在第二方向上与隔离层110的第一部分相对的第三部分。
第一有源区域102可以具有与隔离层110的第一部分相邻的第一边界以及与隔离层110的第三部分相邻的第二边界。在至少一些示例实施例中，第一边界可以具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)。另外，第二有源区域104可以具有与隔离层110的第一部分相邻的第三边界以及与隔离层110的第一部分相邻的第四边界。在至少一些示例实施例中，第三边界可以具有在第一方向上的线性形状(例如，更加均匀，没有弯曲)。
参照图9至图11，栅极绝缘层、栅极电极层和栅极掩模可以顺序形成在基底100的第一有源区域102和第二有源区域104以及隔离层110上，并且可以被图案化以形成第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195。
栅极绝缘层可以形成为包括诸如氧化硅的氧化物，栅极电极层可以形成为包括诸如掺杂的多晶硅、金属、金属氮化物等，栅极掩模层可以形成为包括诸如氮化硅的氮化物。
在至少一个示例实施例中，可以通过热氧化工艺在基底100的上部上形成栅极绝缘层，在这种情况下，可以仅在第一有源区域102和第二有源区域104上形成栅极绝缘层。可选地，可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等来形成栅极绝缘层，在这种情况下，可以不仅在第一有源区域102和第二有源区域104上形成栅极绝缘层，而且可以在隔离层110上形成栅极绝缘层。
第一栅极结构151、第三栅极结构153、第五栅极结构155和第七栅极结构157中的每个可以在第一有源区域102以及隔离层110的与第一有源区域102相邻的部分上沿着第二方向延伸，第一栅极结构151、第三栅极结构153、第五栅极结构155和第七栅极结构157可以形成为在第一方向上彼此分隔开。另外，第二栅极结构152、第四栅极结构154、第六栅极结构156和第八栅极结构158中的每个可以在第二有源区域104以及隔离层110的与第二有源区域104相邻的部分上沿着第二方向延伸，第二栅极结构152、第四栅极结构154、第六栅极结构156和第八栅极结构158可以形成为沿着第一方向彼此分隔开。
第一栅极结构151和第二栅极结构152可以在第二方向上彼此分隔开并且可以彼此面对，第三栅极结构153和第四栅极结构154可以在第二方向上彼此分隔开并且可以彼此面对。第五栅极结构155和第六栅极结构156可以在第二方向上彼此面对，并且可以在隔离层110的第一部分上彼此接触。第七栅极结构157和第八栅极结构158可以在第二方向上彼此面对，并且可以在隔离层110的第一部分上彼此接触。
第九栅极结构190可以在第一有源区域102和第二有源区域104以及隔离层110上沿着第二方向延伸，并且可以在第一方向上与第一栅极结构151和第二栅极结构152彼此分隔开。此外，第十栅极结构195可以在第一有源区域102和第二有源区域104以及隔离层110上沿着第二方向延伸，并且可以在第一方向上与第七栅极结构157和第八栅极结构158分隔开。
第一栅极结构151可以包括顺序堆叠的第一栅极绝缘层图案121、第一栅极电极131和第一栅极掩模141，第二栅极结构152可以包括顺序堆叠的第二栅极绝缘层图案122、第二栅极电极132和第二栅极掩模142，第三栅极结构153可以包括顺序堆叠的第三栅极绝缘层图案123、第三栅极电极133和第三栅极掩模143，第四栅极结构154可以包括顺序堆叠的第四栅极绝缘层图案124、第四栅极电极134和第四栅极掩模144，第五栅极结构155可以包括顺序堆叠的第五栅极绝缘层图案125、第五栅极电极135和第五栅极掩模145，第六栅极结构156可以包括顺序堆叠的第六栅极绝缘层图案126、第六栅极电极136和第六栅极掩模146，第七栅极结构157可以包括顺序堆叠的第七栅极绝缘层图案127、第七栅极电极137和第七栅极掩模147，第八栅极结构158可以包括顺序堆叠的第八栅极绝缘层图案128、第八栅极电极138和第八栅极掩模148，第九栅极结构190可以包括顺序堆叠的第九栅极绝缘层图案160、第九栅极电极170和第九栅极掩模180，第十栅极结构195可以包括顺序堆叠的第十栅极绝缘层图案165、第十栅极电极175和第十栅极掩模185。
参照图12至图14，可以在基底10和隔离层110上形成分隔件层，以覆盖第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195，可以各向异性地蚀刻分隔件层，以在对应的第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195的沿着第一方向的相对侧壁上形成第一分隔件201、第二分隔件202、第三分隔件203、第四分隔件204、第五分隔件205、第六分隔件206、第七分隔件207、第八分隔件208、第九分隔件210和第十分隔件215。
分隔件层可以形成为包括诸如氮化硅、氧碳氮化硅的氮化物。
在下文中，为了便于解释，在平面图中将不示出第一分隔件201、第二分隔件202、第三分隔件203、第四分隔件204、第五分隔件205、第六分隔件206、第七分隔件207、第八分隔件208、第九分隔件210和第十分隔件215。
第一有源区域102和第二有源区域104的没有被栅极结构151、152、153、154、155、156、157、158、190和195覆盖的上部可以用杂质掺杂，以形成第一杂质区域221、第二杂质区域222、第三杂质区域223、第四杂质区域224、第五杂质区域225、第六杂质区域226、第七杂质区域227、第八杂质区域228、第九杂质区域229、第十杂质区域230、第十一杂质区域241、第十二杂质区域242、第十三杂质区域245和第十四杂质区域246。
在至少一些示例实施例中，在形成覆盖第二有源区域104的第一掩模(未示出)之后，可以利用第一掩模以及第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195作为离子注入掩模来执行离子注入工艺，以在第一有源区域102的上部处在第九栅极结构190、第一栅极结构151、第三栅极结构153、第五栅极结构155、第七栅极结构157和第十栅极结构195之间形成用p型杂质掺杂的第一杂质区域221、第三杂质区域223、第五杂质区域225、第七杂质区域227和第九杂质区域229，以及在第一有源区域102的上部处在第九栅极结构190和第十栅极结构195的外部形成用p型杂质掺杂的第十一杂质区域241和第十三杂质区域245。
在去除第一掩模之后，在形成覆盖第一有源区域102的第二掩模(未示出)之后，可以利用第二掩模以及栅极结构151、152、153、154、155、156、157、158、190和195作为离子注入掩模来执行离子注入工艺，以在第二有源区域104的上部处在第九栅极结构190、第二栅极结构152、第四栅极结构154、第六栅极结构156、第八栅极结构158和第十栅极结构195之间形成用n型杂质掺杂的第二杂质区域222、第四杂质区域224、第六杂质区域226、第八杂质区域228和第十杂质区域230，以及在第二有源区域104的上部处在第九栅极结构190和第十栅极结构195的外部形成用n型杂质掺杂的第十二杂质区域242和第十四杂质区域246。
第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195中的每个与第一杂质区域221、第二杂质区域222、第三杂质区域223、第四杂质区域224、第五杂质区域225、第六杂质区域226、第七杂质区域227、第八杂质区域228、第九杂质区域229、第十杂质区域230、第十一杂质区域241、第十二杂质区域242、第十三杂质区域245和第十四杂质区域246中的一些可以形成PMOS晶体管或NMOS晶体管。
参照图15至图17，可以在基底100和隔离层110上形成第一绝缘中间层250以充分覆盖晶体管，可以部分地蚀刻第一绝缘中间层250以形成分别暴露第一栅极结构151、第二栅极结构152、第三栅极结构153、第四栅极结构154、第五栅极结构155、第六栅极结构156、第七栅极结构157、第八栅极结构158、第九栅极结构190和第十栅极结构195的第一栅极电极131、第二栅极电极132、第三栅极电极133、第四栅极电极134、第五栅极电极135、第六栅极电极136、第七栅极电极137、第八栅极电极138、第九栅极电极170和第十栅极电极175中的顶表面的一些部分或者第一杂质区域221、第二杂质区域222、第三杂质区域223、第四杂质区域224、第五杂质区域225、第六杂质区域226、第七杂质区域227、第八杂质区域228、第九杂质区域229、第十杂质区域230、第十一杂质区域241、第十二杂质区域242、第十三杂质区域245和第十四杂质区域246的顶表面的一些部分的第一开口261、第二开口262、第三开口263、第四开口264、第五开口265、第六开口266、第七开口267、第八开口268、第九开口269、第十开口270、第十一开口271、第十二开口272、第十三开口273、第十四开口274和第十五开口275。
第一绝缘中间层250可以形成为包括诸如氧化硅的氧化物。
更具体地讲，例如，第一开口261、第二开口262、第三开口263和第四开口264可以分别暴露第一栅极电极131、第二栅极电极132、第三栅极电极133和第四栅极电极134的位于隔离层110的第一部分上的顶表面。在至少一些示例实施例中，第一开口261和第三开口263中的每个可以与第一有源区域102的第一边界分隔开第一距离D1，第二开口262和第四开口264中的每个可以与第二有源区域104的第三边界分隔开第二距离D2。
第五开口265和第六开口266可以分别暴露第三杂质区域223和第四杂质区域224的顶表面，第七开口267可以暴露第七栅极电极137或第八栅极电极138的顶表面，第八开口268可以暴露第五栅极电极135或第六栅极电极136的顶表面。
第九开口269、第十开口270、第十一开口271、第十二开口272和第十三开口273可以分别暴露第十杂质区域230、第七杂质区域227、第八杂质区域228、第一杂质区域221和第二杂质区域222的顶表面，第十四开口274和第十五开口275可以分别暴露第二栅极电极132和第一栅极电极131的顶表面。
参照图18至图20，在第一绝缘中间层250上形成第一导电层以填充第一开口261、第二开口262、第三开口263、第四开口264、第五开口265、第六开口266、第七开口267、第八开口268、第九开口269、第十开口270、第十一开口271、第十二开口272、第十三开口273、第十四开口274和第十五开口275之后，可以将第一导电层平坦化直到第一绝缘中间层250的顶表面可以被暴露，以形成分别填充第一开口261、第二开口262、第三开口263、第四开口264、第五开口265、第六开口266、第七开口267、第八开口268、第九开口269、第十开口270、第十一开口271、第十二开口272、第十三开口273、第十四开口274和第十五开口275的第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294和第十五接触件295。
第一导电层可以形成为包括诸如掺杂的多晶硅、金属、金属氮化物和/或金属硅化物。
参照图21至图24，可以在第一绝缘中间层250以及第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294和第十五接触件295上形成第二导电层，并且可以将第二导电层图案化，以形成第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312。第二导电层可以形成为包括诸如金属、金属氮化物和/或金属硅化物。
可选地，可以通过镶嵌(damascence)工艺来形成第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312。
更具体地讲，例如，可以在第一绝缘中间层250以及第一接触件281、第二接触件282、第三接触件283、第四接触件284、第五接触件285、第六接触件286、第七接触件287、第八接触件288、第九接触件289、第十接触件290、第十一接触件291、第十二接触件292、第十三接触件293、第十四接触件294和第十五接触件295上形成绝缘中间层(未示出)，并且可以部分地蚀刻绝缘中间层，以形成沟槽(未示出)。可以在绝缘中间层上形成第二导电层，以充分填充沟槽，并可以将第二导电层平坦化直到绝缘中间层的顶表面可以被暴露，以形成第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312。在这种情况下，在形成第二导电层之前，可以形成阻挡层(未示出)，因此下布线可以形成为包括顺序堆叠的阻挡层图案(未示出)和导电图案(未示出)。
接下来也可以通过镶嵌工艺形成上布线，然而，为了便于解释，将仅示出通过图案化工艺形成上布线的方法。
第一下布线301可以接触第一接触件281和第四接触件284的顶表面，并且可以包括在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。第二下布线302和第三下布线302可以分别接触第二接触件282和第三接触件283的顶表面。第二下布线302可以沿着第一方向延伸，第三下布线303可以沿着第二方向延伸。
第四下布线304可以共同接触第五接触件285的顶表面和第七接触件287的顶表面，并且可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。第五下布线305可以接触第六接触件286的顶表面，并且可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。第六下布线306可以共同接触第八接触件288的顶表面和第九接触件289的顶表面，并且可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。
第七下布线307可以接触第十接触件290的顶表面，第八下布线308可以接触第十一接触件291的顶表面，第七下布线307和第八下布线308中的每个可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。第九下布线309可以接触第十二接触件292的顶表面，第十下布线310可以接触第十三接触件293的顶表面，第九下布线309和第十下布线310中的每个可以沿着第一方向延伸。第十一下布线311可以接触第十四接触件294的顶表面，第十二下布线312可以接触第十五接触件295的顶表面，第十一下布线311和第十二下布线312中的每个可以沿着第一方向延伸。
如果第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312仅是形成为接触对应的接触件，则第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312的形状可以不限于图21至图24中示出的下布线的形状。
参照图25至图28，可以在第一绝缘中间层250以及第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312上形成第二绝缘中间层320，并且可以将第二绝缘中间层320部分地蚀刻以形成暴露第一下布线301、第二下布线302、第三下布线303、第四下布线304、第五下布线305、第六下布线306、第七下布线307、第八下布线308、第九下布线309、第十下布线310、第十一下布线311和第十二下布线312中的一些的顶表面的第十六开口331、第十七开口332、第十八开口333、第十九开口334、第二十开口335、第二十一开口336、第二十二开口337和第二十二开口338。
第二绝缘中间层320可以形成为包括诸如氧化硅的氧化物。
更具体地讲，例如，第十六开口331和第十七开口332可以分别暴露第二下布线302和第三下布线303的顶表面，第十八开口333和第十九开口334可以分别暴露第四下布线304和第五下布线305的顶表面。第二十开口335和第二十一开口336可以分别暴露第九下布线309和第十下布线310的顶表面，第二十二开口337和第二十三开口338可以分别暴露第十一下布线311和第十二下布线312的顶表面。
参照图29至图32，可以在第二绝缘中间层320上形成第三导电层，以填充第十六开口331、第十七开口332、第十八开口333、第十九开口334、第二十开口335、第二十一开口336、第二十二开口337和第二十二开口338，并且可以将第三导电层平坦化直到第二绝缘中间层320的顶表面可以被暴露，从而形成分别填充第十六开口331、第十七开口332、第十八开口333、第十九开口334、第二十开口335、第二十一开口336、第二十二开口337和第二十二开口338的第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348。第三导电层可以形成为包括诸如掺杂的多晶硅、金属、金属氮化物和/或金属硅化物。
参照图33至图38，可以在第二绝缘中间层320以及第一通孔341、第二通孔342、第三通孔343、第四通孔344、第五通孔345、第六通孔346、第七通孔347和第八通孔348上形成第四导电层，并且可以将第四导电层图案化，以形成第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355。第一导电层可以形成为包括诸如掺杂的多晶硅、金属、金属氮化物和/或金属硅化物。
第一上布线351可以共同接触第一通孔341的顶表面和第二通孔342的顶表面，并且可以包括沿着第一方向延伸的部分和沿着第二方向延伸的部分。第二上布线352可以共同接触第三通孔343的顶表面和第四通孔344的顶表面，并且可以包括沿着第二方向延伸的部分。第三上布线353可以共同接触第五通孔345的顶表面和第六通孔346的顶表面，并且可以沿着第二方向延伸。第四上布线354可以接触第七通孔347的顶表面，第五上布线355可以接触第八通孔348的顶表面，第四上布线354和第五上布线355中的每个可以沿着第一方向延伸。
如果只有第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355被形成为接触对应的通孔，则第一上布线351、第二上布线352、第三上布线353、第四上布线354和第五上布线355的形状可以不限于图33至图38所示的上布线的形状。
还可以在第二绝缘中间层320上形成保护层(未示出)，以覆盖上布线351、352、353、354和355，从而可以完成半导体集成电路。可选地，还可以形成其它通孔和上布线，以电连接到上布线351、352、353、354和355。
半导体集成电路和/或制造所述半导体集成电路的方法可以应用于具有交叉耦合的PMOS和NMOS栅极的任何电路，例如，可以应用于时钟锁存电路。因此，发明构思可以应用于包括时钟锁存电路的任何电路或者具有交叉耦合结构的其它电路。例如，半导体集成电路和/或制造所述半导体集成电路的方法可以应用于逻辑装置(例如，中央处理单元(CPU)、微处理器单元(MPU)、应用处理器(AP)等)、易失性存储装置(例如，静态随机存取存储(SRAM)装置、动态随机存取存储(DRAM)装置等)、或非易失性存储装置(例如，闪速存储装置、相变随机存取存储(PRAM)装置、磁阻随机存取存储(MRAM)装置、电阻随机存取存储(RRAM)装置等)。
上面的内容示出了示例实施例，但不应被理解为对其的限制。尽管已经描述了几个示例实施例，但是本领域技术人员将理解，在实质上没有脱离发明构思的新颖性教导和优点的情况下，对示例实施例进行多种修改是可能的。因此，所有这种修改意图被包括在如权利要求中限定的发明构思的范围内。在权利要求中，功能性条款意图覆盖在此描述的结构以及执行所述功能的不仅结构上的等效物也包括等效的结构。因此，应该理解，前面的内容示出了各种示例实施例，但是不应该被理解为局限于公开的特定示例实施例，对所公开的示例实施例的修改以及其它示例实施例意图包括在所附权利要求的范围内。

Claims (25)

1.一种半导体集成电路，所述半导体集成电路包括：
第一有源区域和第二有源区域，通过位于基底上的隔离层限定，第一有源区域和第二有源区域采用不同类型的杂质掺杂，第一有源区域和第二有源区域沿着第一方向延伸，第一有源区域和第二有源区域在第二方向上彼此分隔开，第二方向与第一方向基本垂直；
第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，其中，第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的在第一有源区域和第二有源区域之间的第一部分上，第一栅极结构和第三栅极结构沿着第二方向延伸，第一栅极结构和第三栅极结构在第一方向彼此分隔开，第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的第一部分上，第二栅极结构和第四栅极结构沿着第二方向延伸，第二栅极结构和第四栅极结构在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开；以及
第一接触件、第二接触件、第三接触件和第四接触件，第一接触件位于第一栅极结构的一部分上，第二接触件位于第二栅极结构的一部分上，第三接触件位于第三栅极结构的一部分上，第四接触件位于第四栅极结构的一部分上，其中，第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接，第一接触件和第三接触件在第二方向上与第一有源区域分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域分隔开基本相同的距离。
2.根据权利要求1所述的半导体集成电路，其中：
第一有源区域用p型杂质掺杂；以及
第二有源区域用n型杂质掺杂。
3.根据权利要求1所述的半导体集成电路，其中，第一接触件和第四接触件通过位于第一接触件和第四接触件上的第一下布线彼此电连接。
4.根据权利要求3所述的半导体集成电路，所述半导体集成电路还包括：
第二下布线，位于第二接触件上；
第三下布线，位于第三接触件上；
第一通孔，位于第二下布线上；
第二通孔，位于第三下布线上；以及
第一上布线，位于第一通孔和第二通孔两者上，其中，第二接触件和第三接触件通过第二下布线、第三下布线、第一通孔、第二通孔以及第一上布线彼此电连接。
5.根据权利要求1所述的半导体集成电路，所述半导体集成电路还包括第一杂质区域、第二杂质区域、第三杂质区域和第四杂质区域，其中：
第一杂质区域和第三杂质区域分别在第一栅极结构的相对侧处位于第一有源区域的上部处，第一杂质区域和第三杂质区域用第一导电类型的杂质掺杂，
第二杂质区域和第四杂质区域分别在第二栅极结构的相对侧处位于第二有源区域的上部处，第二杂质区域和第四杂质区域用第二导电类型的杂质掺杂。
6.根据权利要求5所述的半导体集成电路，所述半导体集成电路还包括：第五接触件和第六接触件，分别位于第一杂质区域和第二杂质区域上，第五接触件和第六接触件彼此电连接。
7.根据权利要求6所述的半导体集成电路，所述半导体集成电路还包括：
第一下布线，位于第五接触件上；
第二下布线，位于第六接触件上；
第一通孔，位于第一下布线上；
第二通孔，位于第二下布线上；以及
第一上布线，位于第一通孔和第二通孔两者上，其中，第五接触件和第六接触件通过第一下布线、第二下布线、第一通孔、第二通孔和第一上布线彼此电连接。
8.根据权利要求5所述的半导体集成电路，所述半导体集成电路还包括：第五接触件和第六接触件，分别位于第三杂质区域和第四杂质区域上，第五接触件和第六接触件彼此电连接。
9.根据权利要求8所述的半导体集成电路，所述半导体集成电路还包括：
第一下布线，位于第五接触件上；
第二下布线，位于第六接触件上；
第一通孔，位于第一下布线上；
第二通孔，位于第二下布线上；以及
第一上布线，位于第一通孔和第二通孔两者上，其中，第五接触件和第六接触件通过第一下布线、第二下布线、第一通孔、第二通孔和第一上布线彼此电连接。
10.根据权利要求1所述的半导体集成电路，所述半导体集成电路还包括：
第五栅极结构，位于第一有源区域以及隔离层的第一部分上，第五栅极结构沿着第二方向延伸并且在第一方向上与第三栅极结构分隔开；以及
第六栅极结构，位于第二有源区域以及隔离层的第一部分上，第六栅极结构沿着第二方向延伸并且在第一方向上与第四栅极结构分隔开，其中，第五栅极结构和第六栅极结构在隔离层的第一部分上彼此连接，第五栅极结构和第六栅极结构沿着第二方向延伸。
11.根据权利要求1所述的半导体集成电路，其中，第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构中的每个被构造为接收多个时钟信号中的时钟信号。
12.根据权利要求11所述的半导体集成电路，其中：
第二栅极结构和第三栅极结构被构造为接收多个时钟信号中的第一时钟信号；以及
第一栅极结构和第四栅极结构被构造为接收多个时钟信号中的第二时钟信号。
13.根据权利要求12所述的半导体集成电路，其中：
第二栅极结构在相对于第二有源区域沿着第二方向与隔离层的第一部分相对的隔离层的第二部分上延伸；以及
半导体集成电路还包括：第五接触件，位于第二栅极结构的位于隔离层的第二部分上的部分上；第一下布线，位于第五接触件上；第一通孔，位于第一下布线上；以及第一上布线，位于第一通孔上，第一上布线沿着第一方向延伸，第一上布线被构造为接收多个时钟信号中的第一时钟信号。
14.根据权利要求13所述的半导体集成电路，其中：
第一栅极结构在相对于第一有源区域沿着第二方向与隔离层的第一部分相对的第三部分上延伸，
半导体集成电路还包括：第六接触件，位于第一栅极结构的位于隔离层的第三部分上的部分上；第二下布线，位于第六接触件上；第二通孔，位于第二下布线上；以及第二上布线，位于第二通孔上，第二上布线沿着第一方向延伸，第二上布线被构造为接收多个时钟信号中的第二时钟信号。
15.一种半导体集成电路，所述半导体集成电路包括：
第一有源区域和第二有源区域，通过位于基底上的隔离层限定，第一有源区域和第二有源区域采用不同类型的杂质掺杂，第一有源区域和第二有源区域沿着第一方向延伸，第一有源区域和第二有源区域在第二方向上彼此分隔开，第二方向与第一方向基本垂直；
第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构，其中，第一栅极结构和第三栅极结构位于第一有源区域以及隔离层的与第一有源区域相邻的部分上，第一栅极结构和第三栅极结构沿着第二方向延伸，第一栅极结构和第三栅极结构在第一方向彼此分隔开，第二栅极结构和第四栅极结构位于第二有源区域以及隔离层的与第二有源区域相邻的部分上，第二栅极结构和第四栅极结构沿着第二方向延伸，第二栅极结构和第四栅极结构在第一方向上彼此分隔开，第二栅极结构在第二方向上与第一栅极结构面对并且分隔开，第四栅极结构在第二方向上与第三栅极结构面对并且分隔开；以及
第一接触件、第二接触件、第三接触件和第四接触件，第一接触件位于第一栅极结构的一部分上，第二接触件位于第二栅极结构的一部分上，第三接触件位于第三栅极结构的一部分上，第四接触件位于第四栅极结构的一部分上，其中，第一接触件和第四接触件彼此电连接，第二接触件和第三接触件彼此电连接，第一接触件和第三接触件在第二方向上与第一有源区域的边界分隔开基本相同的距离，第二接触件和第四接触件在第二方向上与第二有源区域的边界分隔开基本相同的距离。
16.根据权利要求15所述的半导体集成电路，其中：
第一有源区域，包括在第二方向上的第一边界和第二边界；
第二有源区域，包括在第二方向上的第三边界和第四边界；以及
第一边界和第三边界彼此面对。
17.根据权利要求15所述的半导体集成电路，其中，第一接触件和第四接触件通过位于第一接触件和第四接触件两者上的第一下布线彼此电连接。
18.根据权利要求15所述的半导体集成电路，所述半导体集成电路还包括：
第一杂质区域、第二杂质区域、第三杂质区域和第四杂质区域，其中，第一杂质区域和第三杂质区域分别在第一栅极结构的相对侧处位于第一有源区域的上部处，第一杂质区域和第三杂质区域用第一导电类型的杂质掺杂，第二杂质区域和第三杂质区域分别在第二栅极结构的相对侧处位于第二有源区域的上部处，第二杂质区域和第四杂质区域用第二导电类型的杂质掺杂。
19.根据权利要求15所述的半导体集成电路，所述半导体集成电路还包括：
第五栅极结构，位于第一有源区域和隔离层上，第五栅极结构沿着第二方向延伸并且在第一方向上与第三栅极结构分隔开；以及
第六栅极结构，位于第二有源区域和隔离层上，第六栅极结构沿着第二方向延伸并且在第一方向上与第四栅极结构分隔开，其中，第五栅极结构和第六栅极结构在隔离层的位于第一有源区域和第二有源区域之间的部分上彼此连接，第五栅极结构和第六栅极结构沿着第二方向延伸。
20.根据权利要求15所述的半导体集成电路，其中，第二栅极结构和第三栅极结构被构造为接收第一时钟信号；第一栅极结构和第四栅极结构被构造为接收第二时钟信号。
21.一种半导体集成电路，所述半导体集成电路包括：
逆变器电路；
传输电路，包括第一传输晶体管和第二传输晶体管，传输电路的输出端子耦合到逆变器电路的输入端子；
逻辑晶体管电路，与逆变器电路并联连接，逻辑晶体管电路包括在供电电压和地之间串联连接的多个逻辑晶体管；
第一接触件，连接在第一布线和第一传输晶体管的栅极结构之间；
第二接触件，连接在第一布线和所述多个逻辑晶体管中的第一逻辑晶体管的栅极结构之间；
第三接触件，连接在第二布线和第二传输晶体管的栅极结构之间；
第四接触件，连接在第二布线和所述多个逻辑晶体管中的第二逻辑晶体管的栅极结构之间，其中，第一接触件和第四接触件与第一传输晶体管的有源区域和所述多个逻辑晶体管中的第二逻辑晶体管分隔开第一距离，第二接触件和第三接触件与第二传输晶体管的有源区域和所述多个逻辑晶体管中的第一逻辑晶体管分隔开第二距离。
22.根据权利要求21所述的半导体集成电路，其中，第一距离和第二距离是相同的。
23.根据权利要求21所述的半导体集成电路，其中：
第一传输晶体管和所述多个逻辑晶体管中的第一逻辑晶体管被构造为接收第一时钟信号；
第二传输晶体管和所述多个逻辑晶体管中的第二逻辑晶体管被构造为接收第二时钟信号。
24.根据权利要求21所述的半导体集成电路，其中：
第一传输晶体管和所述多个逻辑晶体管中的第二逻辑晶体管为PMOS晶体管；
第二传输晶体管和所述多个逻辑晶体管中的第一逻辑晶体管为NMOS晶体管。
25.根据权利要求21所述的半导体集成电路，其中：
第一接触件和第四接触件与第一传输晶体管的有源区域的第一边界和所述多个逻辑晶体管中的第二逻辑晶体管分隔开第一距离，第一边界具有第一线性形状；
第二接触件和第三接触件，与第二传输晶体管的有源区域的第二边界和所述多个逻辑晶体管中的第一逻辑晶体管分隔开第二距离，第二边界具有第二线性形状。
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