JPH11214662A - 半導体装置 - Google Patents
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- JPH11214662A JPH11214662A JP10017014A JP1701498A JPH11214662A JP H11214662 A JPH11214662 A JP H11214662A JP 10017014 A JP10017014 A JP 10017014A JP 1701498 A JP1701498 A JP 1701498A JP H11214662 A JPH11214662 A JP H11214662A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
(57)【要約】
【課題】 動作速度が高く消費電力が低いゲートアレイ
型の半導体装置を得る。 【解決手段】 ＳＯＩ層にアレイ状に配列するベーシッ
クセルＢＣの各々に、ＰＭＯＳおよびＮＭＯＳトランジ
スタが、対称に形成されている。ボディ領域１１，１２
はソース・ドレイン層１、２を分断するように形成さ
れ、その上に、ゲート絶縁膜を挟んで、ゲート電極３，
４が形成されている。ゲート電極３，４の両端にはゲー
トコンタクト領域５〜８が連結され、ボディ領域１１，
１２の一端にはボディコンタクト領域９，１０が連結さ
れている。ボディコンタクト領域９，１０は、ゲート電
極３，４との間に、ゲートコンタクト領域５，７を挟む
ように配置される。ＳＯＩ型であるため、動作速度が高
く、消費電力が低い。ボディコンタクト領域９，１０と
ゲートコンタクト領域５，７の位置関係から、トランジ
スタをゲート制御型、ゲート固定型のいずれに設定する
ことも自在である。
型の半導体装置を得る。 【解決手段】 ＳＯＩ層にアレイ状に配列するベーシッ
クセルＢＣの各々に、ＰＭＯＳおよびＮＭＯＳトランジ
スタが、対称に形成されている。ボディ領域１１，１２
はソース・ドレイン層１、２を分断するように形成さ
れ、その上に、ゲート絶縁膜を挟んで、ゲート電極３，
４が形成されている。ゲート電極３，４の両端にはゲー
トコンタクト領域５〜８が連結され、ボディ領域１１，
１２の一端にはボディコンタクト領域９，１０が連結さ
れている。ボディコンタクト領域９，１０は、ゲート電
極３，４との間に、ゲートコンタクト領域５，７を挟む
ように配置される。ＳＯＩ型であるため、動作速度が高
く、消費電力が低い。ボディコンタクト領域９，１０と
ゲートコンタクト領域５，７の位置関係から、トランジ
スタをゲート制御型、ゲート固定型のいずれに設定する
ことも自在である。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体層にＭＯ
Ｓトランジスタがアレイ状に配置されたゲートアレイ型
の半導体装置に関する。
Ｓトランジスタがアレイ状に配置されたゲートアレイ型
の半導体装置に関する。
【０００２】
【従来の技術】ゲートアレイ型の半導体装置は、短い開
発期間でＬＳＩを作製することが可能な技術として、幅
広く用いられている。このゲートアレイ型の半導体装置
は、アレイ状に配置されたＭＯＳトランジスタ（通常に
おいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
の対）の各々を構成する半導体領域とゲート電極を形成
する工程（「マスタ工程」と称される）を実施すること
によって、中間段階の半導体装置としてあらかじめ形成
される。
発期間でＬＳＩを作製することが可能な技術として、幅
広く用いられている。このゲートアレイ型の半導体装置
は、アレイ状に配置されたＭＯＳトランジスタ（通常に
おいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
の対）の各々を構成する半導体領域とゲート電極を形成
する工程（「マスタ工程」と称される）を実施すること
によって、中間段階の半導体装置としてあらかじめ形成
される。
【０００３】この段階における各素子、すなわち各ＭＯ
Ｓトランジスタ（ＰＭＯＳ，ＮＭＯＳトランジスタの対
が形成されるときには、それらの対でもよい）は、ベー
シックセルと称される。その後、この半導体装置は、ユ
ーザの注文に応じて、各ベーシックセルの上に、コンタ
クトホールやビアホールを形成し、配線パターンを形成
する工程（「スライス工程」と称される）を実施するこ
とによって、注文に即した機能を有するＬＳＩとして作
製される。スライス工程を通じて、各ベーシックセルの
上に形成されるコンタクトホール、配線パターン等の要
素は、マクロセルと称される。
Ｓトランジスタ（ＰＭＯＳ，ＮＭＯＳトランジスタの対
が形成されるときには、それらの対でもよい）は、ベー
シックセルと称される。その後、この半導体装置は、ユ
ーザの注文に応じて、各ベーシックセルの上に、コンタ
クトホールやビアホールを形成し、配線パターンを形成
する工程（「スライス工程」と称される）を実施するこ
とによって、注文に即した機能を有するＬＳＩとして作
製される。スライス工程を通じて、各ベーシックセルの
上に形成されるコンタクトホール、配線パターン等の要
素は、マクロセルと称される。
【０００４】このようにゲートアレイ技術では、マスタ
工程を通じて、様々なＬＳＩの製造に共通に供される中
間段階の半導体装置が、あらかじめ準備されるので、す
べての工程がユーザの注文に応じて実施されるフルカス
タム技術に比べて、短い開発期間で、ユーザが所望する
様々のＬＳＩを製造することが可能であるという利点が
ある。
工程を通じて、様々なＬＳＩの製造に共通に供される中
間段階の半導体装置が、あらかじめ準備されるので、す
べての工程がユーザの注文に応じて実施されるフルカス
タム技術に比べて、短い開発期間で、ユーザが所望する
様々のＬＳＩを製造することが可能であるという利点が
ある。
【０００５】
【発明が解決しようとする課題】ところで、埋め込み絶
縁層（通常において、酸化物で構成される）の表面上に
積層する半導体層（ＳＯＩ(Semiconductor On Insulato
r)層）に形成されたＭＯＳトランジスタは、バルクの半
導体基板に形成されたＭＯＳトランジスタに比べて、寄
生容量が小さいために高速動作が可能であるとともに、
消費電力を低く抑えることができるという利点があるこ
とから、注目を集めている。
縁層（通常において、酸化物で構成される）の表面上に
積層する半導体層（ＳＯＩ(Semiconductor On Insulato
r)層）に形成されたＭＯＳトランジスタは、バルクの半
導体基板に形成されたＭＯＳトランジスタに比べて、寄
生容量が小さいために高速動作が可能であるとともに、
消費電力を低く抑えることができるという利点があるこ
とから、注目を集めている。
【０００６】また、近年において、ゲート電極とボディ
電極とを接続した、いわゆるボディ制御型のＳＯＩ−Ｃ
ＭＯＳ回路が公表され、0.5Vという超低電圧のもとでも
高速で動作する半導体装置として注目されている（"199
6 IEEE International Solid-State Circuit Conferenc
e"p.84-85,p.88-89, "1997 IEEE International Solid-
State Circuit Conference"p.286-287）。しかしなが
ら、これらはいずれも、フルカスタム技術にもとづいて
製造された半導体装置（フルカスタム型の半導体装置）
であるに過ぎず、多種類のＬＳＩを実現するには多大な
開発期間を要するという問題点があった。
電極とを接続した、いわゆるボディ制御型のＳＯＩ−Ｃ
ＭＯＳ回路が公表され、0.5Vという超低電圧のもとでも
高速で動作する半導体装置として注目されている（"199
6 IEEE International Solid-State Circuit Conferenc
e"p.84-85,p.88-89, "1997 IEEE International Solid-
State Circuit Conference"p.286-287）。しかしなが
ら、これらはいずれも、フルカスタム技術にもとづいて
製造された半導体装置（フルカスタム型の半導体装置）
であるに過ぎず、多種類のＬＳＩを実現するには多大な
開発期間を要するという問題点があった。
【０００７】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、高速動作が可
能で消費電力が低く、しかも、開発期間を短縮し得るゲ
ートアレイ型の半導体装置を提供することを目的として
おり、特に、ボディ制御型のＭＯＳトランジスタを要素
として備える回路を実現し得る半導体装置を得ることを
目的とする。
問題点を解消するためになされたもので、高速動作が可
能で消費電力が低く、しかも、開発期間を短縮し得るゲ
ートアレイ型の半導体装置を提供することを目的として
おり、特に、ボディ制御型のＭＯＳトランジスタを要素
として備える回路を実現し得る半導体装置を得ることを
目的とする。
【０００８】
【課題を解決するための手段】第１の発明の装置は、ゲ
ートアレイ型の半導体装置において、電気絶縁性の絶縁
層と、当該絶縁層の上に形成され、当該絶縁層とは反対
側に主面を規定する半導体層と、を備え、前記装置は、
前記主面に沿って配列するセル領域の列を規定し、前記
半導体層は、前記セル領域の列の各々ごとに、前記主面
に露出する第１導電型のソース・ドレイン領域と、前記
主面に露出し、前記ソース・ドレイン領域を、前記セル
領域の列の配列方向に沿って互いに並ぶ二領域に、分断
するように配置された第２導電型のボディ領域と、前記
主面に露出し、前記ボディ領域の両端の少なくとも一方
に連結する第２導電型のボディコンタクト領域と、を備
えている。そして、前記装置は、前記セル領域の列の各
々ごとに、前記ボディ領域の露出面の上に形成された電
気絶縁性のゲート絶縁膜と、当該ゲート絶縁膜の上に形
成された導電性のゲート電極と、前記ゲート絶縁膜の上
に形成され、前記ゲート電極の両端にそれぞれ連結する
導電性のゲートコンタクト領域と、をさらに備え、前記
ボディコンタクト領域は、前記ゲート電極との間に前記
ゲートコンタクト領域を挟む部位に配置されている。
ートアレイ型の半導体装置において、電気絶縁性の絶縁
層と、当該絶縁層の上に形成され、当該絶縁層とは反対
側に主面を規定する半導体層と、を備え、前記装置は、
前記主面に沿って配列するセル領域の列を規定し、前記
半導体層は、前記セル領域の列の各々ごとに、前記主面
に露出する第１導電型のソース・ドレイン領域と、前記
主面に露出し、前記ソース・ドレイン領域を、前記セル
領域の列の配列方向に沿って互いに並ぶ二領域に、分断
するように配置された第２導電型のボディ領域と、前記
主面に露出し、前記ボディ領域の両端の少なくとも一方
に連結する第２導電型のボディコンタクト領域と、を備
えている。そして、前記装置は、前記セル領域の列の各
々ごとに、前記ボディ領域の露出面の上に形成された電
気絶縁性のゲート絶縁膜と、当該ゲート絶縁膜の上に形
成された導電性のゲート電極と、前記ゲート絶縁膜の上
に形成され、前記ゲート電極の両端にそれぞれ連結する
導電性のゲートコンタクト領域と、をさらに備え、前記
ボディコンタクト領域は、前記ゲート電極との間に前記
ゲートコンタクト領域を挟む部位に配置されている。
【０００９】第２の発明の装置は、第１の発明の半導体
装置において、前記半導体層が、前記セル領域の列の中
の任意の隣り合うセル領域の間で、前記ボディコンタク
ト領域を互いに分離する分離絶縁膜を、さらに備える。
装置において、前記半導体層が、前記セル領域の列の中
の任意の隣り合うセル領域の間で、前記ボディコンタク
ト領域を互いに分離する分離絶縁膜を、さらに備える。
【００１０】第３の発明の装置は、第２の発明の半導体
装置において、前記セル領域の列に属する少なくとも一
部のセル領域の各々において、前記ボディコンタクト領
域と前記ゲートコンタクト領域とを電気的に接続する接
続配線を、さらに備える。
装置において、前記セル領域の列に属する少なくとも一
部のセル領域の各々において、前記ボディコンタクト領
域と前記ゲートコンタクト領域とを電気的に接続する接
続配線を、さらに備える。
【００１１】第４の発明の装置は、第３の発明の半導体
装置において、電源電位を供給するための電源配線を、
さらに備え、前記セル領域の列に属し、前記少なくとも
一部のセル領域以外の他の一部のセル領域が存在し、当
該他の一部のセル領域の各々において、前記ボディコン
タクト領域と前記電源配線とを電気的に接続する接続配
線を、さらに備える。
装置において、電源電位を供給するための電源配線を、
さらに備え、前記セル領域の列に属し、前記少なくとも
一部のセル領域以外の他の一部のセル領域が存在し、当
該他の一部のセル領域の各々において、前記ボディコン
タクト領域と前記電源配線とを電気的に接続する接続配
線を、さらに備える。
【００１２】第５の発明の装置は、第１ないし第３のい
ずれかの発明の半導体装置において、前記セル領域の列
の中の任意の隣り合うセル領域の間で、前記ソース・ド
レイン領域が、互いに一体的に連結している。
ずれかの発明の半導体装置において、前記セル領域の列
の中の任意の隣り合うセル領域の間で、前記ソース・ド
レイン領域が、互いに一体的に連結している。
【００１３】第６の発明の装置は、第５の発明の半導体
装置において、電源電位を供給するための電源配線を、
さらに備え、前記セル領域の列の中の少なくとも一部の
セル領域の各々において、前記電源配線と前記ボディコ
ンタクト領域と前記ゲートコンタクト領域とを互いに電
気的に接続する接続配線を、さらに備える。
装置において、電源電位を供給するための電源配線を、
さらに備え、前記セル領域の列の中の少なくとも一部の
セル領域の各々において、前記電源配線と前記ボディコ
ンタクト領域と前記ゲートコンタクト領域とを互いに電
気的に接続する接続配線を、さらに備える。
【００１４】第７の発明の装置は、第１ないし第６のい
ずれかの発明の半導体装置において、前記ボディコンタ
クト領域が、前記ボディ領域の両端の双方に連結する。
ずれかの発明の半導体装置において、前記ボディコンタ
クト領域が、前記ボディ領域の両端の双方に連結する。
【００１５】第８の発明の装置は、第１ないし第７のい
ずれかの発明の半導体装置において、前記セル領域の列
の中の少なくとも一部のセル領域の各々において、前記
ゲート電極よりも電気抵抗が低く、前記ゲート電極の上
方に配設され、前記ゲート電極の両端に連結した前記ゲ
ートコンタクト領域を互いに電気的に接続する接続配線
を、さらに備える。
ずれかの発明の半導体装置において、前記セル領域の列
の中の少なくとも一部のセル領域の各々において、前記
ゲート電極よりも電気抵抗が低く、前記ゲート電極の上
方に配設され、前記ゲート電極の両端に連結した前記ゲ
ートコンタクト領域を互いに電気的に接続する接続配線
を、さらに備える。
【００１６】第９の発明の装置は、第１ないし第８のい
ずれかの発明の半導体装置において、前記ボディ領域
が、前記ゲート電極と前記ゲートコンタクト領域とのい
ずれの直下に位置する部分においても、前記ボディコン
タクト領域に比べて、前記配列方向に沿った幅が狭く設
定されている。
ずれかの発明の半導体装置において、前記ボディ領域
が、前記ゲート電極と前記ゲートコンタクト領域とのい
ずれの直下に位置する部分においても、前記ボディコン
タクト領域に比べて、前記配列方向に沿った幅が狭く設
定されている。
【００１７】第１０の発明の装置は、半導体装置におい
て、電気絶縁性の絶縁層と、当該絶縁層の上に形成さ
れ、当該絶縁層とは反対側に主面を規定する半導体層
と、を備え、当該半導体層は、前記主面に露出する第１
導電型のソース・ドレイン領域と、前記主面に露出し、
前記ソース・ドレイン領域を、二領域に分断するように
配置された第２導電型のボディ領域と、前記主面に露出
し、前記ボディ領域の両端の少なくとも一方に連結する
第２導電型のボディコンタクト領域と、を備えている。
そして、前記装置は、前記ボディ領域の露出面の上に形
成された電気絶縁性のゲート絶縁膜と、当該ゲート絶縁
膜の上に形成された導電性のゲート電極と、前記ゲート
絶縁膜の上に形成され、前記ゲート電極の両端にそれぞ
れ連結する導電性のゲートコンタクト領域と、をさらに
備え、前記ボディコンタクト領域は、前記ゲート電極と
の間に前記ゲートコンタクト領域を挟む部位に配置され
ており、前記ボディ領域は、前記ゲート電極と前記ゲー
トコンタクト領域とのいずれの直下に位置する部分にお
いても、前記ボディコンタクト領域に比べて、前記ゲー
ト電極、前記ゲートコンタクト領域、および、前記ボデ
ィコンタクト領域が配列する方向に直交する方向の幅
が、狭く設定されている。
て、電気絶縁性の絶縁層と、当該絶縁層の上に形成さ
れ、当該絶縁層とは反対側に主面を規定する半導体層
と、を備え、当該半導体層は、前記主面に露出する第１
導電型のソース・ドレイン領域と、前記主面に露出し、
前記ソース・ドレイン領域を、二領域に分断するように
配置された第２導電型のボディ領域と、前記主面に露出
し、前記ボディ領域の両端の少なくとも一方に連結する
第２導電型のボディコンタクト領域と、を備えている。
そして、前記装置は、前記ボディ領域の露出面の上に形
成された電気絶縁性のゲート絶縁膜と、当該ゲート絶縁
膜の上に形成された導電性のゲート電極と、前記ゲート
絶縁膜の上に形成され、前記ゲート電極の両端にそれぞ
れ連結する導電性のゲートコンタクト領域と、をさらに
備え、前記ボディコンタクト領域は、前記ゲート電極と
の間に前記ゲートコンタクト領域を挟む部位に配置され
ており、前記ボディ領域は、前記ゲート電極と前記ゲー
トコンタクト領域とのいずれの直下に位置する部分にお
いても、前記ボディコンタクト領域に比べて、前記ゲー
ト電極、前記ゲートコンタクト領域、および、前記ボデ
ィコンタクト領域が配列する方向に直交する方向の幅
が、狭く設定されている。
【００１８】
【発明の実施の形態】＜1.実施の形態１＞はじめに、実
施の形態１の半導体装置について説明する。
施の形態１の半導体装置について説明する。
【００１９】＜1-1.マスタ工程後の装置＞図１は、実施
の形態１の半導体装置の平面図である。また、図２〜図
５は、それぞれ、図１におけるＡ−Ａ切断線、Ｂ−Ｂ切
断線、Ｃ−Ｃ切断線、および、Ｄ−Ｄ切断線に沿った断
面を表す縦断面図である。この装置１０１は、ゲートア
レイ型の半導体装置として構成されており、しかも、マ
スタ工程後の中間段階の半導体装置に相当する。
の形態１の半導体装置の平面図である。また、図２〜図
５は、それぞれ、図１におけるＡ−Ａ切断線、Ｂ−Ｂ切
断線、Ｃ−Ｃ切断線、および、Ｄ−Ｄ切断線に沿った断
面を表す縦断面図である。この装置１０１は、ゲートア
レイ型の半導体装置として構成されており、しかも、マ
スタ工程後の中間段階の半導体装置に相当する。
【００２０】図１〜図５に示すように、装置１０１で
は、半導体基板２０の上に絶縁層２１が形成され、さら
に絶縁層２１の上にＳＯＩ層１７が形成されている。す
なわち、装置１０１は、ＳＯＩ型の半導体装置として構
成されている。半導体基板２０は、例えばシリコン基板
である。また、絶縁層２１は、例えばシリコン酸化物層
（「埋め込み酸化膜」と称される）として構成され、Ｓ
ＯＩ層１７は、例えばシリコン層として構成される。
は、半導体基板２０の上に絶縁層２１が形成され、さら
に絶縁層２１の上にＳＯＩ層１７が形成されている。す
なわち、装置１０１は、ＳＯＩ型の半導体装置として構
成されている。半導体基板２０は、例えばシリコン基板
である。また、絶縁層２１は、例えばシリコン酸化物層
（「埋め込み酸化膜」と称される）として構成され、Ｓ
ＯＩ層１７は、例えばシリコン層として構成される。
【００２１】ＳＯＩ層１７には、その主面に沿って、Ｐ
ＭＯＳ領域ＲＰとＮＭＯＳ領域ＲＮとが形成されてい
る。これらの領域は、対称軸ＳＡを境界として、その両
側に対称に形成される。ＰＭＯＳ領域ＲＰは、ＰＭＯＳ
トランジスタが形成される領域であり、ＮＭＯＳ領域Ｒ
Ｎは、ＰＭＯＳトランジスタが形成される領域である。
すなわち、この装置１０１は、ＣＭＯＳトランジスタを
回路要素とする回路の形成に適した装置として構成され
ている。
ＭＯＳ領域ＲＰとＮＭＯＳ領域ＲＮとが形成されてい
る。これらの領域は、対称軸ＳＡを境界として、その両
側に対称に形成される。ＰＭＯＳ領域ＲＰは、ＰＭＯＳ
トランジスタが形成される領域であり、ＮＭＯＳ領域Ｒ
Ｎは、ＰＭＯＳトランジスタが形成される領域である。
すなわち、この装置１０１は、ＣＭＯＳトランジスタを
回路要素とする回路の形成に適した装置として構成され
ている。
【００２２】ＰＭＯＳ領域ＲＰとＮＭＯＳ領域ＲＮとの
間で、それらの構成要素の導電形式は、ともに対称の関
係にある。また、構成要素の位置および形状も、対称軸
ＳＡに関して対称の関係にある。ＰＭＯＳ領域ＲＰに
は、Ｐ+導電型のソース・ドレイン領域１、Ｎ導電型の
ボディ領域１１、および、Ｎ+導電型のボディコンタク
ト領域９が形成されている。ソース・ドレイン領域１
は、その上面がＳＯＩ層１７の上主面に露出し、底面が
絶縁層２１の上主面に達するように形成されている。
間で、それらの構成要素の導電形式は、ともに対称の関
係にある。また、構成要素の位置および形状も、対称軸
ＳＡに関して対称の関係にある。ＰＭＯＳ領域ＲＰに
は、Ｐ+導電型のソース・ドレイン領域１、Ｎ導電型の
ボディ領域１１、および、Ｎ+導電型のボディコンタク
ト領域９が形成されている。ソース・ドレイン領域１
は、その上面がＳＯＩ層１７の上主面に露出し、底面が
絶縁層２１の上主面に達するように形成されている。
【００２３】ボディ領域１１は、ソース・ドレイン領域
１を分断するように選択的に形成され、しかも、互いに
平行、かつ等間隔で、対称軸ＳＡに沿って配列された複
数個の帯状の領域として形成されている。また、帯状の
ボディ領域１１は、対称軸ＳＡに直交する方向に延在す
る。ボディ領域１１の上面は、ＳＯＩ層１７の上主面に
露出し、底面は、絶縁層２１の上面に達している。すな
わち、ボディ領域１１は、ソース・ドレイン領域１が、
主面に沿った方向（水平方向）と主面に垂直な方向（垂
直方向）のいずれ方向にも、一体的に連結しないよう
に、ソース・ドレイン領域１を分断している。
１を分断するように選択的に形成され、しかも、互いに
平行、かつ等間隔で、対称軸ＳＡに沿って配列された複
数個の帯状の領域として形成されている。また、帯状の
ボディ領域１１は、対称軸ＳＡに直交する方向に延在す
る。ボディ領域１１の上面は、ＳＯＩ層１７の上主面に
露出し、底面は、絶縁層２１の上面に達している。すな
わち、ボディ領域１１は、ソース・ドレイン領域１が、
主面に沿った方向（水平方向）と主面に垂直な方向（垂
直方向）のいずれ方向にも、一体的に連結しないよう
に、ソース・ドレイン領域１を分断している。
【００２４】ボディ領域１１の露出面の上には、ゲート
絶縁膜１３が形成されており、このゲート絶縁膜１３の
上には、ゲート電極３が配設されている。すなわち、ゲ
ート電極３は、ゲート絶縁膜１３を挟んで、ボディ領域
１１の露出面に対向している。ゲート電極３の両端に
は、ゲートコンタクト領域５，６が連結されている。ゲ
ートコンタクト領域５，６も、ゲート電極３と同様に、
ＳＯＩ層１７の上主面に形成されたゲート絶縁膜１３の
上に配設されている。ゲートコンタクト領域５，６は、
ゲート電極３と後述する配線パターンとを中継するため
の電極領域であるために、その対称軸ＳＡに沿った幅
は、ゲート電極３の幅よりも広く設定される。
絶縁膜１３が形成されており、このゲート絶縁膜１３の
上には、ゲート電極３が配設されている。すなわち、ゲ
ート電極３は、ゲート絶縁膜１３を挟んで、ボディ領域
１１の露出面に対向している。ゲート電極３の両端に
は、ゲートコンタクト領域５，６が連結されている。ゲ
ートコンタクト領域５，６も、ゲート電極３と同様に、
ＳＯＩ層１７の上主面に形成されたゲート絶縁膜１３の
上に配設されている。ゲートコンタクト領域５，６は、
ゲート電極３と後述する配線パターンとを中継するため
の電極領域であるために、その対称軸ＳＡに沿った幅
は、ゲート電極３の幅よりも広く設定される。
【００２５】ゲートコンタクト領域５の直下には、ソー
ス・ドレイン領域１の外側にはみ出たボディ領域１１の
部分が存在している。そして、ボディ領域１１の一端に
はボディコンタクト領域９が選択的に形成されている。
ボディコンタクト領域９についても、ボディ領域１１と
同様に、その上面はＳＯＩ層１７の上主面に露出し、そ
の底面は絶縁層２１の上主面に達している。
ス・ドレイン領域１の外側にはみ出たボディ領域１１の
部分が存在している。そして、ボディ領域１１の一端に
はボディコンタクト領域９が選択的に形成されている。
ボディコンタクト領域９についても、ボディ領域１１と
同様に、その上面はＳＯＩ層１７の上主面に露出し、そ
の底面は絶縁層２１の上主面に達している。
【００２６】ボディコンタクト領域９は、ボディ領域１
１と同一の導電型を有し、ボディ領域１１とは一体的に
連結している。また、ボディコンタクト領域９は、ボデ
ィ領域１１と後述する配線パターンとを中継するための
半導体領域であるために、その不純物濃度は、図５に示
すように、好ましくはボディ領域１１よりも高く設定さ
れる。また、同じ理由により、ボディコンタクト領域９
の対称軸ＳＡに沿った幅は、ボディ領域１１の幅よりも
広く設定される。ボディコンタクト領域９は、さらに、
ゲート電極３から見て、ゲートコンタクト領域５よりも
外側の位置を占めるように形成される。
１と同一の導電型を有し、ボディ領域１１とは一体的に
連結している。また、ボディコンタクト領域９は、ボデ
ィ領域１１と後述する配線パターンとを中継するための
半導体領域であるために、その不純物濃度は、図５に示
すように、好ましくはボディ領域１１よりも高く設定さ
れる。また、同じ理由により、ボディコンタクト領域９
の対称軸ＳＡに沿った幅は、ボディ領域１１の幅よりも
広く設定される。ボディコンタクト領域９は、さらに、
ゲート電極３から見て、ゲートコンタクト領域５よりも
外側の位置を占めるように形成される。
【００２７】以上が、ＰＭＯＳ領域ＲＰの構造である
が、すでに述べたように、ＮＭＯＳ領域ＲＮとＰＭＯＳ
領域ＲＰは、対称軸ＳＡに関して対称の関係にある。す
なわち、ＳＯＩ層１７には、ソース・ドレイン領域１に
対応して、Ｎ+導電型のソース・ドレイン領域２、ボデ
ィ領域１１に対応してＰ導電型のボディ領域１２、ボデ
ィコンタクト領域９に対応してＰ+導電型のボディコン
タクト領域１０が、それぞれ選択的に形成されている。
が、すでに述べたように、ＮＭＯＳ領域ＲＮとＰＭＯＳ
領域ＲＰは、対称軸ＳＡに関して対称の関係にある。す
なわち、ＳＯＩ層１７には、ソース・ドレイン領域１に
対応して、Ｎ+導電型のソース・ドレイン領域２、ボデ
ィ領域１１に対応してＰ導電型のボディ領域１２、ボデ
ィコンタクト領域９に対応してＰ+導電型のボディコン
タクト領域１０が、それぞれ選択的に形成されている。
【００２８】また、ゲート絶縁膜１３に対応してゲート
絶縁膜１４、ゲート電極３に対応してゲート電極４、ゲ
ートコンタクト領域５，６に対応して、ゲートコンタク
ト領域７，８が形成されている。ゲートコンタクト領域
５，６およびゲートコンタクト領域７，８は、それぞれ
ボディ領域１１およびボディ領域１２の対称軸ＳＡから
遠い方の一端に連結している。
絶縁膜１４、ゲート電極３に対応してゲート電極４、ゲ
ートコンタクト領域５，６に対応して、ゲートコンタク
ト領域７，８が形成されている。ゲートコンタクト領域
５，６およびゲートコンタクト領域７，８は、それぞれ
ボディ領域１１およびボディ領域１２の対称軸ＳＡから
遠い方の一端に連結している。
【００２９】図２〜図５に示すように、ＰＭＯＳ領域Ｒ
ＰとＮＭＯＳ領域ＲＮの双方の領域全体は、分離絶縁膜
２２によって包囲されている。これによって、ＳＯＩ層
１７の他の領域、例えば、別の領域に同様に形成される
ＰＭＯＳ領域ＲＰおよびＮＭＯＳ領域ＲＮから電気的に
絶縁される。また、図５に示すように、ＰＭＯＳ領域Ｒ
ＰとＮＭＯＳ領域ＲＮの間は、分離絶縁膜２４によっ
て、電気的に絶縁されている。
ＰとＮＭＯＳ領域ＲＮの双方の領域全体は、分離絶縁膜
２２によって包囲されている。これによって、ＳＯＩ層
１７の他の領域、例えば、別の領域に同様に形成される
ＰＭＯＳ領域ＲＰおよびＮＭＯＳ領域ＲＮから電気的に
絶縁される。また、図５に示すように、ＰＭＯＳ領域Ｒ
ＰとＮＭＯＳ領域ＲＮの間は、分離絶縁膜２４によっ
て、電気的に絶縁されている。
【００３０】さらに、図４に示すように、ゲートコンタ
クト領域５（または６）どうし、および、ボディコンタ
クト領域９（または１０）どうしは、分離絶縁膜２３に
よって電気的に絶縁されている。図示を略するが、ゲー
トコンタクト領域６（または８）どうしも、分離絶縁膜
２３によって電気的に絶縁されている。これらの、分離
絶縁膜２２〜２４は、いずれも、その上部は、ＳＯＩ層
１７の上主面の上に露出するとともに、その底部は、絶
縁層２１の上主面に達している。これによって、分離絶
縁膜２２〜２４は、それらの両側に分け隔てられたＳＯ
Ｉ層１７の部分を互いに電気的に絶縁する。
クト領域５（または６）どうし、および、ボディコンタ
クト領域９（または１０）どうしは、分離絶縁膜２３に
よって電気的に絶縁されている。図示を略するが、ゲー
トコンタクト領域６（または８）どうしも、分離絶縁膜
２３によって電気的に絶縁されている。これらの、分離
絶縁膜２２〜２４は、いずれも、その上部は、ＳＯＩ層
１７の上主面の上に露出するとともに、その底部は、絶
縁層２１の上主面に達している。これによって、分離絶
縁膜２２〜２４は、それらの両側に分け隔てられたＳＯ
Ｉ層１７の部分を互いに電気的に絶縁する。
【００３１】分離絶縁膜２２〜２４は、ＳＯＩ層１７が
シリコンを母材とする半導体で構成されるときには、例
えば、シリコン酸化物で構成される（このとき、「分離
酸化膜」と称される）。ゲート電極３，４およびゲート
コンタクト領域５〜８は、例えば、不純物がドープされ
た多結晶半導体（例えば、ポリシリコン）で構成され
る。このとき、ゲート電極３とゲート電極４の間、ゲー
トコンタクト領域５，６とゲートコンタクト領域７，８
の間で、それらにドープされる不純物の導電型は対称で
ある必要はない。
シリコンを母材とする半導体で構成されるときには、例
えば、シリコン酸化物で構成される（このとき、「分離
酸化膜」と称される）。ゲート電極３，４およびゲート
コンタクト領域５〜８は、例えば、不純物がドープされ
た多結晶半導体（例えば、ポリシリコン）で構成され
る。このとき、ゲート電極３とゲート電極４の間、ゲー
トコンタクト領域５，６とゲートコンタクト領域７，８
の間で、それらにドープされる不純物の導電型は対称で
ある必要はない。
【００３２】装置１０１は、以上のように構成されるこ
とにより、図１に示すように、一対のゲート電極３，４
等を含むベーシックセルＢＣが、対称軸ＳＡに沿って等
間隔で配列したゲートアレイを形成している。すなわ
ち、対称軸ＳＡは、ベーシックセルＢＣの配列方向をも
示している。各ベーシックセルＢＣには、幾何学的配置
および導電型式において、互いに対称の関係にあるＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとが、一個ず
つ含まれる。ただし、ベーシックセルＢＣは、図１のよ
うに相補的な一対のトランジスタを含むように定義され
る代わりに、ＮＭＯＳおよびＰＭＯＳトランジスタのそ
れぞれについて、別個に定義されてもよい。
とにより、図１に示すように、一対のゲート電極３，４
等を含むベーシックセルＢＣが、対称軸ＳＡに沿って等
間隔で配列したゲートアレイを形成している。すなわ
ち、対称軸ＳＡは、ベーシックセルＢＣの配列方向をも
示している。各ベーシックセルＢＣには、幾何学的配置
および導電型式において、互いに対称の関係にあるＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとが、一個ず
つ含まれる。ただし、ベーシックセルＢＣは、図１のよ
うに相補的な一対のトランジスタを含むように定義され
る代わりに、ＮＭＯＳおよびＰＭＯＳトランジスタのそ
れぞれについて、別個に定義されてもよい。
【００３３】一つのベーシックセルＢＣが占める領域を
「セル領域」と定義すると、装置１０１では、ＳＯＩ層
１７の主面に沿って配列するセル領域の列が規定されて
いる。そして、セル領域の列の各々に対して、ＭＯＳト
ランジスタを構成する各半導体領域、ゲート電極、その
他の要素が、ＳＯＩ層１７の中および上に形成されてい
る。それによって、ゲートアレイの構造が出来上がって
いる。
「セル領域」と定義すると、装置１０１では、ＳＯＩ層
１７の主面に沿って配列するセル領域の列が規定されて
いる。そして、セル領域の列の各々に対して、ＭＯＳト
ランジスタを構成する各半導体領域、ゲート電極、その
他の要素が、ＳＯＩ層１７の中および上に形成されてい
る。それによって、ゲートアレイの構造が出来上がって
いる。
【００３４】一つのベーシックセルＢＣに属し、ゲート
電極３（または４）の両側に位置するソース・ドレイン
領域１（または２）は、それぞれソースまたはドレイン
として機能し、ゲート電極３（または４）に印加される
電圧の高さに応じて、ボディ領域１１（または１２）の
露出面近傍に反転層が形成され、あるいは消滅すること
により、ソースとドレインの間が導通または遮断され
る。このように、ボディ領域１１（または１２）の露出
面近傍が、チャネル領域として機能する。
電極３（または４）の両側に位置するソース・ドレイン
領域１（または２）は、それぞれソースまたはドレイン
として機能し、ゲート電極３（または４）に印加される
電圧の高さに応じて、ボディ領域１１（または１２）の
露出面近傍に反転層が形成され、あるいは消滅すること
により、ソースとドレインの間が導通または遮断され
る。このように、ボディ領域１１（または１２）の露出
面近傍が、チャネル領域として機能する。
【００３５】隣接するベーシックセルＢＣの間で、ソー
ス・ドレイン領域１どうしは、絶縁層を介することな
く、一体的に連結している。同様に、ソース・ドレイン
領域２どうしも、一体的に連結している。このことは、
後述するように、ボディコンタクト領域９（または１
０）とゲートコンタクト領域５（または７）との間の位
置関係と相俟って、ゲート分離の実現を可能にする。そ
の結果、ベーシックセルＢＣの高密度化がもたらされ
る。
ス・ドレイン領域１どうしは、絶縁層を介することな
く、一体的に連結している。同様に、ソース・ドレイン
領域２どうしも、一体的に連結している。このことは、
後述するように、ボディコンタクト領域９（または１
０）とゲートコンタクト領域５（または７）との間の位
置関係と相俟って、ゲート分離の実現を可能にする。そ
の結果、ベーシックセルＢＣの高密度化がもたらされ
る。
【００３６】ゲートコンタクト領域５は、その直下に存
在するボディ領域１１の露出面を覆うように形成される
必要がある。しかしながら、装置１０１では、ゲートコ
ンタクト領域５の直下に存在するボディ領域１１は、ゲ
ート電極３の直下に位置するボディ領域１１と同一幅に
形成されている。
在するボディ領域１１の露出面を覆うように形成される
必要がある。しかしながら、装置１０１では、ゲートコ
ンタクト領域５の直下に存在するボディ領域１１は、ゲ
ート電極３の直下に位置するボディ領域１１と同一幅に
形成されている。
【００３７】したがって、ゲートコンタクト領域５，６
の幅は、専ら、中継という目的を果たすに必要な広さに
設定すれば足りる。その結果、装置１０１では、ベーシ
ックセルＢＣの対称軸ＳＡ（セルの配列方向）に沿った
幅を狭く保ちつつ、しかも、ゲートコンタクト領域５，
６の間の間隔Ｗを、必要な広さに確保することが可能と
なる。ゲートコンタクト領域７，８についても同様であ
る。このことは、ベーシックセルＢＣの高密度化に寄与
する。
の幅は、専ら、中継という目的を果たすに必要な広さに
設定すれば足りる。その結果、装置１０１では、ベーシ
ックセルＢＣの対称軸ＳＡ（セルの配列方向）に沿った
幅を狭く保ちつつ、しかも、ゲートコンタクト領域５，
６の間の間隔Ｗを、必要な広さに確保することが可能と
なる。ゲートコンタクト領域７，８についても同様であ
る。このことは、ベーシックセルＢＣの高密度化に寄与
する。
【００３８】＜1-2.スライス工程後の装置＞つぎに、装
置１０１の上に、スライス工程を実行することによっ
て、最終的に集積回路として形成される半導体装置の一
例について説明する。図６は、ここで例示する装置の回
路構造を示す回路図である。この装置１０２は、ＣＭＯ
Ｓ型の２入力NAND回路として構成されている。すなわ
ち、互いに相補的なトランジスタＱ１、Ｑ４のゲート電
極に共通に入力された入力信号Ｉ１と、互いに相補的な
トランジスタＱ２，Ｑ３のゲート電極に共通に入力され
た入力信号Ｉ２との反転論理積（NAND）が、出力信号Ｏ
ＵＴとして出力される。これらのトランジスタＱ１〜Ｑ
４の各々の主電極（ドレイン電極およびソース電極の総
称）は、電源電位ＶＤＤ，ＧＮＤを供給する配線のいず
れかに接続されている。
置１０１の上に、スライス工程を実行することによっ
て、最終的に集積回路として形成される半導体装置の一
例について説明する。図６は、ここで例示する装置の回
路構造を示す回路図である。この装置１０２は、ＣＭＯ
Ｓ型の２入力NAND回路として構成されている。すなわ
ち、互いに相補的なトランジスタＱ１、Ｑ４のゲート電
極に共通に入力された入力信号Ｉ１と、互いに相補的な
トランジスタＱ２，Ｑ３のゲート電極に共通に入力され
た入力信号Ｉ２との反転論理積（NAND）が、出力信号Ｏ
ＵＴとして出力される。これらのトランジスタＱ１〜Ｑ
４の各々の主電極（ドレイン電極およびソース電極の総
称）は、電源電位ＶＤＤ，ＧＮＤを供給する配線のいず
れかに接続されている。
【００３９】図７は、装置１０１の上にスライス工程を
実行することによって、図６の集積回路を実現した半導
体装置の平面図である。また、図８は、図７におけるＥ
−Ｅ切断線に沿った断面図である。マスタ工程を通じて
形成されるベーシックセルの上には、第１の絶縁層３
３、第１の配線パターンＭ１、第２の絶縁層３４、およ
び、第２の配線パターンＭ２が、この順に積層されてい
る。絶縁層３３，３４は、例えば、シリコン酸化物で構
成され、配線パターンＭ１，Ｍ２は、例えば、アルミニ
ウムを母材とする金属で構成される。
実行することによって、図６の集積回路を実現した半導
体装置の平面図である。また、図８は、図７におけるＥ
−Ｅ切断線に沿った断面図である。マスタ工程を通じて
形成されるベーシックセルの上には、第１の絶縁層３
３、第１の配線パターンＭ１、第２の絶縁層３４、およ
び、第２の配線パターンＭ２が、この順に積層されてい
る。絶縁層３３，３４は、例えば、シリコン酸化物で構
成され、配線パターンＭ１，Ｍ２は、例えば、アルミニ
ウムを母材とする金属で構成される。
【００４０】絶縁層３３には、適宜、金属等の導電体が
埋め込まれたコンタクトホールＣＨが形成される。この
コンタクトホールＣＨは、絶縁層３３の上に配設される
配線パターンＭ１と、絶縁層３３の直下に存在するＳＯ
Ｉ層１７、ゲートコンタクト領域５などとの間を接続す
る。同様に、絶縁層３４には、適宜、金属等の導電体が
埋め込まれたビアホールＢＨが形成されている。このビ
アホールＢＨは、配線パターンＭ１と配線パターンＭ２
とを接続する。
埋め込まれたコンタクトホールＣＨが形成される。この
コンタクトホールＣＨは、絶縁層３３の上に配設される
配線パターンＭ１と、絶縁層３３の直下に存在するＳＯ
Ｉ層１７、ゲートコンタクト領域５などとの間を接続す
る。同様に、絶縁層３４には、適宜、金属等の導電体が
埋め込まれたビアホールＢＨが形成されている。このビ
アホールＢＨは、配線パターンＭ１と配線パターンＭ２
とを接続する。
【００４１】図７では、便宜上、絶縁層３３，３４は除
去して描かれている。また、配線パターンＭ１，Ｍ２、
コンタクトホールＣＨ、および、ビアホールＢＨは、図
７に付記されるように、それぞれ、特定のハッチングを
付して表現されている。この４種のハッチングは、以下
の平面図においても共通に用いられる。これらの配線パ
ターンＭ１，Ｍ２、コンタクトホールＣＨ、および、ビ
アホールＢＨは、実現すべき回路の種類に応じて、適
宜、形成される。それによって、ユーザの注文に応じた
他種類の回路を、共通の装置１０１の上に、実現するこ
とが可能となる。
去して描かれている。また、配線パターンＭ１，Ｍ２、
コンタクトホールＣＨ、および、ビアホールＢＨは、図
７に付記されるように、それぞれ、特定のハッチングを
付して表現されている。この４種のハッチングは、以下
の平面図においても共通に用いられる。これらの配線パ
ターンＭ１，Ｍ２、コンタクトホールＣＨ、および、ビ
アホールＢＨは、実現すべき回路の種類に応じて、適
宜、形成される。それによって、ユーザの注文に応じた
他種類の回路を、共通の装置１０１の上に、実現するこ
とが可能となる。
【００４２】装置１０１の上には、正の電源電位ＶＤＤ
を供給するための電源配線３１および負の（接地側の）
電源電位ＧＮＤを供給するための電源配線３２が、それ
ぞれ、ＰＭＯＳ領域ＲＰおよびＮＭＯＳ領域ＲＮの外周
に隣接し、ベーシックセルの配列方向に沿うように配設
されている。これらの電源配線３１，３２は、配線パタ
ーンＭ１で構成され、分離絶縁膜２２の上方に配設され
る。
を供給するための電源配線３１および負の（接地側の）
電源電位ＧＮＤを供給するための電源配線３２が、それ
ぞれ、ＰＭＯＳ領域ＲＰおよびＮＭＯＳ領域ＲＮの外周
に隣接し、ベーシックセルの配列方向に沿うように配設
されている。これらの電源配線３１，３２は、配線パタ
ーンＭ１で構成され、分離絶縁膜２２の上方に配設され
る。
【００４３】装置１０２では、図７に示すように、隣接
する二つのベーシックセルによって、図６のトランジス
タＱ１〜Ｑ４が形成されている。すなわち、トランジス
タＱ１のゲートコンタクト領域６、および、トランジス
タＱ４のゲートコンタクト領域８には、コンタクトホー
ルＣＨを通じて配線パターンＭ１が接続され、さらに、
この配線パターンＭ１にはビアホールＢＨを通じて配線
パターンＭ２が接続されている。この配線パターンＭ２
から、トランジスタＱ１，Ｑ４のゲート電極３，４へ
と、入力信号Ｉ１が共通に供給される。同様にして、入
力信号Ｉ２が、トランジスタＱ２，Ｑ３のゲート電極
３，４へと、共通に供給される。
する二つのベーシックセルによって、図６のトランジス
タＱ１〜Ｑ４が形成されている。すなわち、トランジス
タＱ１のゲートコンタクト領域６、および、トランジス
タＱ４のゲートコンタクト領域８には、コンタクトホー
ルＣＨを通じて配線パターンＭ１が接続され、さらに、
この配線パターンＭ１にはビアホールＢＨを通じて配線
パターンＭ２が接続されている。この配線パターンＭ２
から、トランジスタＱ１，Ｑ４のゲート電極３，４へ
と、入力信号Ｉ１が共通に供給される。同様にして、入
力信号Ｉ２が、トランジスタＱ２，Ｑ３のゲート電極
３，４へと、共通に供給される。
【００４４】トランジスタＱ１，Ｑ２のソース・ドレイ
ン領域１の一方には、電源配線３１に連結した配線パタ
ーンＭ１が、コンタクトホールＣＨを通じて接続されて
いる。また、トランジスタＱ４のソース・ドレイン領域
２の一方には、電源配線３２に連結した配線パターンＭ
１が、コンタクトホールＣＨを通じて接続されている。
さらに、トランジスタＱ１，Ｑ２のソース・ドレイン領
域１の他方と、トランジスタＱ３のソース・ドレイン領
域２の一方とが、コンタクトホールＣＨと配線パターン
Ｍ１とを通じて接続されている。この配線パターンＭ１
は、さらに、ビアホールＢＨを通じて、配線パターンＭ
２へと接続されている。そして、この配線パターンＭ２
を通じて、出力信号ＯＵＴが出力される。
ン領域１の一方には、電源配線３１に連結した配線パタ
ーンＭ１が、コンタクトホールＣＨを通じて接続されて
いる。また、トランジスタＱ４のソース・ドレイン領域
２の一方には、電源配線３２に連結した配線パターンＭ
１が、コンタクトホールＣＨを通じて接続されている。
さらに、トランジスタＱ１，Ｑ２のソース・ドレイン領
域１の他方と、トランジスタＱ３のソース・ドレイン領
域２の一方とが、コンタクトホールＣＨと配線パターン
Ｍ１とを通じて接続されている。この配線パターンＭ１
は、さらに、ビアホールＢＨを通じて、配線パターンＭ
２へと接続されている。そして、この配線パターンＭ２
を通じて、出力信号ＯＵＴが出力される。
【００４５】トランジスタＱ１，Ｑ２では、ボディコン
タクト領域９は、コンタクトホールＣＨと配線パターン
Ｍ１とを通じて、ゲートコンタクト領域５へと接続され
ている。同様に、トランジスタＱ３，Ｑ４において、ボ
ディコンタクト領域１０は、ゲートコンタクト領域７へ
と接続されている。すなわち、トランジスタＱ１〜Ｑ４
は、図６の回路図が示すように、ボディ制御型のＭＯＳ
トランジスタとして構成されている。ボディコンタクト
領域９（または１０）が、ＭＯＳトランジスタごとに、
分離絶縁膜２２（図４）によって分離されているため
に、ボディ制御型のＭＯＳトランジスタを構成すること
が可能となっている。
タクト領域９は、コンタクトホールＣＨと配線パターン
Ｍ１とを通じて、ゲートコンタクト領域５へと接続され
ている。同様に、トランジスタＱ３，Ｑ４において、ボ
ディコンタクト領域１０は、ゲートコンタクト領域７へ
と接続されている。すなわち、トランジスタＱ１〜Ｑ４
は、図６の回路図が示すように、ボディ制御型のＭＯＳ
トランジスタとして構成されている。ボディコンタクト
領域９（または１０）が、ＭＯＳトランジスタごとに、
分離絶縁膜２２（図４）によって分離されているため
に、ボディ制御型のＭＯＳトランジスタを構成すること
が可能となっている。
【００４６】さらに、トランジスタＱ１，Ｑ２に隣接す
るＭＯＳトランジスタ、すなわち、これらのトランジス
タを挟むトランジスタについては、ゲートコンタクト領
域５およびボディコンタクト領域９は、ともに、コンタ
クトホールＣＨおよび配線パターンＭ１を通じて電源配
線３１へと接続されている。同様に、トランジスタＱ
３，Ｑ４に隣接するＭＯＳトランジスタ、すなわち、こ
れらのトランジスタを挟むトランジスタについては、ゲ
ートコンタクト領域７およびボディコンタクト領域１０
は、ともに、コンタクトホールＣＨおよび配線パターン
Ｍ２を通じて電源配線３２へと接続されている。
るＭＯＳトランジスタ、すなわち、これらのトランジス
タを挟むトランジスタについては、ゲートコンタクト領
域５およびボディコンタクト領域９は、ともに、コンタ
クトホールＣＨおよび配線パターンＭ１を通じて電源配
線３１へと接続されている。同様に、トランジスタＱ
３，Ｑ４に隣接するＭＯＳトランジスタ、すなわち、こ
れらのトランジスタを挟むトランジスタについては、ゲ
ートコンタクト領域７およびボディコンタクト領域１０
は、ともに、コンタクトホールＣＨおよび配線パターン
Ｍ２を通じて電源配線３２へと接続されている。
【００４７】このように、トランジスタＱ１〜Ｑ４を挟
む位置にあるＭＯＳトランジスタは、遮断状態に保持さ
れる。それによって、トランジスタＱ１〜Ｑ４が形成さ
れる領域が、例えば他の回路が形成される他の領域か
ら、電気的に絶縁される。すなわち、トランジスタＱ１
〜Ｑ４が形成される領域は、他の領域から、ゲート分離
によって電気的に絶縁されている。
む位置にあるＭＯＳトランジスタは、遮断状態に保持さ
れる。それによって、トランジスタＱ１〜Ｑ４が形成さ
れる領域が、例えば他の回路が形成される他の領域か
ら、電気的に絶縁される。すなわち、トランジスタＱ１
〜Ｑ４が形成される領域は、他の領域から、ゲート分離
によって電気的に絶縁されている。
【００４８】ボディコンタクト領域９（または１０）
が、ゲート電極３（または４）から見て、ゲートコンタ
クト領域５（または７）の外側に形成されているため
に、ボディコンタクト領域９（または１０）は、ゲート
コンタクト領域５（または７）と電源配線３１（または
３２）との、いずれにも接続することが可能である。こ
れによって、ボディ制御型のＭＯＳトランジスタと、ゲ
ート分離を行うためのＭＯＳトランジスタとを、切換自
在に構成することが可能となっている。ゲート分離を実
現できるので、隣接するＭＯＳトランジスタの間に、電
気的絶縁を実現するための分離絶縁膜を形成する必要が
ない。その結果、ベーシックセルの高密度化、言い換え
ると、装置１０１の小型化が実現する。
が、ゲート電極３（または４）から見て、ゲートコンタ
クト領域５（または７）の外側に形成されているため
に、ボディコンタクト領域９（または１０）は、ゲート
コンタクト領域５（または７）と電源配線３１（または
３２）との、いずれにも接続することが可能である。こ
れによって、ボディ制御型のＭＯＳトランジスタと、ゲ
ート分離を行うためのＭＯＳトランジスタとを、切換自
在に構成することが可能となっている。ゲート分離を実
現できるので、隣接するＭＯＳトランジスタの間に、電
気的絶縁を実現するための分離絶縁膜を形成する必要が
ない。その結果、ベーシックセルの高密度化、言い換え
ると、装置１０１の小型化が実現する。
【００４９】＜2.実施の形態２＞図７に例示した装置１
０２では、ボディコンタクト領域９は、ゲートコンタク
ト領域５へ接続される。このため、入力信号Ｉ１が入力
されるゲートコンタクト領域６と、ボディコンタクト領
域９の間には、寄生抵抗が発生する。また、ボディ領域
１１は、その一端に連結されたボディコンタクト領域９
のみを通じて、ゲート電極３に接続されるために、ボデ
ィ領域１１の他端とゲート電極３との間にも、寄生抵抗
が発生する。
０２では、ボディコンタクト領域９は、ゲートコンタク
ト領域５へ接続される。このため、入力信号Ｉ１が入力
されるゲートコンタクト領域６と、ボディコンタクト領
域９の間には、寄生抵抗が発生する。また、ボディ領域
１１は、その一端に連結されたボディコンタクト領域９
のみを通じて、ゲート電極３に接続されるために、ボデ
ィ領域１１の他端とゲート電極３との間にも、寄生抵抗
が発生する。
【００５０】同様に、ボディコンタクト領域１０とゲー
トコンタクト領域８の間、および、ボディコンタクト領
域１０が連結されない側のボディ領域１２の端部とゲー
ト電極４の間にも、寄生抵抗が発生する。これらの寄生
抵抗は、図９の回路図において、抵抗成分Ｒとして表現
される。図９は、ＮＭＯＳトランジスタを例示してい
る。
トコンタクト領域８の間、および、ボディコンタクト領
域１０が連結されない側のボディ領域１２の端部とゲー
ト電極４の間にも、寄生抵抗が発生する。これらの寄生
抵抗は、図９の回路図において、抵抗成分Ｒとして表現
される。図９は、ＮＭＯＳトランジスタを例示してい
る。
【００５１】ゲート電極Ｇとボディ領域Ｂが、抵抗成分
Ｒを通じて接続されるために、ゲート電極Ｇへ入力され
る入力信号Ｉ１の周波数が高くなると、ボディ領域Ｂへ
と入力信号Ｉ１の電位が伝達され難くなる。実施の形態
２、および、つぎの実施の形態３に示す装置は、この問
題点を解消ないし緩和することによって、より高速での
動作が可能なＭＯＳトランジスタを実現する。
Ｒを通じて接続されるために、ゲート電極Ｇへ入力され
る入力信号Ｉ１の周波数が高くなると、ボディ領域Ｂへ
と入力信号Ｉ１の電位が伝達され難くなる。実施の形態
２、および、つぎの実施の形態３に示す装置は、この問
題点を解消ないし緩和することによって、より高速での
動作が可能なＭＯＳトランジスタを実現する。
【００５２】図１０は、実施の形態２の半導体装置を示
す平面図である。この装置１０３は、スライス工程を経
た後の装置である。この装置１０３は、図６の回路を実
現する点において、装置１０２と共通する。しかしなが
ら、装置１０３は、トランジスタＱ３，Ｑ４の各々につ
いて、一対のゲートコンタクト領域７，８が、ゲート電
極４を通じてだけでなく、コンタクトホールＣＨと配線
パターンＭ１をも通じて接続されている点において、装
置１０２とは特徴的に異なっている。
す平面図である。この装置１０３は、スライス工程を経
た後の装置である。この装置１０３は、図６の回路を実
現する点において、装置１０２と共通する。しかしなが
ら、装置１０３は、トランジスタＱ３，Ｑ４の各々につ
いて、一対のゲートコンタクト領域７，８が、ゲート電
極４を通じてだけでなく、コンタクトホールＣＨと配線
パターンＭ１をも通じて接続されている点において、装
置１０２とは特徴的に異なっている。
【００５３】ゲート電極３（または４）がポリシリコン
で構成されるときには、これらの抵抗は、シリサイド技
術を用いてそれらの抵抗を低く抑えた場合においても、
約８Ω程度の大きさを有している。これに対して、配線
パターンＭ１によって接続されたときのゲートコンタク
ト領域７，８の間の抵抗は、配線パターンＭ１の材料
が、Ａｌ−Ｓｉ−Ｃｕであるときの例を挙げると、約５
０ｍΩ程度と、大幅に引き下げられる。
で構成されるときには、これらの抵抗は、シリサイド技
術を用いてそれらの抵抗を低く抑えた場合においても、
約８Ω程度の大きさを有している。これに対して、配線
パターンＭ１によって接続されたときのゲートコンタク
ト領域７，８の間の抵抗は、配線パターンＭ１の材料
が、Ａｌ−Ｓｉ−Ｃｕであるときの例を挙げると、約５
０ｍΩ程度と、大幅に引き下げられる。
【００５４】すなわち、トランジスタＱ３，Ｑ４に関し
て、ゲートコンタクト領域７，８の間の寄生抵抗が大幅
に低減され、図９に示した抵抗成分Ｒが引き下げられ
る。その結果、トランジスタＱ３，Ｑ４の動作速度が向
上し、さらに、トランジスタＱ１，Ｑ２を含めた回路全
体についても、動作速度の改善がもたらされる。
て、ゲートコンタクト領域７，８の間の寄生抵抗が大幅
に低減され、図９に示した抵抗成分Ｒが引き下げられ
る。その結果、トランジスタＱ３，Ｑ４の動作速度が向
上し、さらに、トランジスタＱ１，Ｑ２を含めた回路全
体についても、動作速度の改善がもたらされる。
【００５５】図１１および図１２は、トランジスタＱ
１，Ｑ２についても、動作速度の向上を図るべく構成さ
れた装置を示す平面図である。図１１の装置１０４で
は、トランジスタＱ１，Ｑ２の各々についても、装置１
０３のトランジスタＱ３，Ｑ４と同様に、ゲートコンタ
クト領域５，６の間が、コンタクトホールＣＨと配線パ
ターンＭ１とを通じて接続されている。
１，Ｑ２についても、動作速度の向上を図るべく構成さ
れた装置を示す平面図である。図１１の装置１０４で
は、トランジスタＱ１，Ｑ２の各々についても、装置１
０３のトランジスタＱ３，Ｑ４と同様に、ゲートコンタ
クト領域５，６の間が、コンタクトホールＣＨと配線パ
ターンＭ１とを通じて接続されている。
【００５６】また、トランジスタＱ１，Ｑ２のソース・
ドレイン領域１から出力信号ＯＵＴを伝えるための配線
パターンＭ１の一部は、ビアホールＢＨを通じて接続さ
れる配線パターンＭ２へと置き換えられている。それに
よって、トランジスタＱ２のゲートコンタクト領域５，
６の間を接続する配線パターンＭ１と、出力信号ＯＵＴ
を伝える配線パターンとが、短絡することなく交差する
こと、すなわち立体交差が可能となっている。
ドレイン領域１から出力信号ＯＵＴを伝えるための配線
パターンＭ１の一部は、ビアホールＢＨを通じて接続さ
れる配線パターンＭ２へと置き換えられている。それに
よって、トランジスタＱ２のゲートコンタクト領域５，
６の間を接続する配線パターンＭ１と、出力信号ＯＵＴ
を伝える配線パターンとが、短絡することなく交差する
こと、すなわち立体交差が可能となっている。
【００５７】図１２に示す装置１０５では、出力信号Ｏ
ＵＴを伝える配線パターンは、装置１０３と同様に、配
線パターンＭ１で構成される一方で、トランジスタＱ２
のゲートコンタクト領域５，６を接続する配線パターン
が、配線パターンＭ２で構成されている。これによっ
て、装置１０４と同様に、双方の配線パターンの立体交
差が実現されている。
ＵＴを伝える配線パターンは、装置１０３と同様に、配
線パターンＭ１で構成される一方で、トランジスタＱ２
のゲートコンタクト領域５，６を接続する配線パターン
が、配線パターンＭ２で構成されている。これによっ
て、装置１０４と同様に、双方の配線パターンの立体交
差が実現されている。
【００５８】このように、配線パターンＭ１，Ｍ２を、
適宜、使い分けることによって、回路を構成するトラン
ジスタの中の所望のトランジスタについて、一対のゲー
トコンタクト領域の間を配線パターンで接続することが
可能である。それによって、回路の動作速度を向上させ
ることができる。
適宜、使い分けることによって、回路を構成するトラン
ジスタの中の所望のトランジスタについて、一対のゲー
トコンタクト領域の間を配線パターンで接続することが
可能である。それによって、回路の動作速度を向上させ
ることができる。
【００５９】＜3.実施の形態３＞図１３は、実施の形態
３の半導体装置の平面図である。この装置１０６は、マ
スタ工程後の中間段階の半導体装置に相当する。装置１
０６では、ボディ領域１１のボディコンタクト領域９が
連結される一端とは異なる他端に、もう一つのボディコ
ンタクト領域４１が連結されている。同様に、ボディ領
域１２のボディコンタクト領域１０が連結される一端と
は異なる他端に、もう一つのボディコンタクト領域４２
が連結されている。装置１０６は、これらの点におい
て、装置１０１（図１）とは特徴的に異なっている。
３の半導体装置の平面図である。この装置１０６は、マ
スタ工程後の中間段階の半導体装置に相当する。装置１
０６では、ボディ領域１１のボディコンタクト領域９が
連結される一端とは異なる他端に、もう一つのボディコ
ンタクト領域４１が連結されている。同様に、ボディ領
域１２のボディコンタクト領域１０が連結される一端と
は異なる他端に、もう一つのボディコンタクト領域４２
が連結されている。装置１０６は、これらの点におい
て、装置１０１（図１）とは特徴的に異なっている。
【００６０】ボディコンタクト領域４１はボディコンタ
クト領域９と同等に構成される。すなわち、ボディコン
タクト領域４１は、ＳＯＩ層１７に選択的に形成され、
その上面はＳＯＩ層１７の上主面に露出し、その底面は
絶縁層２１の上主面に達している。また、ボディコンタ
クト領域４１は、ボディ領域１１と同一の導電型を有
し、ボディ領域１１とは一体的に連結している。
クト領域９と同等に構成される。すなわち、ボディコン
タクト領域４１は、ＳＯＩ層１７に選択的に形成され、
その上面はＳＯＩ層１７の上主面に露出し、その底面は
絶縁層２１の上主面に達している。また、ボディコンタ
クト領域４１は、ボディ領域１１と同一の導電型を有
し、ボディ領域１１とは一体的に連結している。
【００６１】さらに、ボディコンタクト領域４１は、ボ
ディ領域１１と配線パターンとを中継するための半導体
領域であるために、その不純物濃度は、好ましくはボデ
ィ領域１１よりも高く設定される。また、同じ理由によ
り、ボディコンタクト領域４１の対称軸ＳＡに沿った幅
は、ボディ領域１１の幅よりも広く設定される。ボディ
コンタクト領域４１は、さらに、ゲート電極３から見
て、ゲートコンタクト領域６よりも外側の位置を占める
ように形成される。ボディコンタクト領域４２も、以上
に述べたボディコンタクト領域４１と同様に構成され
る。
ディ領域１１と配線パターンとを中継するための半導体
領域であるために、その不純物濃度は、好ましくはボデ
ィ領域１１よりも高く設定される。また、同じ理由によ
り、ボディコンタクト領域４１の対称軸ＳＡに沿った幅
は、ボディ領域１１の幅よりも広く設定される。ボディ
コンタクト領域４１は、さらに、ゲート電極３から見
て、ゲートコンタクト領域６よりも外側の位置を占める
ように形成される。ボディコンタクト領域４２も、以上
に述べたボディコンタクト領域４１と同様に構成され
る。
【００６２】図１３のＦ−Ｆ切断線に沿った断面は、図
４と同様に描かれる。すなわち、図４において、ボディ
コンタクト領域１０をボディコンタクト領域４２へ、ゲ
ートコンタクト領域７をゲートコンタクト領域６へと置
き換えた図が、Ｆ−Ｆ切断線に沿った断面図となる。し
たがって、隣り合うボディコンタクト領域４２どうし
は、分離絶縁膜２３によって電気的に絶縁されている。
ボディコンタクト領域４１についても同様である。
４と同様に描かれる。すなわち、図４において、ボディ
コンタクト領域１０をボディコンタクト領域４２へ、ゲ
ートコンタクト領域７をゲートコンタクト領域６へと置
き換えた図が、Ｆ−Ｆ切断線に沿った断面図となる。し
たがって、隣り合うボディコンタクト領域４２どうし
は、分離絶縁膜２３によって電気的に絶縁されている。
ボディコンタクト領域４１についても同様である。
【００６３】装置１０６では、ボディコンタクト領域４
１，４２が設けられるために、ボディコンタクト領域４
１とゲートコンタクト領域６とを接続すること、およ
び、ボディコンタクト領域４２とゲートコンタクト領域
８とを接続することが可能となる。これによって、装置
１０１に比べて、寄生的な抵抗成分Ｒを低減することが
可能となる。
１，４２が設けられるために、ボディコンタクト領域４
１とゲートコンタクト領域６とを接続すること、およ
び、ボディコンタクト領域４２とゲートコンタクト領域
８とを接続することが可能となる。これによって、装置
１０１に比べて、寄生的な抵抗成分Ｒを低減することが
可能となる。
【００６４】装置１０６では、ボディ領域１１は、ボデ
ィコンタクト領域４１へ接続されるために、ゲートコン
タクト領域６の直下にも延長して形成されなければなら
ない。しかしながら、装置１０６では、ゲートコンタク
ト領域６の直下に存在するボディ領域１１は、ゲート電
極３の直下に位置するボディ領域１１と同一幅に形成さ
れている。したがって、ゲートコンタクト領域６の幅
は、専ら、中継という目的を果たすに必要な広さに設定
すれば足りる。
ィコンタクト領域４１へ接続されるために、ゲートコン
タクト領域６の直下にも延長して形成されなければなら
ない。しかしながら、装置１０６では、ゲートコンタク
ト領域６の直下に存在するボディ領域１１は、ゲート電
極３の直下に位置するボディ領域１１と同一幅に形成さ
れている。したがって、ゲートコンタクト領域６の幅
は、専ら、中継という目的を果たすに必要な広さに設定
すれば足りる。
【００６５】その結果、装置１０６においても装置１０
１と同様に、ベーシックセルＢＣの対称軸ＳＡ（セルの
配列方向）に沿った幅を狭く保ちつつ、しかも、ゲート
コンタクト領域６の間の間隔Ｗを、必要な広さに確保す
ることが可能となる。ゲートコンタクト領域８について
も同様である。このことは、ベーシックセルＢＣの高密
度化に寄与する。
１と同様に、ベーシックセルＢＣの対称軸ＳＡ（セルの
配列方向）に沿った幅を狭く保ちつつ、しかも、ゲート
コンタクト領域６の間の間隔Ｗを、必要な広さに確保す
ることが可能となる。ゲートコンタクト領域８について
も同様である。このことは、ベーシックセルＢＣの高密
度化に寄与する。
【００６６】図１４は、装置１０６の上にスライス工程
を実行することによって、図６の集積回路を実現した半
導体装置の平面図である。この装置１０７では、トラン
ジスタＱ１，Ｑ２の各々において、ゲートコンタクト領
域６とボディコンタクト領域４１とが、コンタクトホー
ルＣＨと配線パターンＭ１を通じて接続されている。ま
た、同様に、トランジスタＱ３，Ｑ４の各々において、
ゲートコンタクト領域８とボディコンタクト領域４２と
が、コンタクトホールＣＨと配線パターンＭ１を通じて
接続されている。装置１０７は、この点において、装置
１０２とは特徴的に異なっている。
を実行することによって、図６の集積回路を実現した半
導体装置の平面図である。この装置１０７では、トラン
ジスタＱ１，Ｑ２の各々において、ゲートコンタクト領
域６とボディコンタクト領域４１とが、コンタクトホー
ルＣＨと配線パターンＭ１を通じて接続されている。ま
た、同様に、トランジスタＱ３，Ｑ４の各々において、
ゲートコンタクト領域８とボディコンタクト領域４２と
が、コンタクトホールＣＨと配線パターンＭ１を通じて
接続されている。装置１０７は、この点において、装置
１０２とは特徴的に異なっている。
【００６７】ボディ領域１１の双方の端部が、ボディコ
ンタクト領域９，４１を通じてゲートコンタクト領域
５，６へと接続されるので、入力信号Ｉ１，Ｉ２が入力
されるゲートコンタクト領域６と、ボディ領域１１の全
体との間の寄生抵抗が、約１／２へと低く抑えられる。
その結果、図９に示した抵抗成分Ｒが低減されるので、
トランジスタＱ１，Ｑ２の動作速度が向上する。同様
に、ボディ領域１２の双方の端部が、ボディコンタクト
領域１０，４２を通じてゲートコンタクト領域７，８へ
と接続されるので、トランジスタＱ３，Ｑ４の動作速度
も向上する。
ンタクト領域９，４１を通じてゲートコンタクト領域
５，６へと接続されるので、入力信号Ｉ１，Ｉ２が入力
されるゲートコンタクト領域６と、ボディ領域１１の全
体との間の寄生抵抗が、約１／２へと低く抑えられる。
その結果、図９に示した抵抗成分Ｒが低減されるので、
トランジスタＱ１，Ｑ２の動作速度が向上する。同様
に、ボディ領域１２の双方の端部が、ボディコンタクト
領域１０，４２を通じてゲートコンタクト領域７，８へ
と接続されるので、トランジスタＱ３，Ｑ４の動作速度
も向上する。
【００６８】図１４には、ゲート分離に供されるＭＯＳ
トランジスタについては、ゲートコンタクト領域６（ま
たは８）とボディコンタクト領域４１（または４２）
が、配線パターンを通じて接続されない例が示されてい
る。ゲート分離に供されるＭＯＳトランジスタでは、ボ
ディ領域１１（または１２）の電位は、一定の電源電位
ＶＤＤ（またはＧＮＤ）に固定されるので、ゲートコン
タクト領域６（または８）とボディコンタクト領域４１
（または４２）とが接続されなくても支障はない。
トランジスタについては、ゲートコンタクト領域６（ま
たは８）とボディコンタクト領域４１（または４２）
が、配線パターンを通じて接続されない例が示されてい
る。ゲート分離に供されるＭＯＳトランジスタでは、ボ
ディ領域１１（または１２）の電位は、一定の電源電位
ＶＤＤ（またはＧＮＤ）に固定されるので、ゲートコン
タクト領域６（または８）とボディコンタクト領域４１
（または４２）とが接続されなくても支障はない。
【００６９】＜4.実施の形態４＞実施の形態４の装置の
説明に先立って、その背景となる問題点について説明す
る。図１５は、ゲート電極とボディ領域とが接続された
ボディ制御型のＭＯＳトランジスタで構成される回路を
示す回路図である。この回路は、縦続接続された２個の
インバータを備えている。電源電位ＶＤＤ，ＧＮＤの間
の電圧、すなわち電源電圧が、仮に、0.5Vに設定された
中で、この装置が動作する場合について説明する。
説明に先立って、その背景となる問題点について説明す
る。図１５は、ゲート電極とボディ領域とが接続された
ボディ制御型のＭＯＳトランジスタで構成される回路を
示す回路図である。この回路は、縦続接続された２個の
インバータを備えている。電源電位ＶＤＤ，ＧＮＤの間
の電圧、すなわち電源電圧が、仮に、0.5Vに設定された
中で、この装置が動作する場合について説明する。
【００７０】前段のインバータの入力信号ＩＮが、ロウ
レベル（0V）であるときには、その出力信号ＯＵＴ、す
なわち後段のインバータの入力信号ＩＮは、ハイレベル
（0.5V）となる。その結果、後段のインバータの出力信
号ＯＵＴは、ロウレベルとなる。
レベル（0V）であるときには、その出力信号ＯＵＴ、す
なわち後段のインバータの入力信号ＩＮは、ハイレベル
（0.5V）となる。その結果、後段のインバータの出力信
号ＯＵＴは、ロウレベルとなる。
【００７１】ところで、図１５の回路に含まれるトラン
ジスタＴ１〜Ｔ４の中のＰＭＯＳトランジスタＴ１，Ｔ
３では、ボディ領域（Ｎ型）とソース・ドレイン領域
（Ｐ+型）が、ダイオードを形成している。同様に、Ｎ
ＭＯＳトランジスタＴ２，Ｔ４では、ボディ領域（Ｐ
型）とソース・ドレイン領域（Ｎ+型）が、ダイオード
を形成している。一般に、シリコンダイオードのオン電
圧（順方向電圧）は、0.8V程度であるが、0.5V程度の順
方向電圧が印加されると、わずかながらリーク電流が順
方向に流れる。
ジスタＴ１〜Ｔ４の中のＰＭＯＳトランジスタＴ１，Ｔ
３では、ボディ領域（Ｎ型）とソース・ドレイン領域
（Ｐ+型）が、ダイオードを形成している。同様に、Ｎ
ＭＯＳトランジスタＴ２，Ｔ４では、ボディ領域（Ｐ
型）とソース・ドレイン領域（Ｎ+型）が、ダイオード
を形成している。一般に、シリコンダイオードのオン電
圧（順方向電圧）は、0.8V程度であるが、0.5V程度の順
方向電圧が印加されると、わずかながらリーク電流が順
方向に流れる。
【００７２】後段のインバータの出力信号ＯＵＴが、ロ
ウレベルであるときには、トランジスタＴ４において、
ボディ領域（Ｐ型）とソース・ドレイン領域（Ｎ+型）
で構成されるダイオードには、0.5Vの順方向電圧が印加
される。その結果、このダイオードには、リーク電流が
流れる。このため、図１５に矢印で示す経路に沿って、
リーク電流が流れる。回路が特に大規模集積回路である
場合には、このリーク電流は、スタンバイ状態にあると
きの消費電力を高める要因となる。
ウレベルであるときには、トランジスタＴ４において、
ボディ領域（Ｐ型）とソース・ドレイン領域（Ｎ+型）
で構成されるダイオードには、0.5Vの順方向電圧が印加
される。その結果、このダイオードには、リーク電流が
流れる。このため、図１５に矢印で示す経路に沿って、
リーク電流が流れる。回路が特に大規模集積回路である
場合には、このリーク電流は、スタンバイ状態にあると
きの消費電力を高める要因となる。
【００７３】実施の形態４では、スタンバイ状態にある
ときの消費電流、すなわち、スタンバイ電流を低減する
ように構成された半導体装置について説明する。図１６
に例示する回路は、実施の形態４の半導体装置の一例を
示す回路図である。この回路は、図１５の回路と同様
に、２段のインバータを備えており、論理演算機能に関
しては、図１５の回路と同等である。
ときの消費電流、すなわち、スタンバイ電流を低減する
ように構成された半導体装置について説明する。図１６
に例示する回路は、実施の形態４の半導体装置の一例を
示す回路図である。この回路は、図１５の回路と同様
に、２段のインバータを備えており、論理演算機能に関
しては、図１５の回路と同等である。
【００７４】しかしながら、図１６の回路では、前段の
インバータに属するトランジスタＴ１，Ｔ２は、ゲート
電極とボディ領域とが接続されたボディ制御型のＭＯＳ
トランジスタとして構成されているが、後段のインバー
タに属するトランジスタＴ３，Ｔ４は、ボディ領域とソ
ース・ドレイン領域とが接続されたボディ固定型のＭＯ
Ｓトランジスタとして構成されている。このため、トラ
ンジスタＴ３，Ｔ４のリーク電流が解消される。その結
果、図１６の回路全体のスタンバイ電流も節減される。
インバータに属するトランジスタＴ１，Ｔ２は、ゲート
電極とボディ領域とが接続されたボディ制御型のＭＯＳ
トランジスタとして構成されているが、後段のインバー
タに属するトランジスタＴ３，Ｔ４は、ボディ領域とソ
ース・ドレイン領域とが接続されたボディ固定型のＭＯ
Ｓトランジスタとして構成されている。このため、トラ
ンジスタＴ３，Ｔ４のリーク電流が解消される。その結
果、図１６の回路全体のスタンバイ電流も節減される。
【００７５】このように、複数のＭＯＳトランジスタを
備える回路を、ボディ制御型のトランジスタとボディ固
定型のトランジスタとが混在するように、構成すること
によって、スタンバイ電流を低く抑えることが可能とな
る。一方、ボディ制御型のトランジスタは、ボディ固定
型のトランジスタに比べて、動作速度が高いという利点
を持っている。
備える回路を、ボディ制御型のトランジスタとボディ固
定型のトランジスタとが混在するように、構成すること
によって、スタンバイ電流を低く抑えることが可能とな
る。一方、ボディ制御型のトランジスタは、ボディ固定
型のトランジスタに比べて、動作速度が高いという利点
を持っている。
【００７６】したがって、好ましくは、容量負荷が大き
い部位、あるいは、高速動作が要求される経路（クリテ
ィカルパス）に位置するトランジスタにのみ、ボディ制
御型のトランジスタが配置され、その他の部位には、ボ
ディ固定型のトランジスタが配置される。それにより、
ボディ制御型のトランジスタのみが配置された回路に比
べて、動作速度の劣化を抑えつつ、スタンバイ電流を節
減し得る回路が実現する。これに対して、動作速度が問
題とならずに、専らスタンバイ電流の節減のみが重視さ
れる集積回路においては、すべてのトランジスタをボデ
ィ固定型として構成することも可能である。
い部位、あるいは、高速動作が要求される経路（クリテ
ィカルパス）に位置するトランジスタにのみ、ボディ制
御型のトランジスタが配置され、その他の部位には、ボ
ディ固定型のトランジスタが配置される。それにより、
ボディ制御型のトランジスタのみが配置された回路に比
べて、動作速度の劣化を抑えつつ、スタンバイ電流を節
減し得る回路が実現する。これに対して、動作速度が問
題とならずに、専らスタンバイ電流の節減のみが重視さ
れる集積回路においては、すべてのトランジスタをボデ
ィ固定型として構成することも可能である。
【００７７】マスタ工程後の装置１０１，１０６（図
１，図１３）は、多数のＭＯＳトランジスタを、個別
に、ボディ制御型とボディ固定型のいずれにも自在に設
定することが可能である。図１７の回路図で示される回
路を実現する半導体装置の例を用いて、このことを以下
に説明する。図１７の回路は、図６の回路と、論理演算
機能に関しては同等であり、すべてのトランジスタＱ１
〜Ｑ４がボディ固定型である点において相違する。
１，図１３）は、多数のＭＯＳトランジスタを、個別
に、ボディ制御型とボディ固定型のいずれにも自在に設
定することが可能である。図１７の回路図で示される回
路を実現する半導体装置の例を用いて、このことを以下
に説明する。図１７の回路は、図６の回路と、論理演算
機能に関しては同等であり、すべてのトランジスタＱ１
〜Ｑ４がボディ固定型である点において相違する。
【００７８】図１８は、装置１０１のベーシックセルを
用いて、図１７の回路を実現した半導体装置の例を示す
平面図である。この装置１０８では、トランジスタＱ
１，Ｑ２の各々のボディコンタクト領域９は、コンタク
トホールＣＨと配線パターンＭ１とを通じて、ゲートコ
ンタクト領域５ではなく、電源配線３１へと接続されて
いる。同様に、トランジスタＱ３，Ｑ４の各々のボディ
コンタクト領域１０は、ゲートコンタクト領域７ではな
く、電源配線３２へと接続されている。この点におい
て、装置１０８は、装置１０２とは特徴的に相違してい
る。
用いて、図１７の回路を実現した半導体装置の例を示す
平面図である。この装置１０８では、トランジスタＱ
１，Ｑ２の各々のボディコンタクト領域９は、コンタク
トホールＣＨと配線パターンＭ１とを通じて、ゲートコ
ンタクト領域５ではなく、電源配線３１へと接続されて
いる。同様に、トランジスタＱ３，Ｑ４の各々のボディ
コンタクト領域１０は、ゲートコンタクト領域７ではな
く、電源配線３２へと接続されている。この点におい
て、装置１０８は、装置１０２とは特徴的に相違してい
る。
【００７９】すなわち、装置１０２では、トランジスタ
Ｑ１〜Ｑ４の各々は、ボディ制御型であったのに対し
て、装置１０８では、いずれれも、ボディ固定型に設定
されている。装置１０２と装置１０８では、すべてのト
ランジスタＱ１〜Ｑ４が、共通して、ボディ制御型かボ
ディ固定型に設定されているが、トランジスタＱ１〜Ｑ
４の中の一部をボディ制御型とし、他をボディ固定型と
することも、同様に可能であることは、図７および図１
８から自明である。
Ｑ１〜Ｑ４の各々は、ボディ制御型であったのに対し
て、装置１０８では、いずれれも、ボディ固定型に設定
されている。装置１０２と装置１０８では、すべてのト
ランジスタＱ１〜Ｑ４が、共通して、ボディ制御型かボ
ディ固定型に設定されているが、トランジスタＱ１〜Ｑ
４の中の一部をボディ制御型とし、他をボディ固定型と
することも、同様に可能であることは、図７および図１
８から自明である。
【００８０】図１９は、装置１０６のベーシックセルを
用いて、図１７の回路を実現した半導体装置の例を示す
平面図である。この装置１０９では、トランジスタＱ
１，Ｑ２の各々のボディコンタクト領域９は、コンタク
トホールＣＨと配線パターンＭ１とを通じて、ゲートコ
ンタクト領域５ではなく、電源配線３１へと接続されて
いる。同様に、トランジスタＱ３，Ｑ４の各々のボディ
コンタクト領域１０は、ゲートコンタクト領域７ではな
く、電源配線３２へと接続されている。
用いて、図１７の回路を実現した半導体装置の例を示す
平面図である。この装置１０９では、トランジスタＱ
１，Ｑ２の各々のボディコンタクト領域９は、コンタク
トホールＣＨと配線パターンＭ１とを通じて、ゲートコ
ンタクト領域５ではなく、電源配線３１へと接続されて
いる。同様に、トランジスタＱ３，Ｑ４の各々のボディ
コンタクト領域１０は、ゲートコンタクト領域７ではな
く、電源配線３２へと接続されている。
【００８１】さらに、トランジスタＱ１，Ｑ２の各々の
ボディコンタクト領域４１上には、コンタクトホールＣ
Ｈが形成されず、ボディコンタクト領域４１とゲートコ
ンタクト領域６とは互いに接続されない。同様に、トラ
ンジスタＱ３，Ｑ４の各々のボディコンタクト領域４２
上には、コンタクトホールＣＨが形成されず、ボディコ
ンタクト領域４２とゲートコンタクト領域８とは互いに
接続されない。これらの点において、装置１０９は、装
置１０７（図１４）とは、特徴的に異なっている。
ボディコンタクト領域４１上には、コンタクトホールＣ
Ｈが形成されず、ボディコンタクト領域４１とゲートコ
ンタクト領域６とは互いに接続されない。同様に、トラ
ンジスタＱ３，Ｑ４の各々のボディコンタクト領域４２
上には、コンタクトホールＣＨが形成されず、ボディコ
ンタクト領域４２とゲートコンタクト領域８とは互いに
接続されない。これらの点において、装置１０９は、装
置１０７（図１４）とは、特徴的に異なっている。
【００８２】装置１０９において、ボディコンタクト領
域４１は、他方のボディコンタクト領域９とは異なり、
電源配線３１には接続されない。しかしながら、ボディ
領域１１の電位は、電源配線３１の電位に固定されるの
で、ボディコンタクト領域４１が電源配線３１に接続さ
れないことそれ自体が、動作速度の劣化をもたらす恐れ
はない。ボディコンタクト領域４２についても、同様の
ことが言える。
域４１は、他方のボディコンタクト領域９とは異なり、
電源配線３１には接続されない。しかしながら、ボディ
領域１１の電位は、電源配線３１の電位に固定されるの
で、ボディコンタクト領域４１が電源配線３１に接続さ
れないことそれ自体が、動作速度の劣化をもたらす恐れ
はない。ボディコンタクト領域４２についても、同様の
ことが言える。
【００８３】＜5.変形例＞以上の各実施の形態では、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの双方が形
成されたＣＭＯＳ型のゲートアレイ型の半導体装置につ
いて説明したが、それらの一方のみを含むゲートアレイ
型の半導体装置を、同様に構成することも可能である。
ＭＯＳトランジスタとＮＭＯＳトランジスタの双方が形
成されたＣＭＯＳ型のゲートアレイ型の半導体装置につ
いて説明したが、それらの一方のみを含むゲートアレイ
型の半導体装置を、同様に構成することも可能である。
【００８４】
【発明の効果】第１の発明の装置は、ゲートアレイ型
で、しかもＳＯＩ型の半導体装置として構成されるの
で、この装置をベースとしてスライス工程を実行するこ
とによって、高速動作、低消費電力という特性上の利点
を有する様々な種類の集積回路が、短い開発期間で実現
可能である。特に、ボディコンタクト領域とゲート電極
との間にゲートコンタクト領域が位置するので、スライ
ス工程の中で、ボディコンタクト領域を、接続配線を通
じて、ゲートコンタクト領域へ接続することも、電源配
線へと接続することも、また双方に接続することも可能
である。
で、しかもＳＯＩ型の半導体装置として構成されるの
で、この装置をベースとしてスライス工程を実行するこ
とによって、高速動作、低消費電力という特性上の利点
を有する様々な種類の集積回路が、短い開発期間で実現
可能である。特に、ボディコンタクト領域とゲート電極
との間にゲートコンタクト領域が位置するので、スライ
ス工程の中で、ボディコンタクト領域を、接続配線を通
じて、ゲートコンタクト領域へ接続することも、電源配
線へと接続することも、また双方に接続することも可能
である。
【００８５】第２の発明の装置では、隣り合うセル領域
の間で、ボディコンタクト領域が分離絶縁膜によって分
離されているので、ボディコンタクト領域とゲートコン
タクト領域とを電気的に接続することによって、ボディ
制御型のＭＯＳトランジスタを備える回路を実現するこ
とができる。
の間で、ボディコンタクト領域が分離絶縁膜によって分
離されているので、ボディコンタクト領域とゲートコン
タクト領域とを電気的に接続することによって、ボディ
制御型のＭＯＳトランジスタを備える回路を実現するこ
とができる。
【００８６】第３の発明の装置では、一部のセル領域に
おいては、ボディコンタクト領域とゲートコンタクト領
域とが接続されているので、動作速度の高いボディ制御
型のＭＯＳトランジスタを備える回路が実現する。
おいては、ボディコンタクト領域とゲートコンタクト領
域とが接続されているので、動作速度の高いボディ制御
型のＭＯＳトランジスタを備える回路が実現する。
【００８７】第４の発明の装置では、ボディ制御型とボ
ディ固定型のＭＯＳトランジスタが混在した回路が実現
するので、高速化を損なうことなく消費電力を節減する
ことが可能である。
ディ固定型のＭＯＳトランジスタが混在した回路が実現
するので、高速化を損なうことなく消費電力を節減する
ことが可能である。
【００８８】第５の発明の装置では、隣り合うセル領域
の間でソース・ドレイン領域が一体的に連結されてお
り、しかも、スライス工程において、電源配線とボディ
コンタクト領域とゲートコンタクト領域とを接続するこ
とが可能であるので、一部のセル領域においてゲート分
離を構成することによって、集積度の高い回路を実現す
ることが可能である。
の間でソース・ドレイン領域が一体的に連結されてお
り、しかも、スライス工程において、電源配線とボディ
コンタクト領域とゲートコンタクト領域とを接続するこ
とが可能であるので、一部のセル領域においてゲート分
離を構成することによって、集積度の高い回路を実現す
ることが可能である。
【００８９】第６の発明の装置では、一部のセル領域に
おいて、電源配線とボディコンタクト領域とゲートコン
タクト領域とが、接続配線によって電気的に接続されて
いるので、ゲート分離によって回路要素が分離された集
積度の高い回路が実現する。
おいて、電源配線とボディコンタクト領域とゲートコン
タクト領域とが、接続配線によって電気的に接続されて
いるので、ゲート分離によって回路要素が分離された集
積度の高い回路が実現する。
【００９０】第７の発明の装置では、ボディコンタクト
領域が、ボディ領域の両端の双方に連結するので、これ
らの領域を通じて、ボディ領域の両端をゲート電極の両
端にそれぞれ、接続することにより、ボディ領域の電気
抵抗を引き下げ、ＭＯＳトランジスタの動作速度を高め
ることが可能である。
領域が、ボディ領域の両端の双方に連結するので、これ
らの領域を通じて、ボディ領域の両端をゲート電極の両
端にそれぞれ、接続することにより、ボディ領域の電気
抵抗を引き下げ、ＭＯＳトランジスタの動作速度を高め
ることが可能である。
【００９１】第８の発明の装置では、ゲート電極よりも
電気抵抗の低い接続配線によって、ゲート電極の両端が
接続される。その結果、ゲート電極の電気抵抗が、実効
的に引き下げられるので、動作速度の高いＭＯＳトラン
ジスタを含む回路を実現することが可能である。
電気抵抗の低い接続配線によって、ゲート電極の両端が
接続される。その結果、ゲート電極の電気抵抗が、実効
的に引き下げられるので、動作速度の高いＭＯＳトラン
ジスタを含む回路を実現することが可能である。
【００９２】第９の発明の装置では、ボディコンタクト
領域の幅が、ボディ領域よりも広いので、接続配線を容
易にボディコンタクト領域へと接続することができる。
さらに、ボディ領域が、ゲートコンタクト領域の直下の
部分においても、ボディコンタクト領域よりも幅が狭い
ので、ゲートコンタクト領域を、マージンを見込んで幅
広く設定する必要がない。このため、セル領域の配列間
隔を狭くして、回路の集積度を高めることが可能であ
る。
領域の幅が、ボディ領域よりも広いので、接続配線を容
易にボディコンタクト領域へと接続することができる。
さらに、ボディ領域が、ゲートコンタクト領域の直下の
部分においても、ボディコンタクト領域よりも幅が狭い
ので、ゲートコンタクト領域を、マージンを見込んで幅
広く設定する必要がない。このため、セル領域の配列間
隔を狭くして、回路の集積度を高めることが可能であ
る。
【００９３】第１０の発明の装置では、ボディコンタク
ト領域の幅が、ボディ領域よりも広いので、接続配線を
容易にボディコンタクト領域へと接続することができ
る。さらに、ボディ領域が、ゲートコンタクト領域の直
下の部分においても、ボディコンタクト領域よりも幅が
狭いので、ゲートコンタクト領域を、マージンを見込ん
で幅広く設定する必要がない。このため、半導体層に占
めるＭＯＳトランジスタの面積を節減することができ
る。
ト領域の幅が、ボディ領域よりも広いので、接続配線を
容易にボディコンタクト領域へと接続することができ
る。さらに、ボディ領域が、ゲートコンタクト領域の直
下の部分においても、ボディコンタクト領域よりも幅が
狭いので、ゲートコンタクト領域を、マージンを見込ん
で幅広く設定する必要がない。このため、半導体層に占
めるＭＯＳトランジスタの面積を節減することができ
る。
【図１】 実施の形態１のマスタ工程後の装置の平面図
である。
である。
【図２】 図１のＡ−Ａ切断線に沿った断面図である。
【図３】 図１のＢ−Ｂ切断線に沿った断面図である。
【図４】 図１のＣ−Ｃ切断線に沿った断面図である。
【図５】 図１のＤ−Ｄ切断線に沿った断面図である。
【図６】 実施の形態１のスライス工程後の装置の回路
図である。
図である。
【図７】 実施の形態１のスライス工程後の装置の平面
図である。
図である。
【図８】 図７のＥ−Ｅ切断線に沿った断面図である。
【図９】 実施の形態２の装置の背景を説明する回路図
である。
である。
【図１０】 実施の形態２の装置の平面図である。
【図１１】 実施の形態２の別の装置例の平面図であ
る。
る。
【図１２】 実施の形態２のさらに別の装置例の平面図
である。
である。
【図１３】 実施の形態３のマスタ工程後の装置の平面
図である。
図である。
【図１４】 実施の形態３のスライス工程後の装置の平
面図である。
面図である。
【図１５】 実施の形態４の背景を説明する回路図であ
る。
る。
【図１６】 実施の形態４の装置の回路図である。
【図１７】 実施の形態４の別の装置の回路図である。
【図１８】 図１７の装置の平面図である。
【図１９】 実施の形態４のさらに別の装置の平面図で
ある。
ある。
１，２ ソース・ドレイン領域、３，４ ゲート電極、
５，６，７，８ ゲートコンタクト領域、９，１０，４
１，４２ ボディコンタクト領域、１１，１２ボディ領
域、１３，１４ ゲート絶縁膜、１７ 半導体層、２１
絶縁層、２３ 分離絶縁膜、３１，３２ 電源配線、
Ｍ１，Ｍ２ 配線パターン（接続配線）。
５，６，７，８ ゲートコンタクト領域、９，１０，４
１，４２ ボディコンタクト領域、１１，１２ボディ領
域、１３，１４ ゲート絶縁膜、１７ 半導体層、２１
絶縁層、２３ 分離絶縁膜、３１，３２ 電源配線、
Ｍ１，Ｍ２ 配線パターン（接続配線）。
フロントページの続き (72)発明者 益子 耕一郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (10)
- 【請求項１】 ゲートアレイ型の半導体装置において、 電気絶縁性の絶縁層と、 当該絶縁層の上に形成され、当該絶縁層とは反対側に主
面を規定する半導体層と、を備え、 前記装置は、前記主面に沿って配列するセル領域の列を
規定し、 前記半導体層は、前記セル領域の列の各々ごとに、 前記主面に露出する第１導電型のソース・ドレイン領域
と、 前記主面に露出し、前記ソース・ドレイン領域を、前記
セル領域の列の配列方向に沿って互いに並ぶ二領域に、
分断するように配置された第２導電型のボディ領域と、 前記主面に露出し、前記ボディ領域の両端の少なくとも
一方に連結する第２導電型のボディコンタクト領域と、
を備え、 前記装置は、前記セル領域の列の各々ごとに、 前記ボディ領域の露出面の上に形成された電気絶縁性の
ゲート絶縁膜と、 当該ゲート絶縁膜の上に形成された導電性のゲート電極
と、 前記ゲート絶縁膜の上に形成され、前記ゲート電極の両
端にそれぞれ連結する導電性のゲートコンタクト領域
と、をさらに備え、 前記ボディコンタクト領域は、前記ゲート電極との間に
前記ゲートコンタクト領域を挟む部位に配置されている
半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記半導体層は、 前記セル領域の列の中の任意の隣り合うセル領域の間
で、前記ボディコンタクト領域を互いに分離する分離絶
縁膜を、さらに備える半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記セル領域の列に属する少なくとも一部のセル領域の
各々において、前記ボディコンタクト領域と前記ゲート
コンタクト領域とを電気的に接続する接続配線を、さら
に備える半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 電源電位を供給するための電源配線を、さらに備え、 前記セル領域の列に属し、前記少なくとも一部のセル領
域以外の他の一部のセル領域が存在し、当該他の一部の
セル領域の各々において、前記ボディコンタクト領域と
前記電源配線とを電気的に接続する接続配線を、さらに
備える半導体装置。 - 【請求項５】 請求項１ないし請求項３のいずれかに記
載の半導体装置において、 前記セル領域の列の中の任意の隣り合うセル領域の間
で、前記ソース・ドレイン領域が、互いに一体的に連結
している半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 電源電位を供給するための電源配線を、さらに備え、 前記セル領域の列の中の少なくとも一部のセル領域の各
々において、前記電源配線と前記ボディコンタクト領域
と前記ゲートコンタクト領域とを互いに電気的に接続す
る接続配線を、さらに備える半導体装置。 - 【請求項７】 請求項１ないし請求項６のいずれかに記
載の半導体装置において、 前記ボディコンタクト領域が、前記ボディ領域の両端の
双方に連結する半導体装置。 - 【請求項８】 請求項１ないし請求項７のいずれかに記
載の半導体装置において、 前記セル領域の列の中の少なくとも一部のセル領域の各
々において、前記ゲート電極よりも電気抵抗が低く、前
記ゲート電極の上方に配設され、前記ゲート電極の両端
に連結した前記ゲートコンタクト領域を互いに電気的に
接続する接続配線を、さらに備える半導体装置。 - 【請求項９】 請求項１ないし請求項８のいずれかに記
載の半導体装置において、 前記ボディ領域は、前記ゲート電極と前記ゲートコンタ
クト領域とのいずれの直下に位置する部分においても、
前記ボディコンタクト領域に比べて、前記配列方向に沿
った幅が狭く設定されている半導体装置。 - 【請求項１０】 半導体装置において、 電気絶縁性の絶縁層と、 当該絶縁層の上に形成され、当該絶縁層とは反対側に主
面を規定する半導体層と、を備え、 当該半導体層は、 前記主面に露出する第１導電型のソース・ドレイン領域
と、 前記主面に露出し、前記ソース・ドレイン領域を、二領
域に分断するように配置された第２導電型のボディ領域
と、 前記主面に露出し、前記ボディ領域の両端の少なくとも
一方に連結する第２導電型のボディコンタクト領域と、
を備え、 前記装置は、 前記ボディ領域の露出面の上に形成された電気絶縁性の
ゲート絶縁膜と、 当該ゲート絶縁膜の上に形成された導電性のゲート電極
と、 前記ゲート絶縁膜の上に形成され、前記ゲート電極の両
端にそれぞれ連結する導電性のゲートコンタクト領域
と、をさらに備え、 前記ボディコンタクト領域は、前記ゲート電極との間に
前記ゲートコンタクト領域を挟む部位に配置されてお
り、 前記ボディ領域は、前記ゲート電極と前記ゲートコンタ
クト領域とのいずれの直下に位置する部分においても、
前記ボディコンタクト領域に比べて、前記ゲート電極、
前記ゲートコンタクト領域、および、前記ボディコンタ
クト領域が配列する方向に直交する方向の幅が、狭く設
定されている半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017014A JPH11214662A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
| TW087110766A TW393764B (en) | 1998-01-29 | 1998-07-03 | Semiconductor device |
| US09/126,092 US6084255A (en) | 1998-01-29 | 1998-07-30 | Gate array semiconductor device |
| KR1019980034835A KR19990066747A (ko) | 1998-01-29 | 1998-08-27 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017014A JPH11214662A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214662A true JPH11214662A (ja) | 1999-08-06 |
Family
ID=11932156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10017014A Pending JPH11214662A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6084255A (ja) |
| JP (1) | JPH11214662A (ja) |
| KR (1) | KR19990066747A (ja) |
| TW (1) | TW393764B (ja) |
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