JP2555794B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はインバータ回路に係り、
特に電界効果トランジスタとバイポーラトランジスタと
を複合した高速，低消費電力の半導体集積回路のデバイ
ス構造に関する。 【０００２】 【従来の技術】ＭＯＳトランジスタとバイポーラトラン
ジスタとを複合したインバータ回路の例として、特開昭
54−148469号に記載がある。この回路は、ＣＭＯＳ回路
の駆動力不足を解決するものである。 【０００３】また、ＭＯＳトランジスタとバイポーラト
ランジスタとの複合回路のデバイス構造を示すものとし
て、IEEE Trans.ElectronDevices,vol.ＥＤ−１６，Ｎ
o.１１．Ｎov，１９６９，ｐ９４５〜９５２のFig.１に
記載がある。 【０００４】 【発明が解決しようとする課題】上記従来例のインバー
タ回路ではバイポーラトランジスタがＮＰＮ，ＰＮＰの
相補型を用いており、そのスイッチング特性を合わせる
ことが困難である。 【０００５】また、ＰＮＰを使用しているため、次のよ
うな問題がある。すなわち、ＰＮＰはキャリアが正孔で
あることや、今日の製造技術の問題からＮＰＮに相当す
る高性能トランジスタが作れない。ちなみに、今日のプ
ロセス，デバイス技術でNPNはｆT が数ＧＨｚのものが
容易に得られるがＰＮＰのｆT は数１０〜数１００ＭＨ
ｚである。したがって、この回路では回路のスイッチン
グ速度がＰＮＰの性能で制限され、高速化が困難であ
る。 【０００６】また上記従来のデバイス構造では、ＮＰＮ
バイポーラトランジスタのコレクタが基板で形成されて
いるため以下のような問題を生ずる。 【０００７】すなわち、このような構造においては、コ
レクタ電流が基板中を流れるが、基板は不純物濃度が低
いので、コレクタ抵抗，Ｒｃが大きくなる。したがって
スイッチングのとき、コレクタ基板の電位が低下する。
この基板電位の変動により、同一チップ上の他の素子は
Ｖｔｈ（閾値電圧）の変動やラッチアップなど種々の悪
影響を受ける。従って、ＬＳＩ化が困難である。また、
コレクタ電位の低下によりベース電位よりコレクタ電位
が低くなることによってバイポーラトランジスタが飽和
してしまい高速スイッチングが不可能となる。更に、電
極が基板の両表面に存在することから配線の自由度を十
分にとることが出来ずＬＳＩの自由度が小さい。 【０００８】本発明以上の問題点に鑑み、高速，低消費
電力でかつＬＳＩ化に適した半導体集積回路を提供する
ことにある。 【０００９】 【課題を解決するための手段】上記目的を達成するため
本発明は、同一基板上に複数の素子が形成され、上記基
板は他方導電型基板である半導体装置において、上記複
数の素子のうち少なくとも１つは、上記他方導電型基板
上に電気的に絶縁するように形成された第１の一方導電
型半導体層の上に形成され、ソースとドレインが他方導
電型拡散層に形成される電界効果トランジスタであっ
て、上記複数の素子のうちバイポーラトランジスタは、
上記他方導電型基板上に電気的に絶縁するための第２の
一方導電型半導体層を形成し、上記第２の一方導電型半
導体層の上に上記電界効果トランジスタの他方導電型拡
散層より低い濃度の他方導電型半導体層が形成され、上
記他方導電型半導体層の上に第３の一方導電型拡散層が
形成され、コレクタは上記第２の一方導電型半導体層に
形成した第３の一方導電型拡散層に形成され、ベースは
上記他方導電型半導体層に形成され、エミッタは上記第
２の一方導電型拡散層に形成され、上記電界効果トラン
ジスタのソースまたはドレインの形成される領域の深さ
より上記ベースの形成される領域の深さが深いコレクタ
分離型の縦型バイポーラトランジスタであって、上記コ
レクタ、上記ベース、上記エミッタ及び上記ＭＯＳ電界
効果トランジスタのゲート、ソース及びドレインは同一
主平面上に電極が形成されていることを特徴とする。 【００１０】 【作用】本発明の特徴によれば半導体集積回路を構成す
る２個のバイポーラトランジスタのコレクタ，エミッタ
及びベース電極のすべてが一主表面上に位置している。
まず、コレクタは基板で形成されていないことから上述
したような他の素子に悪影響を及ぼすことがない。ま
た、電極すべてが同一主表面上にあることから、配線の
自由度が増す。これらのことにより回路のＬＳＩ化が容
易に行える。 【００１１】また、バイポーラトランジスタがその半導
体層を縦型にして構成されるので、バイポーラトランジ
スタの高性能化及び、半導体集積回路の高密度化が図れ
る。 【００１２】更に本発明の別の特徴によれば一方及び他
方の導電型電界効果型トランジスタのドレイン，ソー
ス，ゲートの電極がバイポーラトランジスタと同じ一主
表面上に位置している。このことにより、更にＬＳＩ化
が容易になる。 【００１３】 【実施例】図１は本発明の一実施例を示すインバータ回
路図である。図において、４３は他方導電型電界効果ト
ランジスタであるＰＭＯＳ，４４，４５，４６は一方導
電型電界効果トランジスタであるＮＭＯＳ，４７，４８
は第１，第２のＮＰＮバイポーラトランジスタである。
PMOS43とNMOS44はＣＭＯＳインバータを構成しており、
夫々のゲートＧが共通入力端子４０に接続され、夫々の
ドレインＤが第１のＮＰＮ４７のベースＢに接続される
とともにNMOS46のゲートＧにも接続される。PMOS43とNM
OS44のソースＳは夫々第１の電位となる電源端子４２と
第２の電位となる接地電位ＧＮＤに接続される。NMOS45
のドレインＤは出力端子４１に、ゲートＧは入力端子４
０に、ソースＳはNMOS46のドレインＤと第２のＮＰＮ４
８のベースＢに接続される。NMOS46のソースＳは接地電
位ＧＮＤに接続される。また、第１のＮＰＮ４７のコレ
クタＣは電源４２に、ベースＢはPMOS43とNMOS44の共通
ドレイン接続点に、エミッタＥはNMOS45のドレインＤと
第２のＮＰＮ４８のコレクタＣと出力端子４１に共通接
続される。第２のＮＰＮ４８のベースＢはNMOS45のソー
スＳとNMOS46のドレインＤに共通接続され、エミッタＥ
は接地電位ＧＮＤに接続される。また、ＣL は負荷容量
である。 【００１４】次に本実施例のインバータ回路の動作を説
明する。いま、入力ＶI が低レベルから高レベルにスイ
ッチするとPMOS43はオフ、NMOS44はオンとなり、第１の
ＮＰＮ４７のベースは低レベルとなるためＮＰＮ４７お
よびNMOS46はオフとなる。一方、NMOS45がオンとなるた
め、出力端子４１から第２のＮＰＮ４８のベースへの電
流路が形成され、第２のＮＰＮ４８がオンし、出力Ｖ0
は高レベルから低レベルへスイッチする。 【００１５】次に、入力ＶＩが高レベルから低レベルに
スイッチするとＮＭＯＳ４５、第２のＮＰＮ４８がオフ
となる。一方、ＰＭＯＳ４３がオンとなり、ＮＭＯＳ４
４がオフとなるため、電源端子４２から第１のＮＰＮ４
７のベースへの電流路が形成され、第１のＮＰＮ４７の
ベースは高レベルにスイッチし、第１のＮＰＮ４７とＮ
ＭＯＳ４６がオンする。したがって出力ＶＯは低レベル
から高レベルにスイッチする。ここでＮＭＯＳ４６の働
きは高速スイッチングのために重要である。ＮＭＯＳ４
６はダイナミックディスチャージ回路として作用する。
すなわち、入力ＶＩが低レベルから高レベルにスイッチ
するときＰＭＯＳ４３はオフし、ＮＭＯＳ４４がオン
し、ＮＭＯＳ４６のゲートは第１のＮＰＮ４７のベース
信号に応答して高レベルから低レベルにスイッチするた
めＮＭＯＳ４６はオフになる。したがって、第２のＮＰ
Ｎ４８のベースＢと接地電位ＧＮＤは電流パスが無いた
め出力ＶＯよりＮＭＯＳ４５を通して流れる電流はすべ
て第２のＮＰＮ４８のベースＢに流れるため、第２のＮ
ＰＮ４８は高速にターン・オンできる。次に、入力ＶＩ
が高レベルから低レベルにスイッチするとき、ＮＭＯＳ
４６のゲートＧは第１のＮＰＮ４７のベース信号に応答
して低レベルから高レベルにスイッチするため、ＮＭＯ
Ｓ４６はオンになる。したがって、第２のＮＰＮ４８の
ベースＢは低インピーダンスで接地され、ベース領域の
寄生電荷を速やかに放電する。このため、第２のＮＰＮ
４８のターンオフが速やかに行われ、第１のＮＰＮ４７
から流れる電流はすべて負荷ＣＬの充電電流になり、高
速に充電が行われる。 【００１６】図２は本実施例インバータ回路の入出力特
性を示している。回路の論理スレッショールド電圧ＶLT
は通常電源電圧の１／２の値に設定するが、用途により
ＶLTを変える場合はPMOS43とNMOS44のサイズ比を選択す
ることにより、容易にＶLTを変えることができる。 【００１７】図３は、ＣＭＯＳインバータと本実施例イ
ンバータ回路の負荷容量ＣL に対する遅延時間特性を示
す。図中（Ａ）はＣＭＯＳインバータ回路の遅延時間特
性であり、（Ｂ）は本実施例インバータの遅延時間特性
である。図より明らかなように本実施例インバータ回路
は微少負荷領域Ｃ1 以下ではＣＭＯＳインバータより僅
かに遅くなるが、高駆動能力を要求される高負荷領域で
ははるかに高速であることがわかる。 【００１８】図４は図１の回路を実現するためのデバイ
ス断面構造を示し、図４と同一部分は同一番号を付して
いる。なお、図面の複雑化を避けるため図１のPMOS43，
NMOS44，ＮＰＮ４７の部分のみ図４に示されている。 【００１９】図４において、７０はＰ型半導体基板、７
１は素子相互間を分離するためのＰ型分離層である。Ｐ
ＭＯＳ４３はＮ型エピタキシャル層７３を基板としてＰ
＋拡散７４，７５によりドレイン，ソース領域が形成さ
れる。ＰＭＯＳ４３の基板７３はＮ＋拡散７６によりオ
ーミックコンタクトがとられ、電源４２に接続される。
ＭＯＳ４４はＮ型エピタキシャル層上にＰ型拡散により
ウエル領域８０が形成され、その中にＮ＋拡散によりソ
ース８１，ドレイン８２が形成される。ＮＭＯＳ４４の
基板８０はＰ＋拡散８３によりオーミックコンタクトが
とられ、接地電位に接続される。なお、７７，８４は夫
々、ＰＭＯＳ，ＮＭＯＳのゲート電極であり、ポリシリ
コン形成される。 【００２０】ＮＰＮ４７は縦型であり、Ｎ型エピタキシ
ャル層９０をコレクタとし、Ｎ+ 拡散によりオーミック
コンタクトをとって電源４２に接続される。ベースはＰ
型ベース拡散９２により形成され、その中にＮ+ 拡散９
３によりエミッタが形成される。 【００２１】図から明らかなようにＮＰＮ４７のコレク
タ電極は半導体基板７０と分離して形成されているの
で、電気的に絶縁された状態にあり、かつ、ベース電
極，エミッタ電極と同一主平面上に位置している。ま
た、ＰＭＯＳ４３、及びＮＭＯＳ４４のソース電極，ド
レイン電極，ゲート電極も上述した同一主平面上に位置
している。すなわち本実施例のデバイス構造によれば半
導体素子のすべての電極が同一主平面上に位置すること
になり、配線の自由度が高く、ＬＳＩ化の自由度が増
す。 【００２２】なお、図中、ＮＢＬとあるのはＮ+ 型高濃
度埋込み層であり、主としてNPN47のコレクタ抵抗を小
さくするために使われている。 【００２３】 【発明の効果】以上の説明で明らかなように、本発明に
よれば、高速，低消費電力の半導体集積回路を実現でき
る。また、本発明の半導体集積回路のデバイス構造は、
自由度の高いＬＳＩ化が実現でき、メモリＬＳＩや論理
ＬＳＩに適用した場合その効果は顕著である。
特に電界効果トランジスタとバイポーラトランジスタと
を複合した高速，低消費電力の半導体集積回路のデバイ
ス構造に関する。 【０００２】 【従来の技術】ＭＯＳトランジスタとバイポーラトラン
ジスタとを複合したインバータ回路の例として、特開昭
54−148469号に記載がある。この回路は、ＣＭＯＳ回路
の駆動力不足を解決するものである。 【０００３】また、ＭＯＳトランジスタとバイポーラト
ランジスタとの複合回路のデバイス構造を示すものとし
て、IEEE Trans.ElectronDevices,vol.ＥＤ−１６，Ｎ
o.１１．Ｎov，１９６９，ｐ９４５〜９５２のFig.１に
記載がある。 【０００４】 【発明が解決しようとする課題】上記従来例のインバー
タ回路ではバイポーラトランジスタがＮＰＮ，ＰＮＰの
相補型を用いており、そのスイッチング特性を合わせる
ことが困難である。 【０００５】また、ＰＮＰを使用しているため、次のよ
うな問題がある。すなわち、ＰＮＰはキャリアが正孔で
あることや、今日の製造技術の問題からＮＰＮに相当す
る高性能トランジスタが作れない。ちなみに、今日のプ
ロセス，デバイス技術でNPNはｆT が数ＧＨｚのものが
容易に得られるがＰＮＰのｆT は数１０〜数１００ＭＨ
ｚである。したがって、この回路では回路のスイッチン
グ速度がＰＮＰの性能で制限され、高速化が困難であ
る。 【０００６】また上記従来のデバイス構造では、ＮＰＮ
バイポーラトランジスタのコレクタが基板で形成されて
いるため以下のような問題を生ずる。 【０００７】すなわち、このような構造においては、コ
レクタ電流が基板中を流れるが、基板は不純物濃度が低
いので、コレクタ抵抗，Ｒｃが大きくなる。したがって
スイッチングのとき、コレクタ基板の電位が低下する。
この基板電位の変動により、同一チップ上の他の素子は
Ｖｔｈ（閾値電圧）の変動やラッチアップなど種々の悪
影響を受ける。従って、ＬＳＩ化が困難である。また、
コレクタ電位の低下によりベース電位よりコレクタ電位
が低くなることによってバイポーラトランジスタが飽和
してしまい高速スイッチングが不可能となる。更に、電
極が基板の両表面に存在することから配線の自由度を十
分にとることが出来ずＬＳＩの自由度が小さい。 【０００８】本発明以上の問題点に鑑み、高速，低消費
電力でかつＬＳＩ化に適した半導体集積回路を提供する
ことにある。 【０００９】 【課題を解決するための手段】上記目的を達成するため
本発明は、同一基板上に複数の素子が形成され、上記基
板は他方導電型基板である半導体装置において、上記複
数の素子のうち少なくとも１つは、上記他方導電型基板
上に電気的に絶縁するように形成された第１の一方導電
型半導体層の上に形成され、ソースとドレインが他方導
電型拡散層に形成される電界効果トランジスタであっ
て、上記複数の素子のうちバイポーラトランジスタは、
上記他方導電型基板上に電気的に絶縁するための第２の
一方導電型半導体層を形成し、上記第２の一方導電型半
導体層の上に上記電界効果トランジスタの他方導電型拡
散層より低い濃度の他方導電型半導体層が形成され、上
記他方導電型半導体層の上に第３の一方導電型拡散層が
形成され、コレクタは上記第２の一方導電型半導体層に
形成した第３の一方導電型拡散層に形成され、ベースは
上記他方導電型半導体層に形成され、エミッタは上記第
２の一方導電型拡散層に形成され、上記電界効果トラン
ジスタのソースまたはドレインの形成される領域の深さ
より上記ベースの形成される領域の深さが深いコレクタ
分離型の縦型バイポーラトランジスタであって、上記コ
レクタ、上記ベース、上記エミッタ及び上記ＭＯＳ電界
効果トランジスタのゲート、ソース及びドレインは同一
主平面上に電極が形成されていることを特徴とする。 【００１０】 【作用】本発明の特徴によれば半導体集積回路を構成す
る２個のバイポーラトランジスタのコレクタ，エミッタ
及びベース電極のすべてが一主表面上に位置している。
まず、コレクタは基板で形成されていないことから上述
したような他の素子に悪影響を及ぼすことがない。ま
た、電極すべてが同一主表面上にあることから、配線の
自由度が増す。これらのことにより回路のＬＳＩ化が容
易に行える。 【００１１】また、バイポーラトランジスタがその半導
体層を縦型にして構成されるので、バイポーラトランジ
スタの高性能化及び、半導体集積回路の高密度化が図れ
る。 【００１２】更に本発明の別の特徴によれば一方及び他
方の導電型電界効果型トランジスタのドレイン，ソー
ス，ゲートの電極がバイポーラトランジスタと同じ一主
表面上に位置している。このことにより、更にＬＳＩ化
が容易になる。 【００１３】 【実施例】図１は本発明の一実施例を示すインバータ回
路図である。図において、４３は他方導電型電界効果ト
ランジスタであるＰＭＯＳ，４４，４５，４６は一方導
電型電界効果トランジスタであるＮＭＯＳ，４７，４８
は第１，第２のＮＰＮバイポーラトランジスタである。
PMOS43とNMOS44はＣＭＯＳインバータを構成しており、
夫々のゲートＧが共通入力端子４０に接続され、夫々の
ドレインＤが第１のＮＰＮ４７のベースＢに接続される
とともにNMOS46のゲートＧにも接続される。PMOS43とNM
OS44のソースＳは夫々第１の電位となる電源端子４２と
第２の電位となる接地電位ＧＮＤに接続される。NMOS45
のドレインＤは出力端子４１に、ゲートＧは入力端子４
０に、ソースＳはNMOS46のドレインＤと第２のＮＰＮ４
８のベースＢに接続される。NMOS46のソースＳは接地電
位ＧＮＤに接続される。また、第１のＮＰＮ４７のコレ
クタＣは電源４２に、ベースＢはPMOS43とNMOS44の共通
ドレイン接続点に、エミッタＥはNMOS45のドレインＤと
第２のＮＰＮ４８のコレクタＣと出力端子４１に共通接
続される。第２のＮＰＮ４８のベースＢはNMOS45のソー
スＳとNMOS46のドレインＤに共通接続され、エミッタＥ
は接地電位ＧＮＤに接続される。また、ＣL は負荷容量
である。 【００１４】次に本実施例のインバータ回路の動作を説
明する。いま、入力ＶI が低レベルから高レベルにスイ
ッチするとPMOS43はオフ、NMOS44はオンとなり、第１の
ＮＰＮ４７のベースは低レベルとなるためＮＰＮ４７お
よびNMOS46はオフとなる。一方、NMOS45がオンとなるた
め、出力端子４１から第２のＮＰＮ４８のベースへの電
流路が形成され、第２のＮＰＮ４８がオンし、出力Ｖ0
は高レベルから低レベルへスイッチする。 【００１５】次に、入力ＶＩが高レベルから低レベルに
スイッチするとＮＭＯＳ４５、第２のＮＰＮ４８がオフ
となる。一方、ＰＭＯＳ４３がオンとなり、ＮＭＯＳ４
４がオフとなるため、電源端子４２から第１のＮＰＮ４
７のベースへの電流路が形成され、第１のＮＰＮ４７の
ベースは高レベルにスイッチし、第１のＮＰＮ４７とＮ
ＭＯＳ４６がオンする。したがって出力ＶＯは低レベル
から高レベルにスイッチする。ここでＮＭＯＳ４６の働
きは高速スイッチングのために重要である。ＮＭＯＳ４
６はダイナミックディスチャージ回路として作用する。
すなわち、入力ＶＩが低レベルから高レベルにスイッチ
するときＰＭＯＳ４３はオフし、ＮＭＯＳ４４がオン
し、ＮＭＯＳ４６のゲートは第１のＮＰＮ４７のベース
信号に応答して高レベルから低レベルにスイッチするた
めＮＭＯＳ４６はオフになる。したがって、第２のＮＰ
Ｎ４８のベースＢと接地電位ＧＮＤは電流パスが無いた
め出力ＶＯよりＮＭＯＳ４５を通して流れる電流はすべ
て第２のＮＰＮ４８のベースＢに流れるため、第２のＮ
ＰＮ４８は高速にターン・オンできる。次に、入力ＶＩ
が高レベルから低レベルにスイッチするとき、ＮＭＯＳ
４６のゲートＧは第１のＮＰＮ４７のベース信号に応答
して低レベルから高レベルにスイッチするため、ＮＭＯ
Ｓ４６はオンになる。したがって、第２のＮＰＮ４８の
ベースＢは低インピーダンスで接地され、ベース領域の
寄生電荷を速やかに放電する。このため、第２のＮＰＮ
４８のターンオフが速やかに行われ、第１のＮＰＮ４７
から流れる電流はすべて負荷ＣＬの充電電流になり、高
速に充電が行われる。 【００１６】図２は本実施例インバータ回路の入出力特
性を示している。回路の論理スレッショールド電圧ＶLT
は通常電源電圧の１／２の値に設定するが、用途により
ＶLTを変える場合はPMOS43とNMOS44のサイズ比を選択す
ることにより、容易にＶLTを変えることができる。 【００１７】図３は、ＣＭＯＳインバータと本実施例イ
ンバータ回路の負荷容量ＣL に対する遅延時間特性を示
す。図中（Ａ）はＣＭＯＳインバータ回路の遅延時間特
性であり、（Ｂ）は本実施例インバータの遅延時間特性
である。図より明らかなように本実施例インバータ回路
は微少負荷領域Ｃ1 以下ではＣＭＯＳインバータより僅
かに遅くなるが、高駆動能力を要求される高負荷領域で
ははるかに高速であることがわかる。 【００１８】図４は図１の回路を実現するためのデバイ
ス断面構造を示し、図４と同一部分は同一番号を付して
いる。なお、図面の複雑化を避けるため図１のPMOS43，
NMOS44，ＮＰＮ４７の部分のみ図４に示されている。 【００１９】図４において、７０はＰ型半導体基板、７
１は素子相互間を分離するためのＰ型分離層である。Ｐ
ＭＯＳ４３はＮ型エピタキシャル層７３を基板としてＰ
＋拡散７４，７５によりドレイン，ソース領域が形成さ
れる。ＰＭＯＳ４３の基板７３はＮ＋拡散７６によりオ
ーミックコンタクトがとられ、電源４２に接続される。
ＭＯＳ４４はＮ型エピタキシャル層上にＰ型拡散により
ウエル領域８０が形成され、その中にＮ＋拡散によりソ
ース８１，ドレイン８２が形成される。ＮＭＯＳ４４の
基板８０はＰ＋拡散８３によりオーミックコンタクトが
とられ、接地電位に接続される。なお、７７，８４は夫
々、ＰＭＯＳ，ＮＭＯＳのゲート電極であり、ポリシリ
コン形成される。 【００２０】ＮＰＮ４７は縦型であり、Ｎ型エピタキシ
ャル層９０をコレクタとし、Ｎ+ 拡散によりオーミック
コンタクトをとって電源４２に接続される。ベースはＰ
型ベース拡散９２により形成され、その中にＮ+ 拡散９
３によりエミッタが形成される。 【００２１】図から明らかなようにＮＰＮ４７のコレク
タ電極は半導体基板７０と分離して形成されているの
で、電気的に絶縁された状態にあり、かつ、ベース電
極，エミッタ電極と同一主平面上に位置している。ま
た、ＰＭＯＳ４３、及びＮＭＯＳ４４のソース電極，ド
レイン電極，ゲート電極も上述した同一主平面上に位置
している。すなわち本実施例のデバイス構造によれば半
導体素子のすべての電極が同一主平面上に位置すること
になり、配線の自由度が高く、ＬＳＩ化の自由度が増
す。 【００２２】なお、図中、ＮＢＬとあるのはＮ+ 型高濃
度埋込み層であり、主としてNPN47のコレクタ抵抗を小
さくするために使われている。 【００２３】 【発明の効果】以上の説明で明らかなように、本発明に
よれば、高速，低消費電力の半導体集積回路を実現でき
る。また、本発明の半導体集積回路のデバイス構造は、
自由度の高いＬＳＩ化が実現でき、メモリＬＳＩや論理
ＬＳＩに適用した場合その効果は顕著である。
【図面の簡単な説明】
【図１】図１は本発明の一実施例を示すインバータ回路
図である。 【図２】図２は図１のインバータ回路の伝達特性を示す
図である。 【図３】図３は図１のインバータ回路の遅延時間特性を
示す図である。 【図４】図４は図１のインバータ回路のデバイス断面構
造を示す図である。 【符号の説明】 ４３…ＰＭＯＳ、４４，４５，４６…ＮＭＯＳ、４７，
４８…ＮＰＮ。
図である。 【図２】図２は図１のインバータ回路の伝達特性を示す
図である。 【図３】図３は図１のインバータ回路の遅延時間特性を
示す図である。 【図４】図４は図１のインバータ回路のデバイス断面構
造を示す図である。 【符号の説明】 ４３…ＰＭＯＳ、４４，４５，４６…ＮＭＯＳ、４７，
４８…ＮＰＮ。
Claims (1)
- (57)【特許請求の範囲】１． 同一基板上に複数の素子が形成され、上記基板は他
方導電型基板である半導体装置において、 上記複数の素子のうち少なくとも１つは、上記他方導電
型基板上に電気的に絶縁するように形成された第１の一
方導電型半導体層の上に形成され、ソースとドレインが
他方導電型拡散層に形成される電界効果トランジスタで
あって、 上記複数の素子のうちバイポーラトランジスタは、上記
他方導電型基板上に電気的に絶縁するための第２の一方
導電型半導体層を形成し、上記第２の一方導電型半導体
層の上に上記電界効果トランジスタの他方導電型拡散層
より低い濃度の他方導電型半導体層が形成され、上記他
方導電型半導体層の上に第３の一方導電型拡散層が形成
され、コレクタは上記第２の一方導電型半導体層に形成
した第３の一方導電型拡散層に形成され、ベースは上記
他方導電型半導体層に形成され、エミッタは上記第２の
一方導電型拡散層に形成され、上記電界効果トランジス
タのソースまたはドレインの形成される領域の深さより
上記ベースの形成される領域の深さが深いコレクタ分離
型の縦型バイポーラトランジスタであって、 上記コレクタ、上記ベース、上記エミッタ及び上記電界
効果トランジスタのゲート、ソース及びドレインは同一
主平面上に電極が形成されていることを特徴とする半導
体装置。２． 特許請求の範囲第１項において、 上記一方導電型はＮ型であり、上記他方導電型はＰ型で
あることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072772A JP2555794B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072772A JP2555794B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232750A Division JPS60125015A (ja) | 1983-12-12 | 1983-12-12 | インバ−タ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128687A Division JPH081944B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219019A JPH04219019A (ja) | 1992-08-10 |
| JP2555794B2 true JP2555794B2 (ja) | 1996-11-20 |
Family
ID=13499004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072772A Expired - Lifetime JP2555794B2 (ja) | 1991-04-05 | 1991-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555794B2 (ja) |
-
1991
- 1991-04-05 JP JP3072772A patent/JP2555794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219019A (ja) | 1992-08-10 |
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