TW201618272A - 靜電放電保護電路、結構及其製造方法 - Google Patents

靜電放電保護電路、結構及其製造方法 Download PDF

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Abstract

一種靜電放電保護結構，包括第一導電型基底、基底中的第二導電型井區、第一導電型的第一與第二摻雜區、第二導電型的第四至第六摻雜區以及第一與第二閘極。第一與第二摻雜區分別在井區、基底中。第一與第二閘極分別在非井區之基底表面上。第三摻雜區在基底中且在第一與第二閘極間。第四摻雜區在基底中且在第一與第二閘極一側，且鄰近第二摻雜區。第五摻雜區在基底中並沿伸到井區，且在第一與第二閘極另一側。第一摻雜區位於第五與六摻雜區間。第一、第六摻雜區與第一閘極電連接一起。第四、第二摻雜區與第二閘極電連接一起。

Description

靜電放電保護電路、結構及其製造方法
本發明是有關於一種靜電放電保護電路、結構及其製造方法。
靜電放電（electrostatic discharge，ESD）是電荷在非導體或未接地的導體上累積後，經由放電路徑，在短時間內快速移動放電的現象。靜電放電會造成積體電路中的電路之損害。例如，人體、封裝積體電路的機器或測試積體電路的儀器都是常見的帶電體，當前述帶電體與晶片接觸時，即有可能向晶片放電。靜電放電的瞬間功率可能造成晶片中的積體電路損壞或失效。
圖1繪示習知的靜電放電保護電路的佈局剖面圖，圖2為圖1所之習知靜電放電保護電路的等效電路圖。如圖1所示，適於高電壓輸入之靜電放電保護電路100形成在P型基底102上，基底102形成有做為二極體D2 (參考圖2)之P+摻雜區104、N+摻雜區106，此外還形成有做為串疊MOS電晶體M1、M2之N+摻雜區114、116、118和閘極G1、G2。此外，P+摻雜區104更連接到焊墊PAD，P型基底102更透過P+摻雜區120連接到接地端GND。
在上述圖1、2所示的電路架構，為了防止閂鎖效應(latch-up)，必須要在二極體D2和串疊NMOS之間額外設置雙重護環(double guard ring)，亦即圖1所示N+摻雜區110和P+摻雜區112。此雙重護環至少要20mm以隔開二極體D2和串疊NMOS。另外，有時還需要另外設置一個反向二極體D1 (見圖2，未繪於圖1)。但是，設置了雙重護環便讓靜電放電保護電路的佈局面積大幅增加。而且特別設置的反向二極體D1也增加了靜電放電保護電路的佈局面積大幅增加。此外，在這種習知的架構下，其二次崩潰電流約為7.1 mA/mm，靜電放電保護的效能不算高。
因此，如何設計出一種靜電放電保護電路，其可以使用更小的面積但有可以有效提升靜電放電保護的效能便是本技術領域需要努力的課題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明提供一種靜電放電保護電路，其能縮小面積並提供更優越的靜電放電保護效果。
根據本發明之一實施例，提供一種靜電放電保護結構，其包括：基底，具有第一導電型；井區，具有第二導電型，配置在基底中；第一摻雜區，具有第一導電型，配置在井區中；第二摻雜區，具有第一導電型，配置在基底中；第一與一第二閘極，分別配置在非井區所在區域之基底的表面上；第三摻雜區，具有第二導電型，配置在基底中，且位於第一與第二閘極之間；第四摻雜區，具有第二導電型，配置在基底中，且位於第一與第二閘極的一側，且鄰近第二摻雜區；第五摻雜區，具有第二導電型，配置在基底中並且沿伸到井區中，且位於第一閘極與第二閘極的另一側；以及第六摻雜區，具有第二導電型，配置在井區中，並使第一摻雜區位於第五與該六摻雜區之間。其中，第一摻雜區、第六摻雜區與第一閘極電性連接到第一焊墊；第四摻雜區、第二摻雜區與第二閘極電性連接到第二焊墊。
根據一實施例，上述靜電放電保護結構可更包括電阻，配置在第二閘極與第二焊墊之間。此外，在一實施例中，第一焊墊為輸入焊墊，第二焊墊為接地焊墊。在一實施例中，第一摻雜區、井區與基底構成第一雙載子接面電晶體；井區、基底與第四摻雜區構成第二雙載子接面電晶體。第一雙載子接面電晶體與第二雙載子接面電晶體構成矽控整流器。
根據一實施例，第一導電型為P型，第二導電型為N型。
本發明更提供一種一種靜電放電保護結構的製造方法，包括：提供基底，具有第一導電型；形成井區，井區具有第二導電型，配置在基底中；在井區中形成第一摻雜區，其具有第一導電型；在基底中形成第二摻雜區，其具有第一導電型；形成第一閘極與第二閘極，使其分別配置在非井區所在區域之基底的表面上；形成第三摻雜區，具有第二導電型，位於基底中，且位於第一閘極與第二閘極之間；形成第四摻雜區，具有第二導電型，位於基底中，且位於第一閘極與第二閘極的一側，且鄰近第二摻雜區；形成第五摻雜區，具有第二導電型，位於在基底中並且沿伸到井區中，且位於第一閘極與第二閘極的另一側；以及形成第六摻雜區，具有第二導電型，位於井區中，並使第一摻雜區位於第五與六摻雜區之間；將第一摻雜區、第六摻雜區與第一閘極電性連接到第一焊墊；以及將第四摻雜區、第二摻雜區與第二閘極電性連接到第二焊墊。
根據一實施例，上述方法更包括形成電阻於在第二閘極與第二焊墊之間。此外，第一焊墊為輸入焊墊，第二焊墊為接地焊墊。此外，第一導電型可為P型，第二導電型為N型。
本發明更提供一種靜電放電保護電路，包括：第一焊墊與第二焊墊；第一MOS電晶體，具有第一閘極、第一源極/汲極端與共用源極/汲極端，第一閘極耦接至第一焊墊；第二MOS電晶體，具有第二閘極、第二源極/汲極端與共用源極/汲極端，第二閘極耦接至第二焊墊，第二源極/汲極端耦接至第二焊墊，其中第一與第二MOS電晶體經由共用源極/汲極端串聯一起；第一雙載子接面電晶體，具有射極耦接至第一焊墊，基極耦接至第一MOS電晶體之第一源極/汲極端，集極耦接至第二焊墊；以及第二雙載子接面電晶體，具有射極耦接至第二焊墊，基極耦接至第一雙載子接面電晶體的集極與第二焊墊，集極耦接至第一雙載子接面電晶體的基極與第一MOS電晶體的第一源極/汲極端。
根據一實施方式，靜電放電保護電路更包括第一電阻，耦接在第二MOS電晶體之第二閘極與第二焊墊之間；第二電阻，耦接在第一MOS電晶體的第一源極/汲極端與第一焊墊之間；以及第三電阻，耦接在第一雙載子接面電晶體的集極與第二焊墊之間。根據一實施方式，靜電放電保護電路更包括二極體，耦接在第一與第二焊墊之間。上述第一焊墊可為輸入焊墊，第二焊墊為接地。
綜上所述，藉由本發明的靜電放電保護電路、結構及其製造方法，其為一種串疊NMOS電晶體觸發的SCR結構，可以有效地將ESD放電，大幅地改善靜電放電保護電路的效能。
此外，因為不需要雙重護環以及反向二極體，故可以省下習知數倍的佈局面積。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖3是根據本揭露內容實施例所繪示的金氧半導體元件的剖面圖，其為一種靜電放電保護電路。圖4為對應圖3的等效電路圖。本實施例的靜電放電保護電路可適用於高電壓輸入焊墊的靜電放電保護電路，且為一種串疊MOS電晶體觸發之SCR結構。
請參照圖3，在靜電放電保護電路200，其包括基底202，以及配置在基底206的一井區210。此井區210例如是與基底不同的導電型。在本實施例中，基底202之摻雜則為第一導電型，如P型摻雜(以下稱P型基底202)。做為井區210之摻雜為第二導電型，在本實施例為N型摻雜(以下稱N型井區210)。此外，需理解的是，在實施例描述中使用N型井區210和P型基底202僅為了理解方便，非用以限制本發明的實施方式。對於本技術領域者，實施例可以做適當地變化，P和N型導電型可以適當地改變，進而整體結構的配置與導電型的摻雜也對應地修改。
如圖3所示，靜電放電保護電路200在P型基底202更包括第一摻雜區(P+) 206、第二摻雜區(P+) 216、第三摻雜區(N+) 212、第四摻雜區(N+) 214、第五摻雜區(N+) 208與第六摻雜區(N+) 204。此外，在P型基底202的表面更包括第一閘極G1與第二閘極G2。
在本實施例中，第一摻雜區206，為例如具有第一導電型，即P型，其配置在N型井區210中。第二摻雜區216也是具有第一電型(P型)，並配置在P型基底202中。第一閘極G1與第二閘極G2則分別配置在非N型井區210所在區域之P型基底202的表面上。第三摻雜區212具有第二導電型，即N型，其配置在P型基底202中，且位於第一閘極G1與第二閘極G2之間。第四摻雜區214具有第二導電型，即N型，其配置在P型基底202中，且位於第一閘極G1與第二閘極G2的一側，並且鄰近第二摻雜區(P+)216。第五摻雜區208也具有第二導電型，即N型，配置在P型基底202中並且沿伸到N型井區210，且位於第一閘極G1與第二閘極G2的另一側。
此外，同樣具有第二導電型(即N型)的第六摻雜區204是配置在N型井區210中，並使第一摻雜區(P+)206位於第五摻雜區(N+)208與第六摻雜區(N+) 204之間。
此外，上第一摻雜區(P+) 206、第六摻雜區(N+) 204以及第一閘極G1是電性連接到第一焊墊PAD。此第一焊墊PAD例如可接收輸入的電壓，亦即當靜電放電事件產生時，可經由此第一焊墊PAD進入到靜電放電保護電路200。另外，第四摻雜區(N+) 214、第二摻雜區(P+) 216以及第二閘極G2則電性連接到第二焊墊GND，一般可為接地端。
在上述的結構中，第一閘極G1、第三摻雜區(N+) 212與第五摻雜區(N+) 208形成第一NMOS電晶體M1，其中第三摻雜區(N+) 212與第五摻雜區(N+) 208做為第一NMOS電晶體的源極/汲極端。此外，第二閘極G2、第三摻雜區(N+) 212與第四摻雜區(N+) 214形成第二NMOS電晶體M2，其中第三摻雜區(N+) 212與第四摻雜區(N+) 214做為第二NMOS電晶體的源極/汲極端。第三摻雜區(N+) 212為第一與第二NMOS電晶體M1、M2的共用端，藉此形成一串疊MOS電晶體(cascade MOS transistor)架構。
此外，第一摻雜區(P+) 206、N型井 210與P型基底202形成第一雙載子接面電晶體T1之射極、基極與集極。第四摻雜區(N+) 214、P型基底202與N型井 210形成第二雙載子接面電晶體T2之射極、基極與集極。藉此，第一與第二載子電晶體T1、T2形成一矽控整流器SCR。
此外，N型井區210形成一井區電阻Rnwell，而P型基底形成一基底電阻Rsub。此外，可以根據需要在第二焊墊GND與第二閘極G2之間設置一電阻R。
另外，P型基底202與N型井210構成一寄生的反向二極體D。因此，本實施例並不像習知技術一般，需要額外配置一反向二極體。
接著，說明本實施例之靜電放電保護電路的操作。本實施例的等效電路圖如圖4所示，基本上主要包括由第一與訂二雙載子二極體T1、T2所構成的矽控整流器SCR；以及第一與第二NMOS電晶體M1、M2所構成的串疊NMOS電晶體。
接著，配合圖3、圖4來說明本實施例的等效電路圖及其操作方式。如圖4所示，其為圖3靜電放電電路之等效電路圖。由圖4可知，此靜電放電保護電路至少包括一矽控整流電路SCR以及串疊NMOS電路。此矽控整流電路SCR以及串疊MOS電路連接於第一焊墊PAD與第二焊墊GND (本例為接地端)之間。
矽控整流電路SCR包括第一雙載子接面電晶體T1 (PNP結構)與第二雙載子接面電晶體T2 (NPN結構)，其中雙載子接面電晶體T1之射極耦接至第一焊墊PAD，集極可經電阻Rsub 耦接至第二焊墊GND，基極則耦接至第二雙載子接面電晶體T2的集極。電阻Rsub即為圖3所示之基底電阻。此外，第二雙載子接面電晶體T2的基極耦接至第一雙載子接面電晶體T1的集極，並可經電阻Rsub耦接至第二焊墊GND。
串疊NMOS電路包括第一NMOS電晶體M1與第二NMOS電晶體M2。第一NMOS電晶體M1具有源極/汲極端S/D1、共用源極/汲極端S/D與第一閘極G1，第二NMOS電晶體M1具有源極/汲極端S/D2、共用源極/汲極端S/D與第二閘極G2。第一NMOS電晶體M1與第二NMOS電晶體M2經由共用源極/汲極端S/D以串聯方式串接一起。第一NMOS電晶體M1之第一閘極G1耦接至第一焊墊PAD，第二NMOS電晶體M2之第二閘極G2耦接至第二焊墊GND。此外，第一NMOS電晶體M1的源極/汲極端S/D1耦接至第一雙載子接面電晶體T1的基極，第二NMOS電晶體M2的源極/汲極端S/D2耦接至第二雙載子接面電晶體T2的射極以及第二焊墊GND。此實施例是以NMOS電晶體為例，熟悉此技藝者可以將其改為PMOS電晶體或類似，當然對應的其他部分也需要對應地變更，在此便不冗述。
此外，在另一實施方式，第二NMOS電晶體M2之第二閘極G2還可經由電阻R耦接至第二焊墊GND。此外，N型井區210中可形成一電阻Rnwell。
在操作時，如圖3所示，因為第六摻雜區(N+)204和第一摻雜區(P+) 206是一起接到第一焊墊PAD，使其具有等電位的效果。因此，當有ESD事件時，高電壓施加於第一焊墊PAD時，第六摻雜區(N+) 204和第一摻雜區(P+) 206之間基本上是等電位，沒有電位差，故不會有順向偏壓。亦即，此時圖4所示的第一雙載子接面電晶體T1不會被導通，亦即矽控整流器SCR在ESD事件發生一開始的瞬間並不會被輕易觸發而發生作用。
當有ESD事件時，施加在第一焊墊PAD的電壓會使串疊MOS的第一NMOS電晶體M1與第二NMOS電晶體M2導通。此時，第一NMOS電晶體M1與第二NMOS電晶體M2的導通會提供一放電電流路徑，使靜電放電電流從第一焊墊PAD，經第一NMOS電晶體M1與第二NMOS電晶體M2，而到達第二焊墊GND。也就是說，如圖3所示，此時提供了一條從第一焊墊PAD，經N型井區210、P型基底202、第二摻雜區(P+) 216而到達第二焊墊GND (接地)的放電路徑。
當串疊MOS電晶體導通，第一焊墊PAD上的電壓會被拉低，進而使第六摻雜區(N+) 204與第一摻雜區(P+) 206產生電位差，此順向偏壓使第一雙載子接面電晶體T1通，進而第二雙載子接面電晶體T2也隨者導通。亦即，矽控整流器SCR部分開始運作，以提供一靜電放電路徑。也就是說，如圖3所示，此時提供了一條從第一焊墊PAD，經N型井區210、P型基底202、第二摻雜區(P+) 216而到達第二焊墊GND (接地)的放電路徑。
在本實施例的架構下，由於MOS部分要先導通，以後續觸發SCR，因此MOS的維持電壓可以提高。此外，本實施例的架構主要是利用SCR，故MOS部分的面積可以不用太大，而SCR本身的面積本來也不大，故本實施例的靜電放電保護電路的面積更可以進一步地縮小。亦即，根據本實施例的靜電放電保護電路/結構，不但可以提供優異的靜電放電保護效果，更可以縮小靜電放電保護電路所占據的面積。
圖5繪示依據本實施例的靜電放電保護電路之測試結果的電壓電流圖。此測試是利用傳輸線脈衝產生系統(TLP，transmission line pulse)來進行。依此測試結果，可以看出觸發電壓電流 (it1 , vt1 ) = (0.017977, 16.9358)，二次崩潰電流電壓(it2 , vt2 ) = (5.3209, 24.5672)，保持電流電壓(ith , vth ) = (0.56639, 12.8665)。
由上述結果可以得知，在本實施例的架構下，保持電壓vth 可以達到12.8665V，高於習知的靜電放電保護電路。此外，二次崩潰電流it2 也達到53.2mA/mm，其為習知結構7.1 mA/mm的數倍。因此，在本實施例的架構下，確實可以提供優異的靜電放電保護效果。
圖6A、6B與6C繪示本實施例與習知結構的導通速度的測試圖。圖6A為本實施例的導通速度測試，圖6B、6C是用來比較用的測試鍵PMSCR與MD NMOS的導通速度測試結果。在40V TLP測試下，如圖6B所示，雖然電壓、電流的變化呈現穩定，但是導通的速度較慢。圖6C則顯示電壓會隨時間的增加而呈現不穩定。反之，圖6A可以看出，在相同的測試條件下，本實施例的測試結果是非常穩定，而且導通的速度非常迅速。
此外，根據本發明另一實施例，其提供一種靜電放電保護電路的製造方法。如圖3所示，此方法首先提供一基底202，而此基底202在此實施例中可例如為P型。
接著，在P型基底202內形成井區，例如N型井區210。於N型井區210和P型基底202中形成第一與第二摻雜區(P+) 206、216。
在非N型井區210所在區域的P型基底202表面上形成第一閘極G1與第二閘極G2。在P型基底202中形成第三摻雜區(N+) 212、第四摻雜區(N+) 214與第五摻雜區(N+) 208。第三摻雜區(N+)212是形成在P型基底202中，且位於第一閘極G1與第二閘極G2之間。第四摻雜區(N+) 214形成在P型基底202中，且位於第一閘極G1與第二閘極G2的一側，且鄰近第二摻雜區(P+) 216。第五摻雜區(N+) 208形成在P型基底202中並且沿伸到N型井區210中，且位於第一閘極G1與第二閘極G2的另一側。
在N型井區210中形成第六摻雜區(N+) 204，其位於N型井區210中，並使第一摻雜區(P+) 206位於第五摻雜區(N+) 208與第六摻雜區(N+) 204之間。
接著，將第一摻雜區(P+)206、第六摻雜區(N+)204與第一閘極G1電性連接到第一焊墊PAD，並且將第四摻雜區(N+) 214、第二摻雜區(P+) 216與第二閘極G2電性連接到二焊墊GND。
上述的製造方式僅為一個說明例，任何適用的半導體製程，例如微影蝕刻、離子植入、閘極的形成方法等等均可以加以應用。此外，上述各摻雜區的形成順序並非固定。亦即，只要最終可以形成圖3所示的結構，任何方式均可以採用。
此外，上述基底、第一與第二摻雜區是以P型摻雜為例，井區和其他摻雜區是以N型為例。但對於本技術領域者，摻雜型可以依據所需做適當地調整。
綜上所述，本發明為一種串疊NMOS電晶體觸發的SCR結構，其可以有效地將ESD放電，大幅地改善靜電放電保護電路的效能，而且還可以省下習知數倍的佈局面積。
例如，在本實施例的架構下，在二極體和串疊NMOS之間也不需要雙重護環，故可以節省習知架構中護環所占用的佈局面積。
此外，在本實施的的架構下，不需要特別設計一個反向二極體，而利用P型基底(如圖3的202)和N型井(如圖3的210)所形成的寄生二極體便可以提供良好的ESD保護。因此，省下習知反向二極體所占用的佈局面積。
因此，藉由本實施例的靜電放電電路佈局架構，可以達成具有非常小的佈局面積且具有非常好的ESD效能。
此外，根據本實施例的靜電放電電路，其在ESD事件發生時，可以快速導通。故可以確保有效的ESD保護。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200‧‧‧靜電放電保護電路
102、202‧‧‧P型基底
104、112、120‧‧‧P+摻雜區
106、110、114、116、118‧‧‧N+摻雜區
204‧‧‧第六摻雜區(N+)
206‧‧‧第一摻雜區(P+)
208‧‧‧第五摻雜區(N+)
210‧‧‧N型井區
212‧‧‧第三摻雜區(N+)
214‧‧‧第四摻雜區(N+)
216‧‧‧第二摻雜區(P+)
G1、G2‧‧‧第一、第二閘極
PAD、GND‧‧‧第一、第二焊墊
R‧‧‧電阻
Rsub‧‧‧基底電阻
Rnwell‧‧‧井區電阻
M1、M2‧‧‧MOS電晶體
T1、T2‧‧‧雙載子接面電晶體
D、D1、D2‧‧‧二極體
圖1繪示習知的靜電放電保護電路的佈局剖面圖。 　   圖2繪示圖1所示之習知靜電放電保護電路的等效電路圖。 圖3繪示根據本揭露實施例所繪示的靜電放電保護電路的剖面圖。 　   圖4為對應圖3之靜電放電保護電路的等效電路圖。 　  圖5繪示依據本實施例的靜電放電保護電路之測試結果的電壓電流圖。 圖6A、6B與6C繪示本實施例與習知結構的導通速度的測試圖。
200‧‧‧靜電放電保護電路
202‧‧‧P型基底
204‧‧‧第六摻雜區(N+)
206‧‧‧第一摻雜區(P+)
208‧‧‧第五摻雜區(N+)
210‧‧‧N型井區
212‧‧‧第三摻雜區(N+)
214‧‧‧第四摻雜區(N+)
216‧‧‧第二摻雜區(P+)
G1、G2‧‧‧第一、第二閘極
PAD、GND‧‧‧第一、第二焊墊
R‧‧‧電阻
Rsub‧‧‧基底電阻

Claims (10)

  1. 一種靜電放電保護結構，包括： 一基底，具有一第一導電型； 一井區，具有一第二導電型，配置在該基底中； 一第一摻雜區，具有該第一導電型，配置在該井區中； 一第二摻雜區，具有該第一導電型，配置在該基底中； 一第一閘極與一第二閘極，分別配置在非該井區所在區域之的該基底的表面上； 一第三摻雜區，具有該第二導電型，配置在該基底中，且位於該第一閘極與該第二閘極之間； 一第四摻雜區，具有該第二導電型，配置在該基底中，且位於該第一閘極與第二閘極的一側，且鄰近該第二摻雜區； 一第五摻雜區，具有該第二導電型，配置在該基底中並且沿伸到該井區中，且位於該第一閘極與該第二閘極的另一側；以及 一第六摻雜區，具有該第二導電型，配置在該井區中，並使該第一摻雜區位於該第五與該六摻雜區之間， 其中該第一摻雜區、該第六摻雜區與該第一閘極電性連接到一第一焊墊， 該第四摻雜區、該第二摻雜區與該第二閘極電性連接到一第二焊墊。
  2. 如申請專利範圍第1項所述之靜電放電保護結構，更包括一電阻，配置在該第二閘極與該第二焊墊之間。
  3. 如申請專利範圍第1項所述之靜電放電保護結構，其中該第一焊墊為輸入焊墊，該第二焊墊為接地焊墊，以及 該第一導電型為P型，該第二導電型為N型。
  4. 如申請專利範圍第1項所述之靜電放電保護結構，其中該第一摻雜區、該井區與該基底構成一第一雙載子接面電晶體；該井區、該基底與該第四摻雜區構成一第二雙載子接面電晶體，     其中該第一雙載子接面電晶體與該第二雙載子接面電晶體構成矽控整流器。
  5. 一種靜電放電保護結構的製造方法，包括： 提供一基底，具有一第一導電型； 形成一井區，該井區具有一第二導電型，配置在該基底中； 在該井區中形成一第一摻雜區，其具有該第一導電型； 在該基底中形成一第二摻雜區，其具有該第一導電型； 形成一第一閘極與一第二閘極，使其分別配置在非該井區所在區域之該基底的表面上； 形成一第三摻雜區，具有該第二導電型，位於該基底中，且位於該第一閘極與該第二閘極之間； 形成一第四摻雜區，具有該第二導電型，位於該基底中，且位於該第一閘極與第二閘極的一側，且鄰近該第二摻雜區； 形成一第五摻雜區，具有該第二導電型，位於在該基底中並且沿伸到該井區中，且位於該第一閘極與該第二閘極的另一側；以及 形成一第六摻雜區，具有該第一導電型，位於該井區中，並使該第一摻雜區位於該第五與該六摻雜區之間； 將該第一摻雜區、該第六摻雜區與該第一閘極電性連接到一第一焊墊；以及 將該第四摻雜區、該第二摻雜區與該第二閘極電性連接到一第二焊墊。
  6. 如申請專利範圍第5項所述之靜電放電保護結構的製造方法，更包括形成一電阻於在該第二閘極與該第二焊墊之間。
  7. 如申請專利範圍第5項所述之靜電放電保護結構的製造方法，其中該第一焊墊為輸入焊墊，該第二焊墊為接地焊墊，以及該第一導電型為P型，該第二導電型為N型。
  8. 一種靜電放電保護電路，包括： 一第一焊墊與一第二焊墊； 一第一MOS電晶體，具有一第一閘極、一第一源極/汲極端與一共用源極/汲極端，該第一閘極耦接至該第一焊墊， 一第二MOS電晶體，具有一第二閘極一第二源極/汲極端與該共用源極/汲極端，該第二閘極耦接至該第二焊墊，該第二源極/汲極端耦接至該第二焊墊，該第一與該第二MOS電晶體經由該共用源極/汲極端串聯一起； 一第一雙載子接面電晶體，具有一射極耦接至該第一焊墊，一基極耦接至該第一MOS電晶體之該第一源極/汲極端，一集極耦接至該第二焊墊；以及 一第二雙載子接面電晶體，具有一射極耦接至該第二焊墊，一基極耦接至該第一雙載子接面電晶體的該集極與該第二焊墊，一集極耦接至該第一雙載子接面電晶體的該基極與該第一MOS電晶體的該第一源極/汲極端。
  9. 如申請專利範圍第8項所述之靜電放電保護電路，更包括： 一第一電阻，耦接在該第二MOS電晶體之該第二閘極與該第二焊墊之間； 一第二電阻，耦接在該第一MOS電晶體的該第一源極/汲極端與該第一焊墊之間；以及 一第三電阻，耦接在該第一雙載子接面電晶體的該集極與該第二焊墊之間。
  10. 如申請專利範圍第8項所述之靜電放電保護電路，更包括一二極體，耦接在該第一與該第二焊墊之間，以及 該第一焊墊為輸入焊墊，該第二焊墊為接地焊墊。
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