CN108389891B - 一种双栅栅控可控硅整流器静电释放器件及其制作方法 - Google Patents

一种双栅栅控可控硅整流器静电释放器件及其制作方法 Download PDF

Info

Publication number
CN108389891B
CN108389891B CN201810052911.7A CN201810052911A CN108389891B CN 108389891 B CN108389891 B CN 108389891B CN 201810052911 A CN201810052911 A CN 201810052911A CN 108389891 B CN108389891 B CN 108389891B
Authority
CN
China
Prior art keywords
injection region
isolation area
oxygen isolation
grid
trap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810052911.7A
Other languages
English (en)
Other versions
CN108389891A (zh
Inventor
金湘亮
汪洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SUPERESD MICROELECTRONICS TECHNOLOGY Co.,Ltd.
Original Assignee
Hunan Normal University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hunan Normal University filed Critical Hunan Normal University
Priority to CN201810052911.7A priority Critical patent/CN108389891B/zh
Publication of CN108389891A publication Critical patent/CN108389891A/zh
Application granted granted Critical
Publication of CN108389891B publication Critical patent/CN108389891B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363Thyristors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/74Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744Gate-turn-off devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)

Abstract

本发明公开了一种双栅栅控可控硅整流器静电释放器件,包括衬底,衬底中设有N阱和P阱,N阱中设有第一场氧隔离区、第一N+注入区、第二场氧隔离区、第一P+注入区、第三场氧隔离区,第二N+注入区横跨在N阱和P阱的交界处;P阱中设有第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区、第四场氧隔离区、第二P+注入区、第五场氧隔离区;第二N+注入区、第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区构成双栅MOSFET场效应管结构。本发明的静电释放器件采用双栅MOSFET场效应管结构,能够降低器件触发电压和提高器件的维持电压。

Description

一种双栅栅控可控硅整流器静电释放器件及其制作方法
技术领域
本发明涉及集成电路领域,特别涉及一种双栅栅控可控硅整流器静电释放器件及其制作方法。
背景技术
静电放电(ESD)是造成集成电路(IC)芯片和一些电子产品失效的主要因素。而且随着半导体工艺的不断进步,ESD保护的问题越来越得到重视,也使得ESD保护越来越难应对。早在20世纪70年代,世界上就开展了关于集成电路的ESD保护研究,而且一些大型电子集成电路芯片和电子产品厂商都有专门的ESD保护设计团队来解决日益严峻的ESD保护问题。静电放电是指两种带有不同电荷的物体相互接触而发生的电荷转移,在人类的发展历史中,各种不同程度的静电放电现象都可能带来严重的后果,据相关的统计,在微电子领域约有58%的电子产品失效是由静电放电现象引起的,数据充分说明了ESD保护的必要性,它可以有效地提升产品的可靠性。但是,随着器件尺寸的减小和集成电路的复杂程度的提高,需要一种占用芯片面积小且泄放静电能力好的ESD保护器件,这成为了集成电路工程师所要面临的挑战。
传统SCR(Silicon Controlled Rectifier)器件,该器件处于工作状态时,维持电压很低,所以能够承受足够高的ESD电流应力,作为一种很常用的ESD保护器件,SCR结构被认作是单位面积鲁棒性最好的ESD保护器件,各式各样经过改进后的SCR静电保护器件广泛用于各领域。但是,由于雪崩路径的限制,SCR结构需要很高的触发电压,而且工作时由于类闩锁的特性导致维持电压很低,这两个缺陷将使内部电路得不到有效的保护,很容易产生器件闩锁问题。所以在ESD保护中,对SCR结构进行设计时,应当设法提高SCR结构的维持电压和降低SCR结构的触发电压。
传统SCR结构ESD保护器件的剖面图及等效电路如图1。SCR结构反向工作时即为正向导通的二极管特性,SCR结构正向工作时,当阳极和阴极之间的电压差小于SCR结构ESD保护器件的开启电压时,SCR结构等效为一个阻值很高的电阻。当阳极和阴极之间的电压差达到器件的开启电压时,N阱和P阱之间的二极管发生雪崩击穿,产生倍增的雪崩电流,倍增的雪崩电流流经N阱电阻(或P阱电阻),使电阻上的压降达到寄生PNP三极管(或NPN三极管)的BE结的开启电压,于是PNP(NPN)开启,这时电压会回滞到了维持电压,SCR结构将会工作在低阻区域。当电流最终增大到使器件热失效时,将会发生二次击穿,这时SCR结构的ESD保护器件就彻底失效了。
发明内容
为了解决上述技术问题,本发明提供一种结构简单、安全性能好的双栅栅控可控硅整流器静电释放器件,并提供其制作方法。
本发明解决上述问题的技术方案是:一种双栅栅控可控硅整流器静电释放器件,包括衬底、N阱、P阱、第一至第四N+注入区、第一至第二P+注入区、第一至第五场氧隔离区、第一多晶硅栅、第二多晶硅栅,所述衬底中从左至右设有N阱和P阱,所述N阱中从左至右依次设有第一场氧隔离区、第一N+注入区、第二场氧隔离区、第一P+注入区、第三场氧隔离区,所述第二N+注入区横跨在N阱和P阱的交界处;所述P阱中从左至右依次设有第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区、第四场氧隔离区、第二P+注入区、第五场氧隔离区;所述第二N+注入区、第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区构成双栅MOSFET场效应管结构。
上述双栅栅控可控硅整流器静电释放器件,所述第一场氧隔离区的左侧与衬底的左侧边缘相连接,第一场氧隔离区的右侧与第一N+注入区的左侧相连接,第一N+注入区的右侧与第二场氧隔离区的左侧相连接,第二场氧隔离区的右侧与第一P+注入区的左侧相连接,第一P+注入区的右侧与第三场氧隔离区的左侧相连接,第三场氧隔离区的右侧与第二N+注入区的左侧相连接。
上述双栅栅控可控硅整流器静电释放器件,所述第二N+注入区的右侧与第一多晶硅栅的左侧相连接,第一多晶硅栅的右侧与第三N+注入区的左侧相连接,第三N+注入区的右侧与第二多晶硅栅的左侧相连接,第二多晶硅栅的右侧与第四N+注入区的左侧相连接,第四N+注入区的右侧与第四场氧隔离区的左侧相连接,第四场氧隔离区的右侧与第二P+注入区的左侧相连接,第二P+注入区的右侧与第五场氧隔离区的左侧相连接,第五场氧隔离区的右侧与衬底的右侧边缘相连接。
上述双栅栅控可控硅整流器静电释放器件,所述第一N+注入区、第一P+注入区连接在一起并作为器件的阳极;所述第一多晶硅栅作为器件的控制栅极;所述第二多晶硅栅、第四N+注入区、第二P+注入区连接在一起并作为器件的阴极。
上述双栅栅控可控硅整流器静电释放器件,所述第一场氧隔离区的左半部分位于衬底的表面,第一场氧隔离区右半部分位于N阱的表面;所述第五场氧隔离区左半部分位于P阱的表面,第五场氧隔离区右半部分位于衬底的表面。
上述双栅栅控可控硅整流器静电释放器件,当高压ESD脉冲来到器件阳极,器件阴极接地电位时,所述第一P+注入区、N阱、P阱构成一横向PNP三极管结构,同时所述N阱、P阱和第四N+注入区构成一纵向NPN三极管结构,横向PNP三极管结构的基极与纵向NPN三极管结构的集电极通过N阱的寄生电阻相连,而纵向NPN三极管结构的基极与横向PNP三极管结构的集电极通过P阱的寄生电阻相连,即所述的横向PNP三极管结构和所述的纵向NPN三极管结构形成背靠背的两个BJT晶体管结构,也就是SCR结构。
上述双栅栅控可控硅整流器静电释放器件,当ESD高压脉冲来到器件阳极,器件阴极接地电位时,对所述第一多晶硅栅施加正向电压,将所述第二多晶硅栅接地电位,所述第三N+注入区与P阱发生雪崩击穿,器件触发后的双栅MOSFET场效应管结构此时等效为一可变电阻串联在寄生NPN三极管结构的集电极上。
一种双栅栅控可控硅整流器静电释放器件的制作方法,包括以下步骤:
步骤一:在衬底中从左往右依次形成第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区;
步骤二:在衬底中形成N阱、P阱,且N阱位于P阱左侧;
步骤三:对N阱、P阱进行退火处理,消除杂质的扩散;
步骤四:在P阱上淀积第一多晶硅栅和第二多晶硅栅;
步骤五:在N阱中形成第一N+注入区、第一P+注入区,在N阱和P阱的交界处形成第二N+注入区,在P阱中形成第三N+注入区、第四N+注入区、第二P+注入区;且第一场氧隔离区、第一N+注入区、第二场氧隔离区、第一P+注入区、第三场氧隔离区、第二N+注入区、第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区、第四场氧隔离区、第二P+注入区、第五场氧隔离区从左至右依次排列;
步骤六:对第一P+注入区、第二P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区进行退火处理,消除杂质在注入区的迁移;
步骤七:将第一N+注入区、第一P+注入区连接在一起并作为器件的阳极;将第一多晶硅栅作为器件的控制栅极;将第二多晶硅栅、第四N+注入区、第二P+注入区连接在一起并作为器件的阴极。
上述双栅栅控可控硅整流器静电释放器件的制作方法,所述步骤一之前还包括步骤a:在衬底上形成一层二氧化硅薄膜,然后淀积一层氮化硅;将光刻胶层涂在晶圆上,光刻胶曝光和显影,形成隔离浅槽;对氮化硅、二氧化硅和隔离浅槽刻蚀,去除光刻胶层,淀积一层二氧化硅,然后化学机抛光,直到氮化硅层为止,除去氮化硅层。
上述双栅栅控可控硅整流器静电释放器件的制作方法,所述第一场氧隔离区左半部分位于衬底的表面,第一场氧隔离区右半部分位于N阱的表面;所述第二场氧隔离区完全位于N阱中;所述第三场氧隔离区完全位于N阱中;所述第四场氧隔离区完全位于P阱中;所述第五场氧隔离区左半部分位于P阱的表面,第五场氧隔离区右半部分位于衬底的表面。
本发明的有益效果在于:
1、本发明的静电释放器件采用双栅MOSFET场效应管结构,能够使得SCR结构的雪崩击穿路径发生改变,从传统SCR结构的N阱与P阱的雪崩击穿改为器件第二多晶硅栅结构的漏极(即所述第三N+注入区)与P阱发生雪崩击穿,雪崩路径的改变将直接促使所述器件触发电压下降。
2、本发明的静电释放器件采用双栅MOSFET场效应管结构,一方面可以控制SCR结构的正反馈过程,另一方面通过对第一多晶硅栅结构施加正向电压,将第二多晶硅栅结构接地电位,所述器件触发后的双栅MOSFET场效应管结构此时等效为一可变电阻串联在寄生NPN三极管结构的集电极上,由于可变电阻的存在,减小了寄生NPN三极管结构的集电极电流,导致减小寄生NPN三极管结构的发射极电流,从而减小寄生NPN三极管结构的电流放大系数,电流放大系数的降低将直接提高所述器件的维持电压;同时通过对所述第一多晶硅栅结构施加正向电压,根据施加正向电压的大小可以直接调整SCR结构维持电压大小。
3、本发明所制作出的双栅栅控可控硅整流器静电释放器件结构既不会违反版图设计规则也不会利用到标准CMOS工艺以外的层次,就使得SCR能够运用在ESD保护设计中,有效地保护内部芯片,远离闩锁的风险。
附图说明
图1为传统SCR结构的剖面图和寄生结构示意图。
图2为本发明的静电释放器件的结构示意图。
图3为本发明的静电释放器件的三维寄生结构示意图。
图4为本发明的静电释放器件结构的ESD电流泄放路径示意图。
图5为本发明的静电释放器件结构的俯视图。
具体实施方式
下面结合附图和实施例对本发明作进一步的说明。
如图2、图3所示,一种双栅栅控可控硅整流器静电释放器件,包括衬底P-SUB 101、N阱102、P阱103、第一N+注入区104、第二N+注入区106、第三N+注入区107、第四N+注入区108、第一P+注入区105、第二P+注入区109、第一场氧隔离区201、第二场氧隔离区202、第三场氧隔离区203、第四场氧隔离区204、第五场氧隔离区205、第一多晶硅栅206、第二多晶硅栅207,所述衬底P-SUB 101中从左至右设有N阱102和P阱103,所述N阱102中从左至右依次设有第一场氧隔离区201、第一N+注入区104、第二场氧隔离区202、第一P+注入区105、第三场氧隔离区203,所述第二N+注入区106横跨在N阱102和P阱103的交界处;所述P阱103中从左至右依次设有第一多晶硅栅206、第三N+注入区107、第二多晶硅栅207、第四N+注入区108、第四场氧隔离区204、第二P+注入区109、第五场氧隔离区205;所述第二N+注入区106、第一多晶硅栅206、第三N+注入区107、第二多晶硅栅207、第四N+注入区108构成双栅MOSFET场效应管结构。
所述第一场氧隔离区201的左侧与衬底P-SUB 101的左侧边缘相连接,第一场氧隔离区201的右侧与第一N+注入区104的左侧相连接,第一N+注入区104的右侧与第二场氧隔离区202的左侧相连接,第二场氧隔离区202的右侧与第一P+注入区105的左侧相连接,第一P+注入区105的右侧与第三场氧隔离区203的左侧相连接,第三场氧隔离区203的右侧与第二N+注入区106的左侧相连接。
所述第二N+注入区106的右侧与第一多晶硅栅206的左侧相连接,第一多晶硅栅206的右侧与第三N+注入区107的左侧相连接,第三N+注入区107的右侧与第二多晶硅栅207的左侧相连接,第二多晶硅栅207的右侧与第四N+注入区108的左侧相连接,第四N+注入区108的右侧与第四场氧隔离区204的左侧相连接,第四场氧隔离区204的右侧与第二P+注入区109的左侧相连接,第二P+注入区109的右侧与第五场氧隔离区205的左侧相连接,第五场氧隔离区205的右侧与衬底P-SUB 101的右侧边缘相连接。
所述第一N+注入区104通过接触孔与第一金属层208相连接,所述第一P+注入区105通过接触孔与第二金属层209相连接,在第七金属层302上设有金属通孔301,所述第一金属层208和第二金属层209均通过所述金属通孔301与第七金属层302相连接,并作为器件的阳极。
所述第一多晶硅栅206通过接触孔与第三金属层210相连接,在第八金属层303上设有金属通孔304,所述第三金属层210通过所述金属通孔304与第八金属层303相连接,并作为器件的控制栅极。
所述第二多晶硅栅207通过接触孔与第四金属层211相连接,所述第四N+注入区108通过接触孔与第五金属层212相连接,所述第二P+注入区109通过接触孔与第六金属层213相连接,在第九金属层305上设有金属通孔306,所述第四金属层211、第五金属层212和第六金属层213均通过所述金属通孔306与第九金属层305相连接,并作为器件的阴极。
所述第一场氧隔离区201的左半部分位于衬底P-SUB 101的表面,第一场氧隔离区201右半部分位于N阱102的表面;所述第五场氧隔离区205左半部分位于P阱103的表面,第五场氧隔离区205右半部分位于衬底P-SUB 101的表面。
当高压ESD脉冲来到器件阳极,器件阴极接地电位时,所述第一P+注入区105、N阱102、P阱103构成一横向PNP三极管结构,同时所述N阱102、P阱103和第四N+注入区108构成一纵向NPN三极管结构,横向PNP三极管结构的基极与纵向NPN三极管结构的集电极通过N阱102的寄生电阻相连,而纵向NPN三极管结构的基极与横向PNP三极管结构的集电极通过P阱103的寄生电阻相连,即所述的横向PNP三极管结构和所述的纵向NPN三极管结构形成背靠背的两个BJT晶体管结构,也就是SCR结构。
所述P阱103中的第二N+注入区106、第一多晶硅栅206、第三N+注入区107、第二多晶硅栅207、第四N+注入区108构成双栅MOSFET场效应管结构,当ESD高压脉冲来到器件阳极,器件阴极接地电位时,通过所述第一多晶硅栅206将第二N+注入区106和第三N+注入区107隔离开来,并对所述第一多晶硅栅206施加正向电压,通过所述第二多晶硅栅207将第三N+注入区107和第四N+注入区108隔离开来,并对所述第二多晶硅栅207接地电位,如图2和图3所示,该双栅MOSFET场效应管结构的存在使得SCR结构的雪崩击穿路径发生改变,从传统SCR结构的所述N阱102与P阱103的雪崩击穿改为所述器件第二多晶硅栅207结构的漏极(即所述第三N+注入区107)与P阱103发生雪崩击穿,雪崩路径的改变将直接促使所述器件触发电压下降,而且所述器件触发后的双栅MOSFET场效应管结构此时等效为一可变电阻串联在寄生NPN三极管结构的集电极上,由于可变电阻的存在,减小了寄生NPN三极管结构的集电极电流,导致减小寄生NPN三极管结构的发射极电流,从而减小寄生NPN三极管结构的电流放大系数,电流放大系数的降低将直接提高所述器件的维持电压。
针对公式(1):Ic为集电极电流,β为电流放大系数,IB为基极电流。
Ic=β*IB (1)
IE=IB+IC=(1+β)*IB (2)
由公式可知,当β值一定时,集电极电流Ic将随着基极电流IB而改变,而此时,在双栅栅控可控硅整流器静电释放器件结构中,所述器件触发后,通过双栅MOSFET场效应管结构,等效为一可变电阻串联在寄生NPN三极管的集电极上,从而通过外加电压的大小控制集电极电流,而根据公式(2):IE为发射极电流,通过对寄生NPN三极管集电极电流的控制,减小集电极电流Ic,导致降低发射极电流IE,降低了寄生NPN三极管的电流放大系数,从降低电流放大系数的角度证明了可以提高SCR结构的维持电压。可通过调节所述双栅MOSFET场效应管结构的第一多晶硅栅206结构的电压,来控制寄生NPN三极管的发射效率,从而调整SCR结构的维持电压的大小,使所述器件能够产生对应于实际ESD窗口所需要的维持电压。
一种双栅栅控可控硅整流器静电释放器件的制作方法,包括以下步骤:
步骤一:在衬底P-SUB 101上形成一层二氧化硅薄膜,缓解后续步骤形成的氮化硅对硅衬底造成的应力,然后利用化学气相淀积(CVD)淀积一层氮化硅,作为后续CMP的停止层;将光刻胶层涂在晶圆上,光刻胶曝光和显影,形成隔离浅槽;对氮化硅、二氧化硅和隔离浅槽刻蚀,去除光刻胶层,淀积一层二氧化硅,然后化学机抛光,直到氮化硅层为止,除去氮化硅层。
步骤二:在衬底P-SUB 101中从左往右依次形成第一场氧隔离区201、第二场氧隔离区202、第三场氧隔离区203、第四场氧隔离区204、第五场氧隔离区205;
步骤三:在衬底P-SUB 101中形成N阱102、P阱103,且N阱102位于P阱103左侧。将光刻胶涂在晶圆片上,用于所述N阱102的定义,然后高能磷离子注入形成局部N型区域,去除光刻胶层,形成N阱102;将光刻胶涂在晶圆片上,用于所述P阱103的定义,然后高能硼离子注入形成局部P型区域,去除光刻胶,形成P阱103。
步骤四:对N阱102、P阱103进行退火处理,修复离子注入造成的硅表面晶体损伤,注入的杂质的电激活,利用RTP工艺消除杂质的扩散。
步骤五:在P阱103上淀积第一多晶硅栅206和第二多晶硅栅207。牺牲氧化层生长,用来捕获硅表面的缺陷。栅氧化层生长,用作晶体管的栅绝缘层,利用化学气相淀积(CVD)淀积所述第一多晶硅栅206和所述第二多晶硅栅207,光刻胶成形,多晶硅刻蚀,必须精确从光刻胶得到多晶硅的形状,去除光刻胶。多晶硅氧化,用于缓冲隔离多晶硅和后续步骤形成的氮化硅。利用化学气相淀积(CVD)淀积一层氮化硅,氮化硅刻蚀,留下隔离侧墙,精确定位晶体管源区和漏区的离子注入。
步骤六:在N阱102中形成第一N+注入区104、第一P+注入区105,在N阱102和P阱103的交界处形成第二N+注入区106,在P阱103中形成第三N+注入区107、第四N+注入区108、第二P+注入区109。且第一场氧隔离区201、第一N+注入区104、第二场氧隔离区202、第一P+注入区105、第三场氧隔离区203、第二N+注入区106、第一多晶硅栅206、第三N+注入区107、第二多晶硅栅207、第四N+注入区108、第四场氧隔离区204、第二P+注入区109、第五场氧隔离区205从左至右依次排列。所述第一场氧隔离区201左半部分位于衬底P-SUB 101的表面,第一场氧隔离区201右半部分位于N阱102的表面;所述第二场氧隔离区202完全位于N阱102中;所述第三场氧隔离区203完全位于N阱102中;所述第四场氧隔离区204完全位于P阱103中;所述第五场氧隔离区205左半部分位于P阱103的表面,第五场氧隔离区205右半部分位于衬底P-SUB 101的表面。
光刻胶成形,用于控制离子注入,浅深度、重掺杂的砷离子注入,去除光刻胶层,形成所述第一N+注入区104、第二N+注入区106、第三N+注入区107、第四N+注入区108;光刻胶成形,用于控制离子注入,浅深度、重掺杂的硼离子注入,去除光刻胶层,形成所述第一P+注入区105、第二P+注入区109。
步骤七:对第一P+注入区105、第二P+注入区109、第一N+注入区104、第二N+注入区106、第三N+注入区107、第四N+注入区108进行退火处理,利用RTP工艺消除杂质在注入区的迁移。
步骤八:将第一N+注入区104、第一P+注入区105连接在一起并作为器件的阳极;将第一多晶硅栅206作为器件的控制栅极;将第二多晶硅栅207、第四N+注入区108、第二P+注入区109连接在一起并作为器件的阴极。
本发明双栅栅控可控硅整流器静电释放器件的制作方法过程简单、操作方便。制作出的双栅栅控可控硅整流器静电释放器件结构既不会违反版图设计规则也不会利用到标准CMOS工艺以外的层次,就使得SCR能够运用在ESD保护设计中,有效地保护了内部芯片,远离闩锁的风险。本发明实例器件采用0.5μm的CMOS工艺。

Claims (9)

1.一种双栅栅控可控硅整流器静电释放器件,其特征在于:包括衬底、N阱、P阱、第一至第四N+注入区、第一至第二P+注入区、第一至第五场氧隔离区、第一多晶硅栅、第二多晶硅栅,所述衬底中从左至右设有N阱和P阱,所述N阱中从左至右依次设有第一场氧隔离区、第一N+注入区、第二场氧隔离区、第一P+注入区、第三场氧隔离区,所述第二N+注入区横跨在N阱和P阱的交界处;所述P阱中从左至右依次设有第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区、第四场氧隔离区、第二P+注入区、第五场氧隔离区;所述第二N+注入区、第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区构成双栅MOSFET场效应管结构;所述第一N+注入区、第一P+注入区连接在一起并作为器件的阳极;所述第一多晶硅栅作为器件的控制栅极;所述第二多晶硅栅、第四N+注入区、第二P+注入区连接在一起并作为器件的阴极。
2.根据权利要求1所述的双栅栅控可控硅整流器静电释放器件,其特征在于:所述第一场氧隔离区的左侧与衬底的左侧边缘相连接,第一场氧隔离区的右侧与第一N+注入区的左侧相连接,第一N+注入区的右侧与第二场氧隔离区的左侧相连接,第二场氧隔离区的右侧与第一P+注入区的左侧相连接,第一P+注入区的右侧与第三场氧隔离区的左侧相连接,第三场氧隔离区的右侧与第二N+注入区的左侧相连接。
3.根据权利要求2所述的双栅栅控可控硅整流器静电释放器件,其特征在于:所述第二N+注入区的右侧与第一多晶硅栅的左侧相连接,第一多晶硅栅的右侧与第三N+注入区的左侧相连接,第三N+注入区的右侧与第二多晶硅栅的左侧相连接,第二多晶硅栅的右侧与第四N+注入区的左侧相连接,第四N+注入区的右侧与第四场氧隔离区的左侧相连接,第四场氧隔离区的右侧与第二P+注入区的左侧相连接,第二P+注入区的右侧与第五场氧隔离区的左侧相连接,第五场氧隔离区的右侧与衬底的右侧边缘相连接。
4.根据权利要求3所述的双栅栅控可控硅整流器静电释放器件,其特征在于:所述第一场氧隔离区的左半部分位于衬底的表面,第一场氧隔离区右半部分位于N阱的表面;所述第五场氧隔离区左半部分位于P阱的表面,第五场氧隔离区右半部分位于衬底的表面。
5.根据权利要求4所述的双栅栅控可控硅整流器静电释放器件,其特征在于:当ESD脉冲来到器件阳极,器件阴极接地电位时,所述第一P+注入区、N阱、P阱构成一横向PNP三极管结构,同时所述N阱、P阱和第四N+注入区构成一纵向NPN三极管结构,横向PNP三极管结构的基极与纵向NPN三极管结构的集电极通过N阱的寄生电阻相连,而纵向NPN三极管结构的基极与横向PNP三极管结构的集电极通过P阱的寄生电阻相连,即所述的横向PNP三极管结构和所述的纵向NPN三极管结构形成背靠背的两个BJT晶体管结构,也就是SCR结构。
6.根据权利要求4所述的双栅栅控可控硅整流器静电释放器件,其特征在于:当ESD脉冲来到器件阳极,器件阴极接地电位时,对所述第一多晶硅栅施加正向电压,将所述第二多晶硅栅接地电位,所述第三N+注入区与P阱发生雪崩击穿,器件触发后的双栅MOSFET场效应管结构此时等效为一可变电阻串联在寄生NPN三极管结构的集电极上。
7.一种根据权利要求1-6中任一项所述的双栅栅控可控硅整流器静电释放器件的制作方法,包括以下步骤:
步骤一:在衬底中从左往右依次形成第一场氧隔离区、第二场氧隔离区、第三场氧隔离区、第四场氧隔离区、第五场氧隔离区;
步骤二:在衬底中形成N阱、P阱,且N阱位于P阱左侧;
步骤三:对N阱、P阱进行退火处理,消除杂质的扩散;
步骤四:在P阱上淀积第一多晶硅栅和第二多晶硅栅;
步骤五:在N阱中形成第一N+注入区、第一P+注入区,在N阱和P阱的交界处形成第二N+注入区,在P阱中形成第三N+注入区、第四N+注入区、第二P+注入区;且第一场氧隔离区、第一N+注入区、第二场氧隔离区、第一P+注入区、第三场氧隔离区、第二N+注入区、第一多晶硅栅、第三N+注入区、第二多晶硅栅、第四N+注入区、第四场氧隔离区、第二P+注入区、第五场氧隔离区从左至右依次排列;
步骤六:对第一P+注入区、第二P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区进行退火处理,消除杂质在注入区的迁移;
步骤七:将第一N+注入区、第一P+注入区连接在一起并作为器件的阳极;将第一多晶硅栅作为器件的控制栅极;将第二多晶硅栅、第四N+注入区、第二P+注入区连接在一起并作为器件的阴极。
8.根据权利要求7所述的双栅栅控可控硅整流器静电释放器件的制作方法,其特征在于:所述步骤一之前还包括步骤a:在衬底上形成一层二氧化硅薄膜,然后淀积一层氮化硅;将光刻胶层涂在晶圆上,光刻胶曝光和显影,形成隔离浅槽;对氮化硅、二氧化硅和隔离浅槽刻蚀,去除光刻胶层,淀积一层二氧化硅,然后化学机械抛光,直到氮化硅层为止,除去氮化硅层。
9.根据权利要求8所述的双栅栅控可控硅整流器静电释放器件的制作方法,其特征在于:所述第一场氧隔离区左半部分位于衬底的表面,第一场氧隔离区右半部分位于N阱的表面;所述第二场氧隔离区完全位于N阱中;所述第三场氧隔离区完全位于N阱中;所述第四场氧隔离区完全位于P阱中;所述第五场氧隔离区左半部分位于P阱的表面,第五场氧隔离区右半部分位于衬底的表面。
CN201810052911.7A 2018-01-19 2018-01-19 一种双栅栅控可控硅整流器静电释放器件及其制作方法 Active CN108389891B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810052911.7A CN108389891B (zh) 2018-01-19 2018-01-19 一种双栅栅控可控硅整流器静电释放器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810052911.7A CN108389891B (zh) 2018-01-19 2018-01-19 一种双栅栅控可控硅整流器静电释放器件及其制作方法

Publications (2)

Publication Number Publication Date
CN108389891A CN108389891A (zh) 2018-08-10
CN108389891B true CN108389891B (zh) 2019-03-01

Family

ID=63077304

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810052911.7A Active CN108389891B (zh) 2018-01-19 2018-01-19 一种双栅栅控可控硅整流器静电释放器件及其制作方法

Country Status (1)

Country Link
CN (1) CN108389891B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110289257A (zh) * 2019-06-28 2019-09-27 湖南师范大学 一种双向增强型栅控可控硅静电保护器件及其制作方法
US11894363B2 (en) 2020-04-03 2024-02-06 Changxin Memory Technologies, Inc. Semiconductor device with a doped well region

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211956B (zh) * 2019-06-28 2022-11-11 湖南师范大学 栅极增强型光控可控硅静电释放器件结构及其制作方法
CN110518010B (zh) * 2019-08-29 2021-07-16 上海华力微电子有限公司 一种内嵌硅控整流器的pmos器件及其实现方法
CN111223855B (zh) * 2019-11-19 2021-12-03 江南大学 一种利用栅隔离技术提高电路系统esd防护性能的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1396662A (zh) * 2001-07-09 2003-02-12 联华电子股份有限公司 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路
US6737682B1 (en) * 2002-07-30 2004-05-18 Taiwan Semiconductor Manufacturing Company High voltage tolerant and low voltage triggering floating-well silicon controlled rectifier on silicon-on-insulator for input or output
KR20040082832A (ko) * 2003-03-20 2004-09-30 주식회사 하이닉스반도체 반도체장치의 보호소자
KR20070003076A (ko) * 2005-06-30 2007-01-05 매그나칩 반도체 유한회사 반도체 장치
CN102315258A (zh) * 2010-06-29 2012-01-11 上海宏力半导体制造有限公司 寄生晶闸管以及静电保护电路
CN105609488A (zh) * 2015-12-23 2016-05-25 电子科技大学 一种用于esd保护的低触发电压scr器件
CN105633071A (zh) * 2014-11-07 2016-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置
CN105655325A (zh) * 2014-11-13 2016-06-08 旺宏电子股份有限公司 静电放电保护电路、结构及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW473977B (en) * 2000-10-27 2002-01-21 Vanguard Int Semiconduct Corp Low-voltage triggering electrostatic discharge protection device and the associated circuit
US9768159B2 (en) * 2015-08-19 2017-09-19 Texas Instruments Incorporated Electrostatic discharge protection device for high voltage

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1396662A (zh) * 2001-07-09 2003-02-12 联华电子股份有限公司 绝缘层有硅的低电压触发硅控整流器及静电放电防护电路
US6737682B1 (en) * 2002-07-30 2004-05-18 Taiwan Semiconductor Manufacturing Company High voltage tolerant and low voltage triggering floating-well silicon controlled rectifier on silicon-on-insulator for input or output
KR20040082832A (ko) * 2003-03-20 2004-09-30 주식회사 하이닉스반도체 반도체장치의 보호소자
KR20070003076A (ko) * 2005-06-30 2007-01-05 매그나칩 반도체 유한회사 반도체 장치
CN102315258A (zh) * 2010-06-29 2012-01-11 上海宏力半导体制造有限公司 寄生晶闸管以及静电保护电路
CN105633071A (zh) * 2014-11-07 2016-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置
CN105655325A (zh) * 2014-11-13 2016-06-08 旺宏电子股份有限公司 静电放电保护电路、结构及其制造方法
CN105609488A (zh) * 2015-12-23 2016-05-25 电子科技大学 一种用于esd保护的低触发电压scr器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110289257A (zh) * 2019-06-28 2019-09-27 湖南师范大学 一种双向增强型栅控可控硅静电保护器件及其制作方法
US11894363B2 (en) 2020-04-03 2024-02-06 Changxin Memory Technologies, Inc. Semiconductor device with a doped well region

Also Published As

Publication number Publication date
CN108389891A (zh) 2018-08-10

Similar Documents

Publication Publication Date Title
CN108389891B (zh) 一种双栅栅控可控硅整流器静电释放器件及其制作方法
CN109037208B (zh) 提高失效电压的双向假栅深阱静电保护器件及其制作方法
KR930010121B1 (ko) 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정
CN101752370B (zh) 晶体管型保护器件和半导体集成电路
CN103996599B (zh) 使用半导体工艺的现有操作生产高性能无源器件
CN101764150B (zh) 绝缘体上硅的横向绝缘栅双极晶体管及工艺制造方法
CN110444541A (zh) 一种电压可调的双向esd保护器件及其制作方法
CN107346786B (zh) Ggnmos晶体管、多指ggnmos器件及电路
US11430780B2 (en) TVS device and manufacturing method therefor
CN110289257B (zh) 一种双向增强型栅控可控硅静电保护器件及其制作方法
CN101697355A (zh) 一种esd用均匀触发半导体硅控整流控制器
KR100853802B1 (ko) 반도체 소자 및 그의 제조방법
CN215815877U (zh) 高维持高失效双向可控硅静电防护器件
CN113611733B (zh) 隔离型nldmos器件及其制造方法
CN102290414A (zh) 半导体装置
US20030151090A1 (en) Method of manufacturing power MOSFET device with reduced snap-back and being capable of increasing avalanche-breakdown current endurance
CN111370402B (zh) 一种应用于烧结炉温控系统的静电保护器件
CN108364945A (zh) 一种提高维持电压的双栅栅控静电释放器件及其制作方法
CN108389857B (zh) 提高维持电压的多晶硅假栅静电释放器件及其制作方法
CN1217418C (zh) 功率金属氧化物半导体场效晶体管装置及其制造方法
CN106449730A (zh) 带esd的沟槽型mosfet器件及其制造方法
CN210467836U (zh) 一种电压可调的双向esd保护器件
CN108376681A (zh) 一种提高维持电压的带假栅静电释放器件及其制作方法
CN115763476A (zh) 一种内嵌pmos的双向可控硅静电防护器件及其制作方法
CN115602676A (zh) 高维持高失效双向可控硅静电防护器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: 410012 Lushan South Road, Yuelu District, Changsha City, Hunan Province

Patentee after: Hunan Normal University

Address before: 410012 Lushan South Road, Yuelu District, Xiangtan City, Hunan Province

Patentee before: Hunan Normal University

CP02 Change in the address of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20200410

Address after: 410100 Room 303, block C, building 6, Depu enterprise, luojitang Road, Changsha Economic and Technological Development Zone, Changsha City, Hunan Province

Patentee after: SUPERESD MICROELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: 410012 Yuelu District Lushan South Road, Changsha, Hunan

Patentee before: HUNAN NORMAL University

TR01 Transfer of patent right