CN114859206A - 集成电路闩锁测试结构 - Google Patents

集成电路闩锁测试结构 Download PDF

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CN114859206A CN202110149970.8A CN202110149970A CN114859206A CN 114859206 A CN114859206 A CN 114859206A CN 202110149970 A CN202110149970 A CN 202110149970A CN 114859206 A CN114859206 A CN 114859206A
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Abstract

本申请提供一种集成电路闩锁测试结构。该电路包括：第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区，第一P型重掺杂区和第一N型重掺杂区均位于P型衬底上，第二P型重掺杂区和第二N型重掺杂区均位于N阱内，N阱位于P型衬底上，第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，第一N型重掺杂区和第二P型重掺杂区之间具有第二距离，第二P型重掺杂区和第二N型重掺杂区之间具有第三距离，测试结构用于通过调整第一距离、第二距离和第三距离中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。从而，可以测试集成电路发生闩锁效应时的电学参数。

Description

集成电路闩锁测试结构
技术领域
本申请涉及集成电路技术领域，尤其涉及一种集成电路闩锁测试结构。
背景技术
闩锁效应(latch-up)是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱和PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。静电是一种看不见的破坏力，会对电子元器件产生影响。静电和相关的电压瞬变都会引起闩锁效应，闩锁效应是半导体器件失效的主要原因之一。在出现闩锁时，发生正反馈，半导体元器件在电源电压线与接地线之间形成短路，造成大电流、电过载和半导体元器件损坏。
为保证芯片的可靠性，需要避免集成电路发生闩锁效应，因此，在芯片开发阶段，需要通过测试集成电路发生闩锁效应时的电学参数来进行集成电路的设计，以避免闩锁效应的发生。
发明内容
本申请提供一种集成电路闩锁测试结构，以测试集成电路发生闩锁效应时的电学参数。
第一方面，本申请提供一种集成电路闩锁测试结构，包括：
第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；
其中，所述第一P型重掺杂区和所述第一N型重掺杂区均位于P型衬底上，所述第二P型重掺杂区和所述第二N型重掺杂区均位于N阱内，所述N阱位于所述P型衬底上；
所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
可选的，所述N阱、所述P型衬底和所述第一N型重掺杂区构成第一寄生NPN晶体管；
所述第二P型重掺杂区、所述N阱和所述P型衬底构成第一寄生PNP晶体管。
可选的，所述P型衬底具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一P型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生NPN晶体管的基级；
所述N阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二N型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生PNP晶体管的基级。
第二方面，本申请提供一种集成电路闩锁测试结构，包括：
第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；
其中，所述第一P型重掺杂区位于P型衬底上，所述第一N型重掺杂区位于第一N阱内，所述第二P型重掺杂区和第二N型重掺杂区均位于第二N阱内，所述第一N阱和所述第二N阱均位于所述P型衬底上；
所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
可选的，所述第二N阱、所述P型衬底和所述第一N型重掺杂区构成第一寄生NPN晶体管；
所述第二P型重掺杂区、所述第二N阱和所述P型衬底构成第一寄生PNP晶体管。
可选的，所述P型衬底具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一P型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生NPN晶体管的基级；
所述第二N阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二N型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生PNP晶体管的基级。
第三方面，本申请提供一种集成电路闩锁测试结构，包括：
第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；
其中，所述第一P型重掺杂区位于P型衬底上，所述第一N型重掺杂区位于深N阱内，所述深N阱位于第一N阱内，所述第二P型重掺杂区和所述第二N型重掺杂区均位于第二N阱内，所述第一N阱和所述第二N阱均位于所述P型衬底上；
所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
可选的，所述第二N阱、所述P型衬底和所述深N阱构成第一寄生NPN晶体管；
所述第二P型重掺杂区、所述第二N阱和所述P型衬底构成第一寄生PNP晶体管。
可选的，所述P型衬底具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一P型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生NPN晶体管的发射级；
所述第二N阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二N型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生PNP晶体管的基级。
第四方面，本申请提供一种集成电路闩锁测试结构，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区和所述第一P型重掺杂区位于深N阱内，所述深N阱位于N阱内，所述N阱位于P型衬底上；
所述第二N型重掺杂区和第二P型重掺杂区均位于P阱内，所述P阱位于所述深N阱内；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
可选的，所述第一P型重掺杂区、所述深N阱和所述第二P型重掺杂区构成第一寄生PNP晶体管；
所述第一N型重掺杂区、所述P型衬底和所述深N阱构成第一寄生NPN晶体管。
可选的，所述深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
第五方面，本申请提供一种集成电路闩锁测试结构，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区位于N阱内，所述N阱位于P型衬底上；
所述第一P型重掺杂区位于P阱内，所述P阱位于深N阱内，所述深N阱位于所述N阱内；
所述第二N型重掺杂区和第二P型重掺杂区均位于所述P型衬底上；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
可选的，所述P阱、所述深N阱和所述P型衬底构成第一寄生PNP晶体管；
所述深N阱、所述P型衬底和所述第二N型重掺杂区构成第一寄生NPN晶体管。
可选的，所述深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P型衬底具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
第六方面，本申请提供一种集成电路闩锁测试结构，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区位于第一N阱内，所述第一N阱位于P型衬底上；
所述第一P型重掺杂区位于P阱内，所述P阱位于深N阱内，所述深N阱位于所述第一N阱内；
所述第二N型重掺杂区位于第二N阱内，所述第二N阱位于所述P型衬底上；
所述第二P型重掺杂区位于所述P型衬底上；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
可选的，所述P阱、所述深N阱和所述P型衬底构成第一寄生PNP晶体管；
所述深N阱、所述P型衬底和所述第二N阱构成第一寄生NPN晶体管。
可选的，所述深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P型衬底具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
第七方面，本申请提供一种集成电路闩锁测试结构，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区位于第一N阱内，所述第一N阱位于P型衬底上；
所述第一P型重掺杂区位于P阱内，所述P阱位于第一深N阱内，所述第一深N阱位于所述第一N阱内；
所述第二N型重掺杂区位于第二深N阱内，所述第二深N阱位于第二N阱内，所述第二N阱位于所述P型衬底上；
所述第二P型重掺杂区位于所述P型衬底上；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
可选的，所述P阱、所述第一深N阱和所述P型衬底构成第一寄生PNP晶体管；
所述第一深N阱、所述P型衬底和所述第二深N阱构成第一寄生NPN晶体管。
可选的，所述第一深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P型衬底具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
本申请提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的一种集成电路闩锁测试结构的应用场景示意图；
图2为本申请实施例提供的一种集成电路闩锁测试结构的俯视图；
图3为本申请实施例提供的一种集成电路闩锁测试结构的剖面图；
图4为图2和图3所示的集成电路闩锁测试结构测试时的连接示意图；
图5为本申请实施例提供的一种集成电路闩锁测试结构的俯视图；
图6为本申请实施例提供的一种集成电路闩锁测试结构的剖面图；
图7为图5和图6所示的集成电路闩锁测试结构测试时的连接示意图；
图8为本申请实施例提供的一种集成电路闩锁测试结构的俯视图；
图9为本申请实施例提供的一种集成电路闩锁测试结构的剖面图；
图10为图8和图9所示的集成电路闩锁测试结构测试时的连接示意图；
图11为本申请实施例提供的一种集成电路闩锁测试结构的俯视图；
图12为本申请实施例提供的一种集成电路闩锁测试结构的剖面图；
图13为图11和图12所示的集成电路闩锁测试结构测试时的连接示意图；
图14为本申请实施例提供的一种集成电路闩锁测试结构的俯视图；
图15为本申请实施例提供的一种集成电路闩锁测试结构的剖面图；
图16为图14和图15所示的集成电路闩锁测试结构测试时的连接示意图；
图17为本申请实施例提供的一种集成电路闩锁测试结构的俯视图；
图18为本申请实施例提供的一种集成电路闩锁测试结构的剖面图；
图19为图17和图18所示的集成电路闩锁测试结构测试时的连接示意图；
图20为本申请实施例提供的一种集成电路闩锁测试结构的俯视图；
图21为本申请实施例提供的一种集成电路闩锁测试结构的剖面图；
图22为图20和图21所示的集成电路闩锁测试结构测试时的连接示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为保证芯片的可靠性，在芯片开发阶段，需要通过测试集成电路发生闩锁效应时的电学参数来进行集成电路的设计，以避免闩锁效应的发生。为解决这一问题，本申请提供了一种集成电路闩锁测试结构，该测试结构包括第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区，第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，第一N型重掺杂区和第二P型重掺杂区之间具有第二距离，第二P型重掺杂区和第二N型重掺杂区之间具有第三距离，不同的集成电路闩锁测试结构，其第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区设置的位置不同，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
图1为本申请提供的一种集成电路闩锁测试结构的应用场景示意图，如图1所示，本申请提供的集成电路闩锁测试结构的应用场景涉及晶圆1和集成电路闩锁测试结构，晶圆1被切割后形成多个裸片12和划片道11，其中，集成电路闩锁测试结构可位于晶圆1上，具体地，集成电路闩锁测试结构可以位于晶圆上的划片道11内或位于裸片12内。裸片12上的集成电路与集成电路闩锁测试结构对应的等效电路相同，通过集成电路闩锁测试结构来测试裸片12上的集成电路的闩锁效应的电学参数，电学参数具体包括发生闩锁效应的触发电压(Trigger voltage)、维持闩锁效应的维持电压(Holding voltage)、闩锁效应触发时的电流(Trigger current)和闩锁效应维持阶段的电流(Holding current)，Triggervoltage越大，越不容易引起闩锁效应，Holding voltage越大，越不容易维持闩锁效应，假如正常工作电压是1.1V，如果trigger voltage为1.2V，那么引起闩锁效应的风险就非常大，如果trigger voltage为2V，那么引起闩锁效应的风险则比较小。同样的，holdingvoltage具有相同的原理。需要注意的是，holding voltage一般小于trigger voltage，例如trigger voltage为2V，那么holding voltage可以为1.8V。
集成电路闩锁测试结构包括第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区，第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，第一N型重掺杂区和第二P型重掺杂区之间具有第二距离，第二P型重掺杂区和第二N型重掺杂区之间具有第三距离，不同的集成电路闩锁测试结构，其第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区设置的位置不同，上述第一距离、第二距离和第三距离与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数(即发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流)，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置裸片12上的集成电路中的第一距离、第二距离和第三距离，从而可避免裸片12上的集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
具体地，还可以通过改变变量第一距离、第二距离和第三距离的大小设计各种相应的集成电路闩锁测试结构，通过传输线脉冲发生器(Transmission Line Pulse，TLP)测试来评估这种集成电路闩锁测试结构的闩锁效应的电学参数(还可称为栓锁特性)，据此栓锁特性可以定义相关的栓锁设计规则，从而保证集成电路的可靠性。
下面通过具体实施例，对本申请提供的集成电路闩锁测试结构的具体结构进行详细说明，图2-图22一共示出了7种集成电路闩锁测试结构。不同的集成电路闩锁测试结构，其第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区设置的位置不同，需要说明的是，图2-图22中P型重掺杂区简称P+，N型重掺杂区简称N+。
图2为本申请实施例提供的一种集成电路闩锁测试结构的俯视图，图3为本申请实施例提供的一种集成电路闩锁测试结构的剖面图，请参见图2和图3，本实施例的集成电路闩锁测试结构可以包括：第一P型重掺杂区21、第一N型重掺杂区22、第二P型重掺杂区23和第二N型重掺杂区24。
其中，第一P型重掺杂区21和第一N型重掺杂区22均位于P型衬底上，第二P型重掺杂区23和第二N型重掺杂区24均位于N阱25内，N阱25位于P型衬底26上。
第一P型重掺杂区21和第一N型重掺杂区22之间具有第一距离L1，第一N型重掺杂区22和第二P型重掺杂区23之间具有第二距离L2，第二P型重掺杂区23和第二N型重掺杂区24之间具有第三距离L3。
测试结构用于通过调整第一距离L1、第二距离L2和第三距离L3中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。
进一步地，如图3所示，N阱25、P型衬底26和第一N型重掺杂区22构成第一寄生NPN晶体管T1。第二P型重掺杂区23、N阱25和P型衬底26构成第一寄生PNP晶体管T2。
P型衬底26具有第一寄生电阻RPW，第一寄生电阻RPW的第一端连接第一P型重掺杂区，第一寄生电阻RPW的第二端连接第一寄生NPN晶体管T1的基级。
N阱25具有第二寄生电阻RNW，第二寄生电阻RNW的第一端连接第二N型重掺杂区24，第二寄生电阻RNW的第二端连接第一寄生PNP晶体管T2的基级。
下面结合图4来说明图2和图3所示的集成电路闩锁测试结构的测试原理，图4为图2和图3所示的集成电路闩锁测试结构测试时的连接示意图，如图4所示，在测试前，将第一P型重掺杂区21和第一N型重掺杂区22均连接接地端VSS，将第二P型重掺杂区23和第二N型重掺杂区24均连接电源端VDD。测试时，将施加于电源端VDD的电压从0V开始逐渐增加，例如从0V开始逐渐增加至5V，监测电源端VDD和接地端VSS之间的电流，当电源端VDD和接地端VSS之间的电流突然变大时判定此时发生闩锁效应。上述第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，具体地，可以测得第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流的对应关系表，该表可以作为图2和图3所示的集成电路闩锁测试结构对应的集成电路的设计依据，避免该集成电路闩锁测试结构对应的集成电路在工作过程中发生闩锁效应。例如，该对应关系表可以为如下表一所示的形式：
表一
Figure BDA0002932392560000111
Figure BDA0002932392560000121
下面描述闩锁效应产生的原理：具体而言，T2为一垂直式PNP晶体管,基极是N阱,基极到集电极的增益可达数十倍，T1是一侧面式的NPN晶体管，基极为P型衬底，到集电极的增益可达数十倍，RNW是N阱的寄生电阻，RPW是P型衬底的寄生电阻。
以上四元件T1、T2、RNW和RPW构成可控硅电路，当无外界干扰未引起触发时，两个晶体管处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个晶体管的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个晶体管，从而使两个晶体管因触发而导通(通常情况下是PNP比较容易触发起来)，电源端VDD至接地端VSS间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源端VDD和接地端VSS之间的漏电，即锁定状态。闩锁效应由此而产生。
本实施例提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
图5为本申请实施例提供的一种集成电路闩锁测试结构的俯视图，图6为本申请实施例提供的一种集成电路闩锁测试结构的剖面图，请参见图5和图6，本实施例的集成电路闩锁测试结构可以包括：第一P型重掺杂区31、第一N型重掺杂区32、第二P型重掺杂区33和第二N型重掺杂区34。
其中，第一P型重掺杂区31位于P型衬底37上，第一N型重掺杂32区位于第一N阱35内，第二P型重掺杂区和第二N型重掺杂区均位于第二N阱36内，第一N阱35和第二N阱36均位于P型衬底37上。
第一P型重掺杂区31和第一N型重掺杂32之间具有第一距离L1，第一N型重掺杂32和第二P型重掺杂区33之间具有第二距离L2，第二P型重掺杂区33和第二N型重掺杂区34之间具有第三距离L3。
测试结构用于通过调整第一距离L1、第二距离L2和第三距离L3中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。
进一步地，如图6所示，第二N阱36、P型衬底37和第一N型重掺杂区32构成第一寄生NPN晶体管T1。第二P型重掺杂区33、第二N阱36和P型衬底37构成第一寄生PNP晶体管T2。
P型衬底37具有第一寄生电阻RPW，第一寄生电阻RPW的第一端连接第一P型重掺杂区31，第一寄生电阻RPW的第二端连接第一寄生NPN晶体管的基级T1。
第二N阱36具有第二寄生电阻RNW，第二寄生电阻RNW的第一端连接第二N型重掺杂区34，第二寄生电阻RNW的第二端连接第一寄生PNP晶体管T2的基级。
下面结合图7来说明图5和图6所示的集成电路闩锁测试结构的测试原理，图7为图5和图6所示的集成电路闩锁测试结构测试时的连接示意图，如图7所示，在测试前，将第一P型重掺杂区31和第一N型重掺杂区32均连接接地端VSS，将第二P型重掺杂区33和第二N型重掺杂区34均连接电源端VDD。测试时，将施加于电源端VDD的电压从0V开始逐渐增加，例如从0V开始逐渐增加至5V，监测电源端VDD和接地端VSS之间的电流，当电源端VDD和接地端VSS之间的电流突然变大时判定此时发生闩锁效应。上述第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，具体地，可以测得第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流的对应关系表，该表可以作为图5和图6所示的集成电路闩锁测试结构对应的集成电路的设计依据，避免该集成电路闩锁测试结构对应的集成电路在工作过程中发生闩锁效应。例如，该对应关系表可以为如上表一所示的形式。
下面描述闩锁效应产生的原理：具体而言，T2为一垂直式PNP晶体管,基极是N阱,基极到集电极的增益可达数百倍，T1是一侧面式的NPN晶体管，基极为P型衬底，到集电极的增益可达数十倍，RNW是第二N阱的寄生电阻，RPW是P型衬底的寄生电阻。
以上四元件T1、T2、RNW和RPW构成可控硅电路，当无外界干扰未引起触发时，两个晶体管处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个晶体管的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个晶体管，从而使两个晶体管因触发而导通(通常情况下是PNP比较容易触发起来)，电源端VDD至接地端VSS间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源端VDD和接地端VSS之间的漏电，即锁定状态。闩锁效应由此而产生。
本实施例提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
图8为本申请实施例提供的一种集成电路闩锁测试结构的俯视图，图9为本申请实施例提供的一种集成电路闩锁测试结构的剖面图，请参见图8和图9，本实施例的集成电路闩锁测试结构可以包括：第一P型重掺杂区41、第一N型重掺杂区42、第二P型重掺杂区43和第二N型重掺杂区44。
其中，第一P型重掺杂区41位于P型衬底45上，第一N型重掺杂区42位于深N阱46内，深N阱46位于第一N阱47内，第二P型重掺杂区43和第二N型重掺杂区44均位于第二N阱48内，第一N阱47和第二N阱48均位于P型衬底45上。
第一P型重掺杂区41和第一N型重掺杂42之间具有第一距离L1，第一N型重掺杂42和第二P型重掺杂区43之间具有第二距离L2，第二P型重掺杂区43和第二N型重掺杂区44之间具有第三距离L3。
测试结构用于通过调整第一距离L1、第二距离L2和第三距离L3中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。
进一步地，如图9所示，第二N阱48、P型衬底45和深N阱46构成第一寄生NPN晶体管T1。第二P型重掺杂区43、第二N阱48和P型衬底45构成第一寄生PNP晶体管T2。
P型衬底45具有第一寄生电阻RPW，第一寄生电阻RPW的第一端连接第一P型重掺杂区41，第一寄生电阻RPW的第二端连接第一寄生NPN晶体管T1的发射级。
第二N阱48具有第二寄生电阻RNW，第二寄生电阻RNW的第一端连接第二N型重掺杂区44，第二寄生电阻RNW的第二端连接第一寄生PNP晶体管T2的基级。
下面结合图10来说明图8和图9所示的集成电路闩锁测试结构的测试原理，图10为图8和图9所示的集成电路闩锁测试结构测试时的连接示意图，如图10所示，在测试前，将第一P型重掺杂区41和第一N型重掺杂区42均连接接地端VSS，将第二P型重掺杂区43和第二N型重掺杂区44均连接电源端VDD。测试时，将施加于电源端VDD的电压从0V开始逐渐增加，例如从0V开始逐渐增加至5V，监测电源端VDD和接地端VSS之间的电流，当电源端VDD和接地端VSS之间的电流突然变大时判定此时发生闩锁效应。上述第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，具体地，可以测得第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流的对应关系表，该表可以作为图8和图9所示的集成电路闩锁测试结构对应的集成电路的设计依据，避免该集成电路闩锁测试结构对应的集成电路在工作过程中发生闩锁效应。例如，该对应关系表可以为如上表一所示的形式。
下面描述闩锁效应产生的原理：具体而言，T2为一垂直式PNP晶体管,基极是N阱,基极到集电极的增益可达数百倍，T1是一侧面式的NPN晶体管，基极为P型衬底，到集电极的增益可达数十倍，RNW是第二N阱的寄生电阻，RPW是P型衬底的寄生电阻。
以上四元件T1、T2、RNW和RPW构成可控硅电路，当无外界干扰未引起触发时，两个晶体管处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个晶体管的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个晶体管，从而使两个晶体管因触发而导通(通常情况下是PNP比较容易触发起来)，电源端VDD至接地端VSS间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源端VDD和接地端VSS之间的漏电，即锁定状态。闩锁效应由此而产生。
本实施例提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
图11为本申请实施例提供的一种集成电路闩锁测试结构的俯视图，图12为本申请实施例提供的一种集成电路闩锁测试结构的剖面图，请参见图11和图12，本实施例的集成电路闩锁测试结构可以包括：第一N型重掺杂区51、第一P型重掺杂区52、第二N型重掺杂区53和第二P型重掺杂区54。
其中，第一N型重掺杂区51和第一P型重掺杂区52位于深N阱55内，深N阱55位于N阱56内，N阱56位于P型衬底57上。第二N型重掺杂区53和第二P型重掺杂区54均位于P阱58内，P阱58位于深N阱55内。
第一N型重掺杂区51和第一P型重掺杂区52之间具有第一距离L1，第一P型重掺杂区52和第二N型重掺杂区53之间具有第二距离L2，第二N型重掺杂区53和第二P型重掺杂区54之间具有第三距离L3。
测试结构用于通过调整第一距离L1、第二距离L2和第三距离L3中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。
进一步地，如图12所示，第一P型重掺杂区52、深N阱55和第二P型重掺杂区54构成第一寄生PNP晶体管T1。第一N型重掺杂区51、P型衬底57和深N阱55构成第一寄生NPN晶体管T2。
深N阱55具有第一寄生电阻RDNW，第一寄生电阻的第一端连接第一N型重掺杂区，第一寄生电阻RDNW的第二端连接第一寄生PNP晶体管的基级。
P阱58具有第二寄生电阻RPW，第二寄生电阻RPW的第一端连接第二P型重掺杂区54，第二寄生电阻RPW的第二端连接第一寄生NPN晶体管T2的基级和第一寄生PNP晶体管T1的集电极。
下面结合图13来说明图11和图12所示的集成电路闩锁测试结构的测试原理，图13为图11和图12所示的集成电路闩锁测试结构测试时的连接示意图，如图13所示，在测试前，将第一P型重掺杂区51和第一N型重掺杂区52均连接电源端VDD，将第二P型重掺杂区43和第二N型重掺杂区44均连接接地端VSS。测试时，将施加于电源端VDD的电压从0V开始逐渐增加，例如从0V开始逐渐增加至5V，监测电源端VDD和接地端VSS之间的电流，当电源端VDD和接地端VSS之间的电流突然变大时判定此时发生闩锁效应。上述第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，具体地，可以测得第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流的对应关系表，该表可以作为图11和图12所示的集成电路闩锁测试结构对应的集成电路的设计依据，避免该集成电路闩锁测试结构对应的集成电路在工作过程中发生闩锁效应。例如，该对应关系表可以为如上表一所示的形式。
下面描述闩锁效应产生的原理：具体而言，T1为一垂直式PNP晶体管,基极是N阱,基极到集电极的增益可达数百倍，T2是一侧面式的NPN晶体管，基极为P型衬底，到集电极的增益可达数十倍，RDNW是深N阱的寄生电阻，RPW是P阱的寄生电阻。
以上四元件T1、T2、RDNW和RPW构成可控硅电路，当无外界干扰未引起触发时，两个晶体管处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个晶体管的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个晶体管，从而使两个晶体管因触发而导通(通常情况下是PNP比较容易触发起来)，电源端VDD至接地端VSS间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源端VDD和接地端VSS之间的漏电，即锁定状态。闩锁效应由此而产生。
本实施例提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
图14为本申请实施例提供的一种集成电路闩锁测试结构的俯视图，图15为本申请实施例提供的一种集成电路闩锁测试结构的剖面图，请参见图14和图15，本实施例的集成电路闩锁测试结构可以包括：第一N型重掺杂区61、第一P型重掺杂区62、第二N型重掺杂区63和第二P型重掺杂区64。
其中，第一N型重掺杂区61位于N阱65内，N阱65位于P型衬底66上。第一P型重掺杂区62位于P阱67内，P阱67位于深N阱68内，深N阱68位于N阱65内。第二N型重掺杂区63和第二P型重掺杂区64均位于P型衬底66上。
第一N型重掺杂区61和第一P型重掺杂区62之间具有第一距离L1，第一P型重掺杂区62和第二N型重掺杂区63之间具有第二距离L2，第二N型重掺杂区63和第二P型重掺杂区64之间具有第三距离L3。
测试结构用于通过调整第一距离L1、第二距离L2和第三距离L3中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。
进一步地，如图15所示，P阱67、深N阱68和P型衬底66构成第一寄生PNP晶体管T1。深N阱68、P型衬底66和第二N型重掺杂区63构成第一寄生NPN晶体管T2。
深N阱68具有第一寄生电阻RDNW，第一寄生电阻RDNW的第一端连接第一N型重掺杂区61，第一寄生电阻RDNW的第二端连接第一寄生PNP晶体管T1的基级。
P型衬底具有第二寄生电阻RPW，第二寄生电阻RPW的第一端连接第二P型重掺杂区64，第二寄生电阻RPW的第二端连接第一寄生NPN晶体管T2的基级和第一寄生PNP晶体管T1的集电极。
下面结合图16来说明图14和图15所示的集成电路闩锁测试结构的测试原理，图16为图14和图15所示的集成电路闩锁测试结构测试时的连接示意图，如图16所示，在测试前，将第一P型重掺杂区61和第一N型重掺杂区62均连接电源端VDD，将第二P型重掺杂区63和第二N型重掺杂区64均连接接地端VSS。测试时，将施加于电源端VDD的电压从0V开始逐渐增加，例如从0V开始逐渐增加至5V，监测电源端VDD和接地端VSS之间的电流，当电源端VDD和接地端VSS之间的电流突然变大时判定此时发生闩锁效应。上述第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，具体地，可以测得第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流的对应关系表，该表可以作为图14和图15所示的集成电路闩锁测试结构对应的集成电路的设计依据，避免该集成电路闩锁测试结构对应的集成电路在工作过程中发生闩锁效应。例如，该对应关系表可以为如上表一所示的形式。
下面描述闩锁效应产生的原理：具体而言，T1为一垂直式PNP晶体管,基极是N阱,基极到集电极的增益可达数百倍，T2是一侧面式的NPN晶体管，基极为P型衬底，到集电极的增益可达数十倍，RDNW是深N阱的寄生电阻，RPW是P型衬底的寄生电阻。
以上四元件T1、T2、RDNW和RPW构成可控硅电路，当无外界干扰未引起触发时，两个晶体管处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个晶体管的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个晶体管，从而使两个晶体管因触发而导通(通常情况下是PNP比较容易触发起来)，电源端VDD至接地端VSS间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源端VDD和接地端VSS之间的漏电，即锁定状态。闩锁效应由此而产生。
本实施例提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
图17为本申请实施例提供的一种集成电路闩锁测试结构的俯视图，图18为本申请实施例提供的一种集成电路闩锁测试结构的剖面图，请参见图17和图18，本实施例的集成电路闩锁测试结构可以包括：第一N型重掺杂区71、第一P型重掺杂区72、第二N型重掺杂区73和第二P型重掺杂区74。
其中，第一N型重掺杂区71位于第一N阱75内，第一N阱75位于P型衬底76上。第一P型重掺杂区72位于P阱77内，P阱77位于深N阱78内，深N阱78位于第一N阱75内。第二N型重掺杂区73位于第二N阱79内，第二N阱79位于P型衬底76上。第二P型重掺杂区74位于P型衬底76上。
第一N型重掺杂区71和第一P型重掺杂区72之间具有第一距离L1，第一P型重掺杂区72和第二N型重掺杂区73之间具有第二距离L2，第二N型重掺杂区73和第二P型重掺杂区74之间具有第三距离L3。
测试结构用于通过调整第一距离L1、第二距离L2和第三距离L3中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。
进一步地，如图18所示，P阱77、深N阱78和P型衬底76构成第一寄生PNP晶体管T1。深N阱78、P型衬底76和第二N阱79构成第一寄生NPN晶体管T2。
深N阱78具有第一寄生电阻RDNW，第一寄生电阻RDNW的第一端连接第一N型重掺杂区71，第一寄生电阻RDNW的第二端连接第一寄生PNP晶体管T1的基级。
P型衬底76具有第二寄生电阻RPW，第二寄生电阻RPW的第一端连接第二P型重掺杂区74，第二寄生电阻RPW的第二端连接第一寄生NPN晶体管T2的基级和第一寄生PNP晶体管T1的集电极。
下面结合图19来说明图17和图18所示的集成电路闩锁测试结构的测试原理，图19为图17和图18所示的集成电路闩锁测试结构测试时的连接示意图，如图19所示，在测试前，将第一P型重掺杂区71和第一N型重掺杂区72均连接电源端VDD，将第二P型重掺杂区73和第二N型重掺杂区74均连接接地端VSS。测试时，将施加于电源端VDD的电压从0V开始逐渐增加，例如从0V开始逐渐增加至5V，监测电源端VDD和接地端VSS之间的电流，当电源端VDD和接地端VSS之间的电流突然变大时判定此时发生闩锁效应。上述第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，具体地，可以测得第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流的对应关系表，该表可以作为图17和图18所示的集成电路闩锁测试结构对应的集成电路的设计依据，避免该集成电路闩锁测试结构对应的集成电路在工作过程中发生闩锁效应。例如，该对应关系表可以为如上表一所示的形式。
下面描述闩锁效应产生的原理：具体而言，T1为一垂直式PNP晶体管,基极是N阱,基极到集电极的增益可达数百倍，T2是一侧面式的NPN晶体管，基极为P型衬底，到集电极的增益可达数十倍，RDNW是深N阱的寄生电阻，RPW是P型衬底的寄生电阻。
以上四元件T1、T2、RDNW和RPW构成可控硅电路，当无外界干扰未引起触发时，两个晶体管处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个晶体管的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个晶体管，从而使两个晶体管因触发而导通(通常情况下是PNP比较容易触发起来)，电源端VDD至接地端VSS间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源端VDD和接地端VSS之间的漏电，即锁定状态。闩锁效应由此而产生。
本实施例提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
图20为本申请实施例提供的一种集成电路闩锁测试结构的俯视图，图21为本申请实施例提供的一种集成电路闩锁测试结构的剖面图，请参见图20和图21，本实施例的集成电路闩锁测试结构可以包括：第一N型重掺杂区81、第一P型重掺杂区82、第二N型重掺杂区83和第二P型重掺杂区84。
其中，第一N型重掺杂区81位于第一N阱85内，第一N阱85位于P型衬底86上。第一P型重掺杂区82位于P阱87内，P阱87位于第一深N阱88内，第一深N阱88位于第一N阱85内。第二N型重掺杂区83位于第二深N阱89内，第二深N阱89位于第二N阱90内，第二N阱90位于P型衬底86上。第二P型重掺杂区84位于P型衬底86上。
第一N型重掺杂区81和第一P型重掺杂区82之间具有第一距离L1，第一P型重掺杂区82和第二N型重掺杂区83之间具有第二距离L2，第二N型重掺杂区83和第二P型重掺杂区84之间具有第三距离L3。
测试结构用于通过调整第一距离L1、第二距离L2和第三距离L3中的至少一个，测试与测试结构对应的集成电路的闩锁效应的电学参数。
进一步地，如图21所示，P阱87、第一深N阱88和P型衬底86构成第一寄生PNP晶体管T1。第一深N阱88、P型衬底86和第二深N阱89构成第一寄生NPN晶体管T2。
第一深N阱88具有第一寄生电阻RDNW，第一寄生电阻RDNW的第一端连接第一N型重掺杂区81，第一寄生电阻RDNW的第二端连接第一寄生PNP晶体管T1的基级。
P型衬底86具有第二寄生电阻RPW，第二寄生电阻RPW的第一端连接第二P型重掺杂区84，第二寄生电阻RPW的第二端连接第一寄生NPN晶体管T2的基级和第一寄生PNP晶体管T1的集电极。
下面结合图22来说明图20和图21所示的集成电路闩锁测试结构的测试原理，图22为图20和图21所示的集成电路闩锁测试结构测试时的连接示意图，如图22所示，在测试前，将第一P型重掺杂区81和第一N型重掺杂区82均连接电源端VDD，将第二P型重掺杂区83和第二N型重掺杂区84均连接接地端VSS。测试时，将施加于电源端VDD的电压从0V开始逐渐增加，例如从0V开始逐渐增加至5V，监测电源端VDD和接地端VSS之间的电流，当电源端VDD和接地端VSS之间的电流突然变大时判定此时发生闩锁效应。上述第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流具有一定的关系，具体地，可以测得第一距离L1、第二距离L2和第三距离L3与发生闩锁效应的触发电压、维持闩锁效应的维持电压、闩锁效应触发时的电流和闩锁效应维持阶段的电流的对应关系表，该表可以作为图20和图21所示的集成电路闩锁测试结构对应的集成电路的设计依据，避免该集成电路闩锁测试结构对应的集成电路在工作过程中发生闩锁效应。例如，该对应关系表可以为如上表一所示的形式。
下面描述闩锁效应产生的原理：具体而言，T1为一垂直式PNP晶体管,基极是N阱,基极到集电极的增益可达数百倍，T2是一侧面式的NPN晶体管，基极为P型衬底，到集电极的增益可达数十倍，RDNW是第一深N阱的寄生电阻，RPW是P型衬底的寄生电阻。
以上四元件T1、T2、RDNW和RPW构成可控硅电路，当无外界干扰未引起触发时，两个晶体管处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个晶体管的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个晶体管，从而使两个晶体管因触发而导通(通常情况下是PNP比较容易触发起来)，电源端VDD至接地端VSS间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源端VDD和接地端VSS之间的漏电，即锁定状态。闩锁效应由此而产生。
本实施例提供的集成电路闩锁测试结构，在该测试结构下，通过调整第一距离、第二距离和第三距离中的至少一个，可以测得该集成电路闩锁测试结构对应的集成电路的闩锁效应的电学参数，从而，可以通过测得的闩锁效应的电学参数及对应的第一距离、第二距离和第三距离，来设置与该集成电路闩锁测试结构对应的集成电路中的第一距离、第二距离和第三距离，从而可避免该集成电路在工作过程中发生闩锁效应，避免芯片由于闩锁效应被烧毁，提高芯片的可靠性。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (21)

1.一种集成电路闩锁测试结构，其特征在于，包括：
第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；
其中，所述第一P型重掺杂区和所述第一N型重掺杂区均位于P型衬底上，所述第二P型重掺杂区和所述第二N型重掺杂区均位于N阱内，所述N阱位于所述P型衬底上；
所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
2.根据权利要求1所述的集成电路闩锁测试结构，其特征在于，所述N阱、所述P型衬底和所述第一N型重掺杂区构成第一寄生NPN晶体管；
所述第二P型重掺杂区、所述N阱和所述P型衬底构成第一寄生PNP晶体管。
3.根据权利要求2所述的集成电路闩锁测试结构，其特征在于，所述P型衬底具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一P型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生NPN晶体管的基级；
所述N阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二N型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生PNP晶体管的基级。
4.一种集成电路闩锁测试结构，其特征在于，包括：
第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；
其中，所述第一P型重掺杂区位于P型衬底上，所述第一N型重掺杂区位于第一N阱内，所述第二P型重掺杂区和第二N型重掺杂区均位于第二N阱内，所述第一N阱和所述第二N阱均位于所述P型衬底上；
所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
5.根据权利要求4所述的集成电路闩锁测试结构，其特征在于，所述第二N阱、所述P型衬底和所述第一N型重掺杂区构成第一寄生NPN晶体管；
所述第二P型重掺杂区、所述第二N阱和所述P型衬底构成第一寄生PNP晶体管。
6.根据权利要求5所述的集成电路闩锁测试结构，其特征在于，所述P型衬底具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一P型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生NPN晶体管的基级；
所述第二N阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二N型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生PNP晶体管的基级。
7.一种集成电路闩锁测试结构，其特征在于，包括：
第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区和第二N型重掺杂区；
其中，所述第一P型重掺杂区位于P型衬底上，所述第一N型重掺杂区位于深N阱内，所述深N阱位于第一N阱内，所述第二P型重掺杂区和所述第二N型重掺杂区均位于第二N阱内，所述第一N阱和所述第二N阱均位于所述P型衬底上；
所述第一P型重掺杂区和第一N型重掺杂区之间具有第一距离，所述第一N型重掺杂区和所述第二P型重掺杂区之间具有第二距离，所述第二P型重掺杂区和第二N型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
8.根据权利要求7所述的集成电路闩锁测试结构，其特征在于，所述第二N阱、所述P型衬底和所述深N阱构成第一寄生NPN晶体管；
所述第二P型重掺杂区、所述第二N阱和所述P型衬底构成第一寄生PNP晶体管。
9.根据权利要求8所述的集成电路闩锁测试结构，其特征在于，所述P型衬底具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一P型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生NPN晶体管的发射级；
所述第二N阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二N型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生PNP晶体管的基级。
10.一种集成电路闩锁测试结构，其特征在于，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区和所述第一P型重掺杂区位于深N阱内，所述深N阱位于N阱内，所述N阱位于P型衬底上；
所述第二N型重掺杂区和第二P型重掺杂区均位于P阱内，所述P阱位于所述深N阱内；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
11.根据权利要求10所述的集成电路闩锁测试结构，其特征在于，所述第一P型重掺杂区、所述深N阱和所述第二P型重掺杂区构成第一寄生PNP晶体管；
所述第一N型重掺杂区、所述P型衬底和所述深N阱构成第一寄生NPN晶体管。
12.根据权利要求11所述的集成电路闩锁测试结构，其特征在于，所述深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P阱具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
13.一种集成电路闩锁测试结构，其特征在于，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区位于N阱内，所述N阱位于P型衬底上；
所述第一P型重掺杂区位于P阱内，所述P阱位于深N阱内，所述深N阱位于所述N阱内；
所述第二N型重掺杂区和第二P型重掺杂区均位于所述P型衬底上；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
14.根据权利要求13所述的集成电路闩锁测试结构，其特征在于，所述P阱、所述深N阱和所述P型衬底构成第一寄生PNP晶体管；
所述深N阱、所述P型衬底和所述第二N型重掺杂区构成第一寄生NPN晶体管。
15.根据权利要求14所述的集成电路闩锁测试结构，其特征在于，所述深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P型衬底具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
16.一种集成电路闩锁测试结构，其特征在于，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区位于第一N阱内，所述第一N阱位于P型衬底上；
所述第一P型重掺杂区位于P阱内，所述P阱位于深N阱内，所述深N阱位于所述第一N阱内；
所述第二N型重掺杂区位于第二N阱内，所述第二N阱位于所述P型衬底上；
所述第二P型重掺杂区位于所述P型衬底上；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
17.根据权利要求16所述的集成电路闩锁测试结构，其特征在于，所述P阱、所述深N阱和所述P型衬底构成第一寄生PNP晶体管；
所述深N阱、所述P型衬底和所述第二N阱构成第一寄生NPN晶体管。
18.根据权利要求17所述的集成电路闩锁测试结构，其特征在于，所述深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P型衬底具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
19.一种集成电路闩锁测试结构，其特征在于，包括：
第一N型重掺杂区、第一P型重掺杂区、第二N型重掺杂区和第二P型重掺杂区；
其中，所述第一N型重掺杂区位于第一N阱内，所述第一N阱位于P型衬底上；
所述第一P型重掺杂区位于P阱内，所述P阱位于第一深N阱内，所述第一深N阱位于所述第一N阱内；
所述第二N型重掺杂区位于第二深N阱内，所述第二深N阱位于第二N阱内，所述第二N阱位于所述P型衬底上；
所述第二P型重掺杂区位于所述P型衬底上；
所述第一N型重掺杂区和第一P型重掺杂区之间具有第一距离，所述第一P型重掺杂区和所述第二N型重掺杂区之间具有第二距离，所述第二N型重掺杂区和第二P型重掺杂区之间具有第三距离；
所述测试结构用于通过调整所述第一距离、所述第二距离和所述第三距离中的至少一个，测试与所述测试结构对应的集成电路的闩锁效应的电学参数。
20.根据权利要求19所述的集成电路闩锁测试结构，其特征在于，所述P阱、所述第一深N阱和所述P型衬底构成第一寄生PNP晶体管；
所述第一深N阱、所述P型衬底和所述第二深N阱构成第一寄生NPN晶体管。
21.根据权利要求20所述的集成电路闩锁测试结构，其特征在于，所述第一深N阱具有第一寄生电阻，所述第一寄生电阻的第一端连接所述第一N型重掺杂区，所述第一寄生电阻的第二端连接所述第一寄生PNP晶体管的基级；
所述P型衬底具有第二寄生电阻，所述第二寄生电阻的第一端连接所述第二P型重掺杂区，所述第二寄生电阻的第二端连接所述第一寄生NPN晶体管的基级和所述第一寄生PNP晶体管的集电极。
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