CN209117825U - 熔断器测试电路及集成电路 - Google Patents

Abstract

本公开是关于熔断器测试电路及集成电路，该熔断器测试电路包括熔断器和闩锁电路，闩锁电路，和所述熔断器连接，所述闩锁电路具有信号接收端，所述信号接收端用于接收触发信号，使得所述闩锁电路中的电流增大，能够将熔断器熔断。在熔断多个熔断器时，只需触发一个熔断器对应的闩锁电路即可接着触发另一个熔断器对应的闩锁电路，避免了相关技术中需要等待一个熔断器熔断接着熔断另一个熔断器，导致的测试时间长，测试效率低的问题。

Description

熔断器测试电路及集成电路

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种熔断器测试电路及集成电路。

背景技术

随着技术的发展和进步，集成电路的应用越来越广泛，在集成电路设计制造时，需要对集成电路进行测试。

集成电路测试时，往往需要对集成电路中的熔断器进行测试，目前，在进行集成电路测试时，若需要测试多个熔断器时，通常需要一个熔断器烧断之后，再对下一个熔断器进行熔断动作。整个测试过程耗时较多，测试效率低。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种熔断器测试电路及集成电路，进而至少在一定程度上克服相关技术中，熔断器测试时测试过程耗时多，测试效率低的问题。

根据本公开的第一方面，提供一种熔断器测试电路，包括：

熔断器；

闩锁电路，和所述熔断器连接，所述闩锁电路具有信号接收端，所述信号接收端用于接收触发信号，使得所述闩锁电路中的电流增大。

根据本公开的一实施方式，所述闩锁电路包括：

第一寄生晶体管，其第一发射极和第二发射极接收第一电源信号，集电极接收第二电源信号，基极接收第一触发信号；

第二寄生晶体管，其集电极和所述第一寄生晶体管的基极连接，集电极接收第一电源信号，基极和所述第一寄生晶体管的集电极连接，基极接收第二触发信号，第一发射极和第二发射极接收第二电源信号。

根据本公开的一实施方式，所述熔断器连接在所述第一寄生晶体管的第一发射极。

根据本公开的一实施方式，所述熔断器连接在所述第一寄生晶体管的第二发射极。

根据本公开的一实施方式，所述熔断器连接在和所述第二寄生晶体管的第一发射极。

根据本公开的一实施方式，所述熔断器连接在所述第二寄生晶体管的第二发射极。

根据本公开的一实施方式，所述闩锁电路包括：

第三寄生晶体管，其发射极接收第一电源信号，集电极接收第二电源信号，基极接收第一触发信号；

第四寄生晶体管，其集电极和所述第三寄生晶体管的基极连接，集电极接收第一电源信号，基极和所述第三寄生晶体管的集电极连接，基极接收第二触发信号，发射极接收第二电源信号。

根据本公开的一实施方式，所述熔断器连接在所述第三寄生晶体管的发射极。

根据本公开的一实施方式，所述熔断器连接在所述第四寄生晶体管的发射极。

根据本公开的一实施方式，所述熔断器测试电路包括：

多个熔断器，分别连接有闩锁电路，所述熔断器和与其连接的闩锁电路形成检测单元，所述检测单元的一端连接有第一电源，另一端连接有第二电源，多个所述检测单元并联。

根据本公开的第二方面，提供一种集成电路，包括本公开提供的的熔断器测试电路。

本公开提供一种熔断器测试电路，将熔断器和闩锁电路连接，通过闩锁电路上的信号接收端接收触发信号，当闩锁电路被触发时闩锁电路中的电流逐渐增大，能够将熔断器熔断。在熔断多个熔断器时，只需触发一个熔断器对应的闩锁电路即可接着触发另一个熔断器对应的闩锁电路，避免了相关技术中需要等待一个熔断器熔断接着熔断另一个熔断器，导致的测试时间长，测试效率低的问题。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开示例性实施例提供的第一种熔断器测试电路的示意图；

图2为本公开示例性实施例提供的一种CMOS器件的结构示意图；

图3为本公开示例性实施例提供的第二种熔断器测试电路的电路图；

图4为本公开示例性实施例提供的第三种熔断器测试电路的电路图；

图5为本公开示例性实施例提供的第四种熔断器测试电路的电路图；

图6为本公开示例性实施例提供的第五种熔断器测试电路的电路图；

图7为本公开示例性实施例提供的另一种CMOS器件的结构示意图；

图8为本公开示例性实施例提供的第六种熔断器测试电路的电路图；

图9为本公开示例性实施例提供的第七种熔断器测试电路的电路图。

图10为本公开示例性实施例提供的第一种闩锁电路触发信号图；

图11为本公开示例性实施例提供的第二种闩锁电路触发信号图；

图12为本公开示例性实施例提供的第三种闩锁电路触发信号图；

图13为本公开示例性实施例提供的第四种闩锁电路触发信号图；

图14为本公开示例性实施例提供的一种熔断器测试方法的流程图。

图15为本公开示例性实施例提供的另一种熔断器测试方法的流程图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

本示例实施方式中首先提供了一种熔断器测试电路，如图1所示，该熔断器测试电路，包括熔断器Fu和闩锁电路LC；

闩锁电路LC和熔断器Fu连接，闩锁电路LC具有信号接收端，信号接收端用于接收触发信号，使得闩锁电路LC中的电流增大。

其中，熔断器Fu可以是布置在集成电路中的熔断器，比如，保险丝等。闩锁电路LC可以是通过CMOS器件的闩锁效应产生的，闩锁电路LC的信号接收端可以是多个接收端，多个接收端接收触发信号，使得闩锁电路LC中的电流增大，将和闩锁电路连接LC的熔断器Fu熔断。

本公开提供一种熔断器测试电路，将熔断器Fu和闩锁电路LC连接，通过闩锁电路LC上的信号接收端接收触发信号，当闩锁电路LC被触发时闩锁电路LC中的电流逐渐增大，能够将熔断器Fu熔断。在熔断多个熔断器Fu时，只需触发一个熔断器Fu对应的闩锁电路LC即可接着触发另一个熔断器Fu对应的闩锁电路LC，避免了相关技术中需要等待一个熔断器熔断Fu接着熔断另一个熔断器Fu，导致的测试时间长，测试效率低的问题。

进一步的，本公开实施例提供的熔断器测试电路可以包括多个熔断器，多个熔断器分别连接有闩锁电路，熔断器和与其连接的闩锁电路形成检测单元，检测单元的一端连接有第一电源，另一端连接有第二电源，多个检测单元并联。多个并联的检测单元在检测过程中，可以依次触发闩锁电路。在闩锁电路中，当闩锁电路被触发后，闩锁电路中的电流会逐渐增大，直到烧断熔断器。因此在检测时只需触发闩锁电路即可。由于闩锁电路的触发时间小于熔断器的熔断时间，因此节省了测试时间，提高了测试效率。

下面对本公开实施例提供的熔断器测试电路进行详细的说明：

在本公开的一种可行的实施方式中，如图3所示，闩锁电路LC可以包括第一寄生晶体管Q1和第二寄生晶体管Q2；

第一寄生晶体管Q1第一发射极和第二发射极接收第一电源信号，集电极接收第二电源信号，基极接收第一触发信号；第二寄生晶体管Q2，其集电极和所述第一寄生晶体管Q1的基极连接，集电极接收第一电源信号，基极和所述第一寄生晶体管Q1的集电极连接，基极接收第二触发信号，第一发射极和第二发射极接收第二电源信号。第一电源信号可以是高电平，第二电源信号可以是低电平。

其中，第一寄生晶体管Q1和第二寄生晶体管Q2均为COMS器件中的寄生晶体管，可以通过如图2所示的结构产生第一寄生晶体管Q1和第二寄生晶体管Q2。如图2所示，CMOS包括衬底Su，衬底Su上设置有NMOS和PMOS，NMOS中包括掺杂浓度较低的P型硅衬底Su，即图中所示的P阱PW，在P阱PW上制作两个重掺杂的N+区和一个重掺杂的P+区。PMOS中包括掺杂浓度较低的N型硅衬底Su，即图中所示的N阱NW，在N阱NW上制作两个重掺杂的P+区和一个重掺杂的N+区。

CMOS中，由于闩锁效应形成第一寄生晶体管Q1和第二寄生晶体管Q2，第一寄生晶体管Q1第一发射极和第二发射极连接高电平，集电极接连接低电平，基极接收第一触发信号；第二寄生晶体管Q2集电极和所述第一晶体管的基极连接，集电极接连接高电平，基极和第一寄生晶体管Q1的集电极连接，基极接收第二触发信号，第一发射极和第二发射极和低电平连接，形成闩锁电路LC。在闩锁电路LC中，当接收到触发信号后，闩锁电路LC中的电流逐渐增大。

其中，第一寄生晶体管Q1的第一发射极对应的是COMS中的PMOS的源极，第一寄生晶体管Q1的第二发射极对应的是COMS中的PMOS的漏极。第二寄生晶体管Q2的第一发射极对应的是COMS中的NMOS的源极，第二寄生晶体管Q2的第二发射极对应的是COMS中的NMOS的漏极。

图3为图2中寄生电路和熔断器Fu连接的等效电路图，如图3所示，熔断器Fu可以连接在第一寄生晶体管Q1的第一发射极，熔断器Fu的一端和第一寄生晶体管Q1的第一发射极连接，另一端和电源连接。对应的，在CMOS中，熔断器Fu连接在PMOS的源极。当CMOS的栓锁效应被触发后，闩锁电路LC中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。

图4为图2中寄生电路和熔断器Fu连接的等效电路图，如图4所示，熔断器Fu可以连接在第一寄生晶体管Q1的第二发射极。熔断器Fu的一端和第一寄生晶体管Q1的第二发射极连接，另一端和电源连接。对应的，在CMOS中，熔断器Fu连接在PMOS的漏极。当CMOS的栓锁效应被触发后，闩锁电路LC中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。

图5为图2中寄生电路和熔断器Fu连接的等效电路图，如图5所示，熔断器Fu可以连接在第二寄生晶体管Q2的第一发射极。熔断器Fu的一端和第二寄生晶体管Q2的第一发射极连接，另一端和电源连接。对应的，在CMOS中，熔断器Fu连接在NMOS的源极。当CMOS的栓锁效应被触发后，闩锁电路LC中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。

图6为图2中寄生电路和熔断器Fu连接的等效电路图，如图6所示，熔断器Fu可以连接在第二寄生晶体管Q2的第二发射极。熔断器Fu的一端和第二寄生晶体管Q2的第二发射极连接，另一端和电源连接。对应的，在CMOS中，熔断器Fu连接在NMOS的漏极。当CMOS的栓锁效应被触发后，闩锁电路LC中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。

在本公开的另一种可行的实施方式中，如图8所示，闩锁电路LC可以包括：第三寄生晶体管Q3和第四寄生晶体管Q4。

第三寄生晶体管Q3发射极接收第一电源信号，集电极接收第二电源信号，基极接收第一触发信号；第四寄生晶体管Q4其集电极和所述第三寄生晶体管Q3的基极连接，集电极接收第一电源信号，基极和所述第三寄生晶体管Q3的集电极连接，基极接收第二触发信号，发射极接收第二电源信号。

第三寄生晶体管Q3和第四寄生晶体管Q4可以通过如图7所示的结构产生，如图7所示，该结构包括衬底Su，衬底Su上设置有N型区和P型区，即N阱NW和P阱PW，N阱NW上制作有重掺杂的P+和N+，P阱PW上制作有重掺杂的P+和N+。在该结构上形成有第三寄生晶体管Q3和第四寄生晶体管Q4，其中，第三寄生晶体管Q3发射极连接高电平，集电极连接低电平，基极接收第一触发信号；第四寄生晶体管Q4其集电极和所述第三晶体管的基极连接，集电极和高电平连接，基极和所述第一寄生晶体管Q1的集电极连接，基极接收第二触发信号，发射极和低电平连接，形成闩锁电路LC。在闩锁电路LC中，当接收到触发信号后，闩锁电路LC中的电流逐渐增大。

图8为图7中寄生电路和熔断器Fu连接的等效电路图，如图8所示，熔断器Fu可以连接在第三寄生晶体管Q3的发射极。熔断器Fu的一端和第三寄生晶体管Q3的发射极连接，另一端和电源连接。对应的，N型区上的P+端。当栓锁效应被触发后，闩锁电路LC中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。

图9为图7中寄生电路和熔断器Fu连接的等效电路图，如图9所示，熔断器Fu可以连接在第四寄生晶体管Q4的发射极。熔断器Fu的一端和第四寄生晶体管Q4的发射极连接，另一端和电源连接。对应的，P型区上的N+端。当栓锁效应被触发后，闩锁电路LC中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。

如图3至6所示的熔断器Fu测试电路，其闩锁电路LC信号接收端可以包括多个接收端，比如可以包括图中所示的四个接收端，其中第一接收端G1设置在第二寄生晶体管Q2的基极，第二接收端G2设置在第一寄生晶体管Q1的基极，第三接收端G3设置在高电平端，第四接收端G4设置在低电平端。在图8和图9所示的熔断器Fu测试电路中，闩锁电路LC的信号接收端中，第一接收端G1设置在第四寄生晶体管Q4的基极，第二接收端G2设置在第三寄生晶体管Q3的基极，第三接收端G3设置在高电平端，第四接收端G4设置在低电平端。

本公开实施例提供的熔断器Fu测试电路，在栓锁效应被触发后，闩锁电路LC中的电流不断增大，熔断熔断器Fu，可以通过如下方式触发闩锁电路LC。

在本公开实施例提供的第一种可行的实施方式中，如图10所示，在第一接收端G1输入上冲信号，第二寄生晶体管Q2发射极-基极正向偏置，电流反馈至第一寄生晶体管Q1，从而第一寄生晶体管Q1和第二寄生晶体管Q2导通。第一寄生晶体管Q1和第二寄生晶体管Q2形成正反馈，电流不断增大，直至烧断熔断器Fu。

在本公开第二种可行的实施方式中，如图11所示，在第二接收端G2输入下冲信号，第一寄生晶体管Q1发射极-基极正向偏置，电流反馈至第二寄生晶体管Q2，从而第一寄生晶体管Q1和第二寄生晶体管Q2导通。第一寄生晶体管Q1和第二寄生晶体管Q2形成正反馈，电流不断增大，直至烧断熔断器Fu。

在本公开第三种可行的实施方式中，如图12所示，在第三接收端G3输入上冲信号，第一寄生晶体管Q1发射极-基极正向偏置，电流反馈至第二寄生晶体管Q2，从而第一寄生晶体管Q1和第二寄生晶体管Q2导通。第一寄生晶体管Q1和第二寄生晶体管Q2形成正反馈，电流不断增大，直至烧断熔断器Fu。

在本公开第四种可行的实施方式中，如图13所示，在第四接收端G4输入下冲信号，第二寄生晶体管Q2发射极-基极正向偏置，电流反馈至第一寄生晶体管Q1，从而第一寄生晶体管Q1和第二寄生晶体管Q2导通。第一寄生晶体管Q1和第二寄生晶体管Q2形成正反馈，电流不断增大，直至烧断熔断器Fu。

本示例实施方式中还提供了一种熔断器测试方法，如图14所示，该熔断器测试方法包括如下步骤：

步骤S1，闩锁电路接收触发信号；

步骤S2，闩锁电路输出熔断电流；

步骤S3，所述熔断电流流过熔断器，熔断所述熔断器。

通过触发闩锁电路的闩锁效应，使得闩锁电路输出的熔断电流不断地增大，进而快速熔断熔断器，节省了检测时间。并且在对多个熔断器进行检测时，只需顺序触发闩锁电路即可保证熔断器的熔断，避免了相关技术中，需要检测当前熔断器熔断后再进行另一个熔断器的熔断，节约了检测时间，提升了检测效率。

可选的，如图15所示，本公开实施例提供的一种集成电路芯片熔断器的检测方法在步骤S3之后，还可以包括：

步骤S4，检测所述熔断器是否被熔断；

步骤S5，若所述熔断器被熔断，则输出第一信号；

步骤S6，若所述熔断器未被熔断，则输出第二信号。

在步骤S4中，可以通过断路检测装置，比如，锁存电路等检测熔断器是否被熔断；在步骤S5中，若熔断器被熔断，则整个回路开路，断路检测装置输出第一信号，用于表示熔断器已经熔断；在步骤S6中，若熔断器为被熔断，输出第二信号，第二信号用于表示熔断器不合格，或者回路故障。

通过检测熔断器是否被熔断，并在熔断器被熔断时输出第一信号，在熔断器未被熔断时输出第二信号，使得熔断器测试结果便于得到，避免了由于熔断器位于集成电路芯片内部，导致的熔断器的测试结果无法直接获取的问题。

本示例实施方式中还提供了一种集成电路，包括本公开实施例提供的的熔断器测试电路。在实际应用中集成电路中还可以包括电容、电阻和其他晶体管等元件，因其均为现有技术本公开实施例在此不复赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (11)

1.一种熔断器测试电路，其特征在于，包括：

熔断器；

闩锁电路，和所述熔断器连接，所述闩锁电路具有信号接收端，所述信号接收端用于接收触发信号，使得所述闩锁电路中的电流增大。

2.如权利要求1所述的熔断器测试电路，其特征在于，所述闩锁电路包括：

第一寄生晶体管，其第一发射极和第二发射极接收第一电源信号，集电极接收第二电源信号，基极接收第一触发信号；

第二寄生晶体管，其集电极和所述第一寄生晶体管的基极连接，集电极接收第一电源信号，基极和所述第一寄生晶体管的集电极连接，基极接收第二触发信号，第一发射极和第二发射极接收第二电源信号。

3.如权利要求2所述的熔断器测试电路，其特征在于，所述熔断器连接在所述第一寄生晶体管的第一发射极。

4.如权利要求2所述的熔断器测试电路，其特征在于，所述熔断器连接在所述第一寄生晶体管的第二发射极。

5.如权利要求2所述的熔断器测试电路，其特征在于，所述熔断器连接在所述第二寄生晶体管的第一发射极。

6.如权利要求2所述的熔断器测试电路，其特征在于，所述熔断器连接在所述第二寄生晶体管的第二发射极。

7.如权利要求1所述的熔断器测试电路，其特征在于，所述闩锁电路包括：

第三寄生晶体管，其发射极接收第一电源信号，集电极接收第二电源信号，基极接收第一触发信号；

第四寄生晶体管，其集电极和所述第三寄生晶体管的基极连接，集电极接收第一电源信号，基极和所述第三寄生晶体管的集电极连接，基极接收第二触发信号，发射极接收第二电源信号。

8.如权利要求7所述的熔断器测试电路，其特征在于，所述熔断器连接在所述第三寄生晶体管的发射极。

9.如权利要求7所述的熔断器测试电路，其特征在于，所述熔断器连接在所述第四寄生晶体管的发射极。

10.如权利要求1～9任一所述的熔断器测试电路，其特征在于，所述熔断器测试电路包括：

多个熔断器，分别连接有闩锁电路，所述熔断器和与其连接的闩锁电路形成检测单元，所述检测单元的一端连接有高电平，另一端连接有低电平，多个所述检测单元并联。

11.一种集成电路，其特征在于，包括如权利要求1～10任一项所述的熔断器测试电路。