CN102868308A - 一种离线低压直流输出电路及其晶片和晶片布局方法 - Google Patents

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Abstract

本申请公开了一种离线低压直流输出电路及其晶片和晶片布局方法。所述离线低压直流输出电路包括：第一输入端口和第二输入端口，用以接收交流输入信号；输出端口，用以提供整流输出信号；第一耗尽型高压传输晶体管，提供第一电压；第二耗尽型高压传输晶体管，提供第二电压；以及整流桥，具有第一输入端子、第二输入端子和输出端子，其第一输入端子耦接至第一耗尽型高压传输晶体管接收第一电压，其第二输入端子耦接至第二耗尽型高压传输晶体管接收第二电压，其输出端子耦接至输出端口。所述离线低压直流输出电路减小了晶片面积并降低了成本。

Description

一种离线低压直流输出电路及其晶片和晶片布局方法
技术领域
本发明涉及一种离线（offline）电路，更具体地说，本发明涉及一种离线低压直流输出电路及其晶片和晶片布局方法。
背景技术
在很多低功耗的离线应用中，通常需要经过整流输出电压用以给逻辑电路、唤醒电路、启动电路、转调器、传感器、继电器等供电。
图1为现有离线低压直流输出电路50的电路结构示意图。如图1所示，离线低压直流输出电路50包括变压器和整流桥，所述变压器接收交流输入电压，并基于交流输入电压提供降低的交流电压；所述整流桥接收降低的交流电压，并基于降低的交流电压提供直流输出。
但是，离线低压直流输出电路50需要变压器来降低交流输入电压，增大了系统的体积和重量，并增加了成本。
发明内容
因此本发明的目的在于解决现有技术的上述技术问题，提出一种改进的离线低压直流输出电路和方法。
为实现上述目的，根据本发明的实施例，提出了一种离线低压直流输出电路，包括：第一输入端口和第二输入端口，用以接收交流输入信号；输出端口，用以提供整流输出信号；第一耗尽型高压传输晶体管，耦接至第一输入端口接收交流输入信号，基于所述交流输入信号，所述第一耗尽型高压传输晶体管提供第一电压；第二耗尽型高压传输晶体管，耦接至第二输入端口接收交流输入信号，基于所述交流输入信号，所述第二耗尽型高压传输晶体管提供第二电压；以及整流桥，具有第一输入端子、第二输入端子和输出端子，其第一输入端子耦接至第一耗尽型高压传输晶体管接收第一电压，其第二输入端子耦接至第二耗尽型高压传输晶体管接收第二电压，其输出端子耦接至输出端口。
根据本发明的实施例，还提出了一种集成离线低压直流输出电路的晶片，包括：一系列少子产生器件；一系列N井可合并的器件；一系列不可合并的器件；第一区域和第二区域，其中第一区域和第二区域被分别设置在晶片的左右两侧，使得两者的距离最大化；N型井岛，被放置在第一区域和第二区域之间；以及晶片密封环；其中少子产生器件被放置在第一区域和第二区域；N井可合并的器件被放置在N型井岛，不可合并的器件被放置在晶片上靠近晶片密封环处或者靠近晶片边缘处。
根据本发明的实施例，还提出了一种集成离线低压直流输出电路的晶片的布局方法，包括：将少子产生器件放置在第一区域和第二区域，其中第一区域和第二区域被设置在集成电路晶片的左右两侧；将N井可合并的器件放置在N型井岛，其中所述N型井岛作为少子汇集区；将不可合并的器件放置在晶片上靠近晶片密封环或靠近晶片边缘处；将敏感型的器件放置在晶片上，并使得敏感型的器件与第一区域和第二区域的距离最大化；以及采用少子汇集区围绕不可合并的器件。
根据本发明各方面的上述离线低压直流输出电路和集成离线低压直流输出电路的晶片及所述集成离线低压直流输出电路的晶片的布局方法，减小了晶片面积并降低了成本。
附图说明
图1为现有离线低压直流输出电路50的电路结构示意图；
图2为根据本发明一实施例的离线低压直流输出电路100的电路结构示意图；
图3示意性地示出了图2所示离线低压直流输出电路100中的整流输出信号VO和交流输入信号AC的时序波形图；
图4示意性地示出了典型传输晶体管的布局图；
图5示出了根据本发明另一实施例的离线低压直流输出电路200的电路结构示意图；
图6示出了当电路中不包含镇流电阻206时第一耗尽型高压传输晶体管203和与之并联耦接的组成整流桥205的二极管51的等效电路结构示意图；
图7示出了当电路中包含镇流电阻206时第一耗尽型高压传输晶体管203和与之并联耦接的组成整流桥205的二极管51的等效电路结构示意图；
图8为根据本发明又一实施例的离线低压直流输出电路300的电路结构示意图；
图9a和图9b示意性地示出了根据本发明实施例的集成离线低压直流输出电路的晶片400的俯视图；
图10示意性地示出了图9a和9b所示集成电路晶片的布局设计的方法流程图500；
图11示意性地示出了根据本发明又一实施例的基于交流输入源提供低压直流输出的方法流程图600。
具体实施方式
下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称元件“耦接到”或“耦接到”另一元件时，它可以是直接耦接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接耦接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
图2为根据本发明一实施例的离线低压直流输出电路100的电路结构示意图。如图2所示，所述离线低压直流输出电路100包括：第一输入端口101和第二输入端口102，用以接收交流输入信号AC；输出端口106，用以提供整流输出信号VO；第一耗尽型高压传输晶体管103，耦接至第一输入端口101接收交流输入信号AC，基于所述交流输入信号AC，所述第一耗尽型高压传输晶体管103提供第一电压；第二耗尽型高压传输晶体管104，耦接至第二输入端口102接收交流输入信号AC，基于所述交流输入信号AC，所述第二耗尽型高压传输晶体管104提供第二电压；以及整流桥105，具有第一输入端子105A、第二输入端子105B和输出端子105C，其第一输入端子105A耦接至第一耗尽型高压传输晶体管103接收第一电压，其第二输入端子105B耦接至第二耗尽型高压传输晶体管104接收第二电压，其输出端子105C耦接至输出端口106。
在一个实施例中，所述第一耗尽型高压传输晶体管103包括第一耗尽型高压结型场效应晶体管（junction field effect transistor，JFET）；第二耗尽型高压传输晶体管104包括第二耗尽型高压JFET。
在一个实施例中，整流桥105还包括耦接至参考地的第四输入端子105D。
在一个实施例中，第一耗尽型高压传输晶体管103和第二耗尽型高压传输晶体管104各包括耦接至参考地的门极。
在一个实施例中，所述整流桥105包括四个二极管。所述二极管可以包括肖特基二极管、常规二极管或基极-集电极连接在一起的双极型晶体管等所属技术领域人员所熟知的二极管。
由于第一耗尽型高压传输晶体管103和第二耗尽型高压传输晶体管104在其门极耦接在参考地时就存在导电沟道，因此当交流输入信号AC的绝对值小于第一/第二耗尽型高压传输晶体管的夹断电压VT时，整流输出信号VO跟随交流输入电压；当交流输入信号AC的绝对值大于第一/第二耗尽型高压传输晶体管的夹断电压VT时，第一/第二耗尽型高压传输晶体管与整流桥105的连接节点处的电压被保持在第一/第二耗尽型高压传输晶体管的夹断电压VT。因此，整流输出信号VO的电压将等于第一/第二耗尽型高压传输晶体管的夹断电压VT减去二极管的导通压降VD，即VO=VT-VD。图3示意性地示出了图2所示离线低压直流输出电路100中的整流输出信号VO和交流输入信号AC的时序波形图。
在前述实施例中，第一耗尽型高压传输晶体管103和第二耗尽型高压传输晶体管104的门极均耦接至参考地，也就是说，第一耗尽型高压传输晶体管103和第二耗尽型高压传输晶体管104的衬底耦接至参考地。在比较典型的应用中，传输晶体管的门极包括P型衬底和单独的P型注入区，其中P型衬底作为底栅，单独的P型注入区作为顶栅。而传输晶体管的沟道为N型井，从而形成一PN结，如图4虚线所示。在N型井夹断时，顶栅和底栅连接在一起。当上述PN结正偏时，少数载流子（少子）将同时进入P型衬底和N型井（电子作为少数载流子进入P型衬底，空穴作为少数载流子进入N型井）。这种少数载流子的注入可能会影响到某些敏感型的电路/器件，如可能造成闭锁（latch up）或寄生故障。图5示出了根据本发明另一实施例的离线低压直流输出电路200的电路结构示意图。该离线低压直流输出电路200降低了“少子注入”效应、减少了少数载流子的产生。
图5所示离线低压直流输出电路200与图2所示离线低压直流输出电路100相似。与图2所示离线低压直流输出电路100不同的是，图5所示离线低压直流输出电路200进一步包括镇流电阻206，耦接在第一耗尽型高压传输晶体管203和第二耗尽型高压传输晶体管204的衬底207和参考地之间。在一个实施例中，第一耗尽型高压传输晶体管的衬底和第二耗尽型高压传输晶体管衬底耦接在一起。
以下结合图6和图7阐述图5所示离线低压直流输出电路200的运行过程。
图6示出了当电路中不包含镇流电阻206时第一耗尽型高压传输晶体管203和与之并联耦接的组成整流桥205的二极管51的等效电路结构示意图。第一耗尽型高压传输晶体管203包括二极管31和沟道电阻32。如图6所示，沟道电阻32和二极管51串联耦接在交流输入信号AC与参考地之间；二极管31耦接在交流输入信号AC与参考地之间。相对于串联耦接的沟道电阻32与二极管51，二极管31为电流提供更小阻抗的通路。因此流经二极管31的电流大于流经二极管51的电流。而二极管31的正向导通将带来衬底注入，流经二极管31的电流越大，该注入效应越强；使得同一晶片上的其他电路也将受到影响。
图7示出了当电路中包含镇流电阻206时第一耗尽型高压传输晶体管203和与之并联耦接的组成整流桥205的二极管51的等效电路结构示意图。如前所述，第一耗尽型高压传输晶体管203包括二极管31和沟道电阻32。如图7所示，沟道电阻32和二极管51串联耦接在交流输入信号AC与参考地之间；二极管31和镇流电阻206串联耦接在交流输入信号AC与参考地之间。镇流电阻206增大了二极管31通路的阻抗，因此减小了流经二极管31的电流，从而降低了注入效应。
图5所示离线低压直流输出电路200其他部分的运行方式与图2所示离线低压直流输出电路100相似，为叙述简明，此处不再详述。
在一个实施例中，镇流电阻包括寄生电阻或定义电阻（如注入电阻、扩散电阻、多晶硅电阻等等。）
在一个实施例中，镇流电阻可被有源电路如电荷泵电路代替。图8为根据本发明又一实施例的离线低压直流输出电路300的电路结构示意图。图8所示离线低压直流输出电路300与图5所示离线低压直流输出电路200相似。与图5所示离线低压直流输出电路200不同的是，图8所示离线低压直流输出电路300包括负电荷泵306，所述负电荷泵306取代镇流电阻206，耦接在第一耗尽型高压传输晶体管303和第二耗尽型高压传输晶体管304的衬底307和参考地之间。
在一个实施例中，所有其他电路被放置在N型井岛（N-well tub）中，使得衬底307被完全作为传输晶体管（第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管）的体区而不与其他器件/电路共享。负电荷泵为传输晶体管的P型体区和N型沟道提供了反向偏置，使得电流不会流入。
图8所示离线低压直流输出电路300其他部分的运行方式与图2所示离线低压直流输出电路100相似，为叙述简明，此处不再详述。
如上所述，离线低压直流输出电路100/200/300包括两个可集成的高压器件。因此，离线低压直流输出电路100/200/300的晶片面积被大大减小，使得成本被进一步降低。
在一个实施例中，少子注入效应可通过电路的布局减弱。图9a和图9b示意性地示出了根据本发明实施例的集成离线低压直流输出电路的晶片400的俯视图。集成离线低压直流输出电路的晶片400包括一系列少子产生器件、一系列N井可合并的器件和一系列不可合并的器件。其中N井可合并的器件包括N井电势与N型井岛相等的器件；不可合并的器件包括：N井电势与N型井岛不同的器件、非浮电位（non-floating）器件（如二极管、双极型器件等等）。在图9a和图9b所示实施例中，晶片400包括：第一区域401和第二区域402，其中第一区域401和第二区域402被分别设置在晶片400的左右两侧，使得两者的距离最大化；N型井岛403，被放置在第一区域401和第二区域402之间；以及晶片密封环404；其中少子产生器件被放置在第一区域401和第二区域402，N井可合并的器件被放置在N型井岛403，不可合并的器件被放置在晶片上靠近晶片密封环404处或者靠近晶片边缘405处。
在一个实施例中，N型井岛403作为少子汇集区。在一个实施例中，少子汇集区耦接至一参考电位。
在一个实施例中，少子产生器件包括第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管。
在一个实施例中，所述参考电位为参考地。
在一个实施例中，N型井岛403包括缺口，所述缺口靠近晶片密封环（或晶片边缘），以围绕不可合并的器件，如图9a所示。
在其他实施例中，N型井岛403包括多个缺口，如2个缺口。当不可合并的器件较多时，所述N型井岛403的多个缺口将所述不可合并的器件围绕，如图9b所示。
如上所述，可合并的器件被放置在N型井岛403，不可合并的器件被放置在晶片上靠近晶片密封环404（或靠近晶片边缘405）处并被N型井岛403（少子汇集区）围绕。因此晶片密封环404或晶片边缘405将吸收部分游荡的少子，以进一步阻止少子进入敏感型电路/器件。
图10示意性地示出了图9a和9b所示集成电路晶片的布局设计的方法流程图500。所述方法包括：
步骤501，将少子产生器件放置在第一区域和第二区域，其中第一区域和第二区域被分别设置在集成电路晶片的左右两侧；
步骤502，将可合并的器件放置在N型井岛，其中所述N型井岛作为少子汇集区；
步骤503，将不可合并的器件放置在晶片上靠近晶片密封环或靠近晶片边缘处；
步骤504，将敏感型的器件放置在晶片上，并使得敏感型的器件与第一区域和第二区域的距离最大化；以及
步骤505，采用少子汇集区围绕不可合并的器件。
在一个实施例中，少子产生器件包括第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管。
在一个实施例中，少子汇集区包括N型井岛。在一个实施例中，所述N型井岛上形成可选的N型掩埋层，所述少子汇集区包括所述N型井岛和所述N型掩埋层。
在一个实施例中，敏感型器件包括可被少数载流子影响的扩散器件。
图11示意性地示出了根据本发明又一实施例的基于交流输入源提供低压直流输出的方法流程图600。所述方法包括：
步骤601，接收交流输入电压；
步骤602，响应交流输入电压产生第一低压；
步骤603，响应交流输入电压产生第二电压；
步骤604，整流所述第一电压和第二电压以产生所述低压直流输出。
在一个实施例中，在步骤602，第一电压由第一耗尽型高压传输晶体管产生；在步骤603，第二电压由第二耗尽型高压传输晶体管产生。
在一个实施例中，在步骤604，所述整流通过整流桥实现。
在一个实施例中，第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管均包括耦接至参考地的门极。
在一个实施例中，第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管均包括通过镇流电阻耦接至参考地的衬底。
在一个实施例中，第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管均包括通过有源电路耦接至参考地的衬底。
在一个实施例中，所述有源电路包括电荷泵。
虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (10)

1.一种离线低压直流输出电路，包括：
第一输入端口和第二输入端口，用以接收交流输入信号；
输出端口，用以提供整流输出信号；
第一耗尽型高压传输晶体管，耦接至第一输入端口接收交流输入信号，基于所述交流输入信号，所述第一耗尽型高压传输晶体管提供第一电压；
第二耗尽型高压传输晶体管，耦接至第二输入端口接收交流输入信号，基于所述交流输入信号，所述第二耗尽型高压传输晶体管提供第二电压；以及
整流桥，具有第一输入端子、第二输入端子和输出端子，其第一输入端子耦接至第一耗尽型高压传输晶体管接收第一电压，其第二输入端子耦接至第二耗尽型高压传输晶体管接收第二电压，其输出端子耦接至输出端口。
2.如权利要求1所述的离线低压直流输出电路，其中所述第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管均包括耦接至参考地的门极。
3.如权利要求1所述的离线低压直流输出电路，进一步包括镇流电阻，耦接在第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管的衬底和参考地之间。
4.如权利要求1所述的离线低压直流输出电路，其中所述第一耗尽型高压传输晶体管包括第一耗尽型高压JFET；第二耗尽型高压传输晶体管包括第二耗尽型高压JFET。
5.如权利要求1所述的离线低压直流输出电路，其中进一步包括有源电路，耦接在第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管的衬底和参考地之间。
6.如权利要求5所述的离线低压直流输出电路，其中所述有源电路包括负电荷泵。
7.一种集成离线低压直流输出电路的晶片，包括：
一系列少子产生器件；
一系列N井可合并的器件；
一系列不可合并的器件；
第一区域和第二区域，其中第一区域和第二区域被分别设置在所述晶片的左右两侧，使得两者的距离最大化；
N型井岛，被放置在第一区域和第二区域之间；以及
晶片密封环；其中
少子产生器件被放置在第一区域和第二区域；
N井可合并的器件被放置在N型井岛；
不可合并的器件被放置在晶片上靠近晶片密封环处或者靠近晶片边缘处。
8.如权利要求7所述的集成离线低压直流输出电路的晶片，进一步包括形成在所述N型井岛上的N型掩埋层，其中所述N型井岛和所述N型掩埋层作为少子汇集区。
9.如权利要求7所述的集成离线低压直流输出电路的晶片，其中所述少子产生器件包括第一耗尽型高压传输晶体管和第二耗尽型高压传输晶体管。
10.一种如权利要求7所述的集成离线低压直流输出电路的晶片的布局方法，包括：
将少子产生器件放置在第一区域和第二区域，其中第一区域和第二区域被分别设置在所述集成电路晶片的左右两侧；
将N井可合并的器件放置在N型井岛，其中所述N型井岛作为少子汇集区；
将不可合并的器件放置在晶片上靠近晶片密封环或靠近晶片边缘处；
将敏感型的器件放置在晶片上，并使得敏感型的器件与第一区域和第二区域的距离最大化；以及
采用少子汇集区围绕不可合并的器件。
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