CN209071324U - 集成电路芯片 - Google Patents

Abstract

本公开是关于一种集成电路芯片，包括：衬底、多层导电层、介电层、熔断器和闩锁电路；其中，相邻的所述导电层之间设置有介电层，所述衬底和与其相邻的导电层之间设置有介电层，所述介电层上设置有接触孔；熔断器位于第一导电层上，所述第一导电层为多层所述导电层中位于最上层的导电层，其中，靠近所述衬底为底层，远离所述衬底为上层；闩锁电路设置在衬底上，和所述熔断器连接。在集成电路芯片测试时，触发闩锁效应，使得闩锁电路中的电流不断增大，直至烧断熔断器，实现了对熔断器测试时的熔断。并且在测试多个熔断器时，只需顺序触发每个熔断器的闩锁电路即可，提升了测试效率，节约了测试时间。

Description

集成电路芯片

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种集成电路芯片。

背景技术

随着技术的发展和进步，集成电路的应用越来越广泛，在集成电路中往往包括大量的熔断器。

目前，集成电路中使用的熔断器通常为栅极氧化物熔断器，栅极氧化物熔断器在熔断前为开路状态，在熔断时需要在导电栅和重掺杂层之间施加大的电压差，以熔断熔断器。

在进行集成电路测试时，需要对熔断器进行测试，栅极氧化物熔断器熔断效率低，导致测试时间长，测试效率低。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种集成电路芯片，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的集成电路测试时间长，测试效率低的问题。

根据本公开的一个方面，提供一种集成电路芯片，包括：

衬底；

多层导电层，其中，相邻的所述导电层之间设置有介电层，所述衬底和与其相邻的导电层之间设置有介电层，所述介电层上设置有接触孔；

熔断器，位于第一导电层上，所述第一导电层为多层所述导电层中位于最上层的导电层，其中，靠近所述衬底为底层，远离所述衬底为上层；

闩锁电路，设置在衬底中，和所述熔断器连接。

根据本公开的一实施方式，所述第一导电层上设置有第一通孔，所述熔断器位于所述通孔中。

根据本公开的一实施方式，所述集成电路芯片还包括：

连接器，位于所述介电层的接触孔中，用于连接所述介电层两侧的导电层。

根据本公开的一实施方式，第一导电层用于连接电源，用于接收电源信号。

根据本公开的一实施方式，第二导电层连接有断路检测装置，所述断路检测装置用于检测熔断器是否被熔断，所述第二导电层为位于所述第一导电层和所述衬底之间的导电层。

根据本公开的一实施方式，所述熔断器为金属熔断器。

根据本公开的一实施方式，多层所述导电层和所述衬底相互平行设置。

根据本公开的一实施方式，所述熔断器为熔丝，所述熔丝的电阻大于所述第一导电层的电阻以及所述连接器的电阻。

根据本公开的一实施方式，所述熔丝的宽度小于所述第一导电层的宽度。

根据本公开的一实施方式，所述熔丝的厚度小于所述第一导电层的厚度。

根据本公开的一实施方式，所述集成电路芯片还包括：

钝化层，位于第一导电层远离衬底的一侧。

本公开提供一种集成电路芯片，将熔断器设置在第一到电层上，并将熔断器和闩锁电路连接，在集成电路芯片测试时，触发闩锁效应，使得闩锁电路中的电流不断增大，直至烧断熔断器，实现了对熔断器测试时的熔断。并且在测试多个熔断器时，只需顺序触发每个熔断器的闩锁电路即可，提升了测试效率，节约了测试时间。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开示例性实施例提供的一种集成电路芯片的结构示意图。

图2为本公开示例性实施例提供的一种熔断器连接示意图。

图3为本公开示例性实施例提供的一种熔断器和导电层俯视图。

图4为本公开示例性实施例提供的一种熔断器的截面示意图。

图5为本公开示例性实施例提供的一种CMOS器件的结构示意图。

图6为图5所示的CMOS器件寄生闩锁电路的等效电路。

图7为本公开示例性实施例提供的另一种CMOS器件的结构示意图。

图8为图6所示的CMOS器件寄生闩锁电路的等效电路。

图9为本公开示例性实施例提供的一种闩锁电路触发信号图。

图10为本公开示例性实施例提供的一种集成电路芯片熔断器的检测方法的流程图。

图11为本公开示例性实施例提供的另一种集成电路芯片熔断器的检测方法的流程图。

图中：

100、衬底；200、导电层；210、第一导电层；220、第二导电层；300、介电层；400、熔断器；500、闩锁电路；600、连接器；700、钝化层。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

相关技术中，集成电路中通常采用栅极氧化物熔断器，栅极氧化物熔断器在熔断前为开路状态，在熔断时需要在导电栅和重掺杂层之间施加大的电压差，以熔断熔断器。在进行熔断器测试时，对于多个熔断器，往往需要对其中一个熔断器首先进行熔断测试，当一个熔断器被熔断后再对另一个进行熔断，导致测试时间长，测试效率低。

本示例实施方式中首先提供了一种集成电路芯片，如图1所示，该集成电路芯片，包括：衬底100、多层导电层200、熔断器400和闩锁电路500；

相邻的导电层200之间设置有介电层300，衬底100和相邻的导电层200之间设置有介电层300，所述介电层300上设置有接触孔；

熔断器400，位于第一导电层210上，所述第一导电层210为多层所述导电层200中位于最上层的导电层200，其中，靠近所述衬底100为底层，远离所述衬底100为上层；

闩锁电路500，设置在衬底100中，和熔断器400连接，在闩锁效应被触发后，闩锁电路500中的电流不断增大，烧断熔断器400。

本公开实施例提供的一种集成电路芯片，将熔断器400设置在第一导电层上，并将熔断器400和闩锁电路500连接，在集成电路芯片测试时，触发闩锁效应，使得闩锁电路500中的电流不断增大，直至烧断熔断器400，实现了对熔断器400测试时的熔断。并且在测试多个熔断器400时，只需顺序触发每个熔断器400的闩锁电路500即可，提升了测试效率，节约了测试时间。

进一步的，由于介电层300为绝缘层，为了实现多层导电层200之间的电连接，本公开实施例提供的集成电路芯片还可以包括连接器600，连接器600位于介电层300中的接触孔中。连接器600用于连接其所在的介电层300上下两侧的导电层200。位于最底层的介电层300，其下侧面和衬底100接触，上侧面和第二导电层220接触。闩锁电路500设于衬底100中，和衬底100接触的介电层300上的接触孔和闩锁电路500对应设置，通过接触孔中的连接器600使得导电层200和闩锁电路500连接。

其中，连接器600可以是连接导线、导电连接块等，本公开实施例对此不做具体限定。

本公开实施例提供的集成电路芯片还包括钝化层700，该钝化层700位于远离衬底100的第一导电层210的表面，第一导电层210位于所述多层导电层200中的最上层。钝化层700用于防止集成电路芯片表面污染，保护导电层200。

第一导电层210上设置有第一通孔，熔断器400位于通孔中，第一导电层210连接有电源，用于接收电源信号。电源信号可以是高电平或者低电平。电源、熔断器400和闩锁电路500形成熔断器400检测电路。在进行熔断器400测试时，通过触发信号触发闩锁效应，闩锁电路500中的电流不断增大，流过熔断器400的电流不断增大，直至烧断熔断器400。

在实际应用中，熔断器400和第一导电层210也可以是一体式结构，通过在第一导电层210上进行刻蚀，使得第一导电层210中，熔断器400位置的厚度减小，形成熔断器400。

第二导电层220连接有断路检测装置，断路检测装置用于检测熔断器400是否被熔断，第二导电层220为位于第一导电层210和衬底100之间的导电层200。其中，断路检测装置可以是锁存电路，或者其他断路检测电路。

比如，如图1所示，一种集成电路芯片包括三层导电层200，熔断器400设置在最上层的第一导电层210中。介电层300的接触孔中设置有连接器600，闩锁电路500设置在衬底100中，闩锁电路500和与衬底100接触的介电层300中的连接器600连接。通过其上的导电层200和连接器600，最终实现和熔断器400的连接。

进一步的，为了保证在闩锁效应被触发时，电路中的电流不断增大，熔断熔断器400，而不损坏其他器件。在本公开实施例中，熔断器400和连接器600可以采用相同的导电材料制作。此时需要熔断器400的电阻大于连接器600的电阻以及第一导电层210的电阻，以保证在熔断时首先熔断熔断器400，对其他器件没有损坏。

示例的，如图3和图4所示，可以将熔断器400的宽度d设计小于第一导电层210的宽度D，熔断器400的宽度可以是50nm～300nm，熔断器400的长度L为50nm～300nm，熔断器400的高度Z为100nm～350nm，第一导电层210的宽度2d<D<3d。

多层导电层200相互平行设置，导电层200和衬底100平行设置，其中，导电层200为金属导电层，其材料可以是铜或者铝，连接器600为金属连接器。熔断器400可以是保险丝或者其他熔丝，熔丝的材料可以和连接器600材料相同，或者不同。熔丝的厚度小于所述第一导电层210的厚度。

本公开实施例中所述的闩锁电路可以是CMOS器件的闩锁效应产生的寄生电路。比如，在本公开一种可行的实施方式中，可以通过图5所示的CMOS器件产生的寄生电路。CMOS包括衬底Su，衬底Su上设置有NMOS和PMOS，NMOS中包括掺杂浓度较低的P型硅衬底Su，即图中所示的P阱PW，在P阱PW上制作两个重掺杂的N+区和一个重掺杂的P+区。PMOS中包括掺杂浓度较低的N型硅衬底Su，即图中所示的N阱NW，在N阱NW上制作两个重掺杂的P+区和一个重掺杂的N+区。

CMOS中，由于闩锁效应形成第一寄生晶体管Q1和第二寄生晶体管Q2，第一寄生晶体管Q1第一发射极和第二发射极连接高电平，集电极接连接低电平，基极接收第一触发信号；第二寄生晶体管Q2集电极和所述第一晶体管的基极连接，集电极接连接高电平，基极和第一寄生晶体管Q1的集电极连接，基极接收第二触发信号，第一发射极和第二发射极和低电平连接，形成闩锁电路。

闩锁电路的等效电路如图6所示，熔断器可以连接在第一寄生晶体管Q1的第一发射极，熔断器Fu的一端和第一寄生晶体管Q1的第一发射极连接，另一端和电源连接。对应的，在CMOS中，熔断器Fu连接在PMOS的源极。当CMOS的栓锁效应被触发后，闩锁电路中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。当然，熔断器也可以设置在第一寄生晶体管Q1的第二发射极、第二寄生晶体管Q2的第一发射极或者第二寄生晶体管Q2的第二发射极。

在实际应用中，可以在衬底上设置如图5所示的CMOS，在检测时，通过触发信号，触发CMOS的闩锁效应，使得流过熔断器的电流不断增大，烧断熔断器。其中，触发信号可以是闩锁电路触发端的上冲信号或者下冲信号。比如，图6中所示的电路，第一接收端G1设置在第二寄生晶体管Q2的基极，第二接收端G2设置在第一寄生晶体管Q1的基极，第三接收端G3设置在高电平端，第四接收端G4设置在低电平端。可以通过如图10所示的触发信号，触发闩锁电路。

在本公开另一种可行的实施方式中，可以通过如图7所示的结构产生闩锁电路，如图7所示，该结构包括衬底Su，衬底Su上设置有N型区和P型区，即N阱NW和P阱PW，N阱NW上制作有重掺杂的P+和N+，P阱PW上制作有重掺杂的P+和N+。在该结构上形成有第三寄生晶体管Q3和第四寄生晶体管Q4，其中，第三寄生晶体管Q3发射极连接高电平，集电极连接低电平，基极接收第一触发信号；第四寄生晶体管Q4其集电极和所述第三晶体管的基极连接，集电极和高电平连接，基极和所述第一寄生晶体管Q1的集电极连接，基极接收第二触发信号，发射极和低电平连接，形成闩锁电路。在闩锁电路中，当接收到触发信号后，闩锁电路中的电流逐渐增大。

图8为图7中寄生电路和熔断器Fu连接的等效电路图，如图8所示，熔断器Fu可以连接在第三寄生晶体管Q3的发射极。熔断器Fu的一端和第三寄生晶体管Q3的发射极连接，另一端和电源连接。对应的，N型区上的P+端。当栓锁效应被触发后，闩锁电路中的电流不断增大，流过熔断器Fu的电流也不断的增大，最终熔断熔断器Fu。当然，熔断器也可以设置在第四寄生晶体管Q4的发射极。

在实际应用中，可以在衬底上设置如图7所示的结构，在检测时，通过触发信号，触发CMOS的闩锁效应，使得流过熔断器的电流不断增大，烧断熔断器。其中，触发信号可以是闩锁电路触发端的上冲信号或者下冲信号。

本示例实施方式中还提供了一种集成电路芯片熔断器的测试方法，如图10，该方法包括如下步骤：

步骤S1，触发闩锁电路的闩锁效应，输出熔断电流；

步骤S2，所述熔断电流流经连接器、导电层和熔断器，熔断所述熔断器。

通过触发闩锁电路的闩锁效应，使得闩锁电路输出的熔断电流不断地增大，进而快速熔断熔断器，节省了检测时间。并且在对多个熔断器进行检测时，只需顺序触发闩锁电路即可保证熔断器的熔断，避免了相关技术中，需要检测当前熔断器熔断后再进行另一个熔断器的熔断，节约了检测时间，提升了检测效率。

可选的，如图11所示，本公开实施例提供的一种集成电路芯片熔断器的检测方法在步骤S2之后，还可以包括：

步骤S3，检测所述熔断器是否被熔断；

步骤S4，若所述熔断器被熔断，则输出第一信号；

步骤S5，若所述熔断器未被熔断，则输出第二信号。

在步骤S3中，可以通过断路检测装置，比如，锁存电路等检测熔断器是否被熔断；在步骤S4中，若熔断器被熔断，则整个回路开路，断路检测装置输出第一信号，用于表示熔断器已经熔断；在步骤S5中，若熔断器为被熔断，输出第二信号，第二信号用于表示熔断器不合格，或者回路故障。

通过检测熔断器是否被熔断，并在熔断器被熔断时输出第一信号，在熔断器未被熔断时输出第二信号，使得熔断器测试结果便于得到，避免了由于熔断器位于集成电路芯片内部，导致的熔断器的测试结果无法直接获取的问题。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (11)

1.一种集成电路芯片，其特征在于，包括：

衬底；

多层导电层，其中，相邻的所述导电层之间设置有介电层，所述衬底和与其相邻的导电层之间设置有介电层，所述介电层上设置有接触孔；

熔断器，位于第一导电层上，所述第一导电层为多层所述导电层中位于最上层的导电层，其中，靠近所述衬底为底层，远离所述衬底为上层；

闩锁电路，设置在衬底中，和所述熔断器连接。

2.如权利要求1所述的集成电路芯片，其特征在于，所述第一导电层上设置有第一通孔，所述熔断器位于所述通孔中。

3.如权利要求2所述的集成电路芯片，其特征在于，所述集成电路芯片还包括：

连接器，位于所述介电层的接触孔中，用于连接所述介电层两侧的导电层。

4.如权利要求1所述的集成电路芯片，其特征在于，第一导电层用于连接电源，用于接收电源信号。

5.如权利要求1所述的集成电路芯片，其特征在于，第二导电层连接有断路检测装置，所述断路检测装置用于检测熔断器是否被熔断，所述第二导电层为位于所述第一导电层和所述衬底之间的导电层。

6.如权利要求1所述的集成电路芯片，其特征在于，所述熔断器为金属熔断器。

7.如权利要求1所述的集成电路芯片，其特征在于，多层所述导电层和所述衬底相互平行设置。

8.如权利要求3所述的集成电路芯片，其特征在于，所述熔断器为熔丝，所述熔丝的电阻大于所述第一导电层的电阻以及所述连接器的电阻。

9.如权利要求8所述的集成电路芯片，其特征在于，所述熔丝的宽度小于所述第一导电层的宽度。

10.如权利要求8所述的集成电路芯片，其特征在于，所述熔丝的厚度小于所述第一导电层的厚度。

11.如权利要求1～10任一项所述的集成电路芯片，其特征在于，所述集成电路芯片还包括：

钝化层，位于所述第一导电层远离衬底的一侧。