CN101615606B - 集成电路芯片焊垫及其制造方法及包含此焊垫的集成电路 - Google Patents

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Abstract

本发明提供了一种集成电路、芯片焊垫结构及其制造方法。本发明的芯片焊垫包括一主焊垫部与一环焊垫部。在一包含形成芯片焊垫结构的电荷制造工艺中，于一集成电路基板中的金属氧化物半导体晶体管栅极仅电性连接于环焊垫部，使得其天线至栅极的面积比低于一预定天线设计规则的比例，可有效降低天线效应或使其不发生。主焊垫部与环焊垫部通过形成于一上内连线金属层或一最上导电焊垫层的金属架桥彼此电性耦接。本发明的芯片焊垫为一参数测试线上的探针焊垫或集成电路上的接合焊垫。

Description

集成电路芯片焊垫及其制造方法及包含此焊垫的集成电路
技术领域
本发明涉及一种集成电路制造方法，特别涉及一种设置于集成电路中的抗天线效应芯片焊垫结构及其制造方法。
背景技术
在利用金属氧化物半导体技术制造集成电路的制造工艺中，通常会包含使用电荷离子的制造工艺，例如等离子体蚀刻制造工艺或离子注入制造工艺，举例来说，在一用来形成栅多晶硅图案或内连线金属导线图案的等离子体蚀刻制造工艺中，静电荷会累积于一浮置栅极多晶硅电极上，使得栅极多晶硅电极的电压强度大幅增加，导致电荷流入栅氧化层，而陷于栅极氧化层中或穿越栅极氧化层。上述电荷会大幅降低栅极氧化层强度并导致金属氧化物半导体元件可靠度下降。
每一多晶硅栅极区域收集正比于其面积的静电荷，然而，一通过多晶硅接触窗连接于一大面积多晶硅结构或一大面积内连线金属结构的小面积栅极氧化层区域会累积一不相称的电荷量，导致栅极氧化层区域严重受损。上述机制即为一般所知的天线效应，因大面积多晶硅或内连线金属面积作为一天线，收集静电荷，使其流入穿越易受损的栅极氧化层。天线效应的强度正比于露出的导体面积与栅极氧化层面积之间的比例。
图1为一集成电路的部分俯视图，说明包含避免天线效应的已知技术。于一半导体结构中，一PMOS晶体管P1形成于一N-阱8中。PMOS晶体管P1的一栅极电极12电性连接于一长多晶硅导线14。多晶硅导线14通过一多晶硅接触窗11电性连接于一第一内连线金属层的一长金属导线16。金属导线16可先电性连接于上内连线层的金属导线，最后再电性连接于一可接收外部电子信号与转换制造工艺电子信号的芯片焊垫25。如一避免天线效应发生于长多晶硅导线14结构与金属导线16的作法，一逆向偏压二极管(reverse-biased diode)D1可设置于多晶硅导线14与一形成于半导体结构中的N-阱10之间。一般来说，逆向偏压二极管D1的尺寸极小，使得例如在一等离子体蚀刻制造工艺中，当过量电荷累积于多晶硅导线14上时，在天线效应发生于栅电极12之前，先会造成逆向偏压二极管D1的击穿。
另一避免天线效应的作法，天线设计规则通常考虑天线本身，例如图1的多晶硅导线14与金属导线16。当天线至栅极面积超过一预定比例时，超出的天线面积会划分为数个分离部，而每一分离部具有一符合天线设计规则的面积大小。当于一下内连线层中形成分离的多晶硅或内连线金属部时，可因此降低天线效应。这些形成分离的多晶硅或金属区块于后续制造工艺步骤中通过形成于集成电路上内连线层的金属跨接线可彼此电性耦接。金属跨接线例如为一于一第二内连线金属层中的金属架桥20，其中介层窗13用于连接第一内连线金属层的金属导线16与第二内连线金属层的金属架桥20。
当集成电路关键尺寸随着先进技术持续微缩时，例如MOS晶体管栅极或内连线导线尺寸，却较少对集成电路芯片焊垫的尺寸进行微缩，原因是由于集成电路芯片焊垫的尺寸必须固定足够大，以在集成电路制造过程中有利于接受其他制造工艺方法，举例来说，一芯片焊垫必须足够大，以利一集成电路封装制造工艺，金属导线通过机械方法与芯片焊垫接合，或例如一芯片焊垫必须具有一足够大的面积，以供一测试探针贴附，测试探针实施一集成电路测试过程中来自一集成电路测试机台的测试激励源(test stimuli)。因此，元件关键尺寸微缩的趋势，将使集成电路芯片焊垫的天线效应愈发严重。
然而，上述利用内连线金属层、二极管击穿与金属跨接线的方式对避免集成电路芯片焊垫天线效应的效果并不大，至少包括下列理由，第一，利用二极管击穿的方式可能须改变原本集成电路的电路设计，而影响电路效能，后续内容将对此作更详细说明，第二，芯片焊垫的接合表面通常形成于最上层的导电焊垫层，而其上再形成金属跨接线并不合适。
发明内容
为克服现有技术的缺陷，本发明的优选实施例提供一种了集成电路芯片焊垫结构及其制造方法。本发明的芯片焊垫包括一主焊垫部与一环焊垫部。在一包含形成芯片焊垫结构的电荷制造工艺中，于一集成电路基板中的金属氧化物半导体晶体管栅极仅电性连接于环焊垫部，使得其天线至栅极的面积比低于一预定天线设计规则的比例，可有效降低天线效应或使其不发生。主焊垫部与环焊垫部通过形成于一上内连线金属层或一最上导电焊垫层的金属架桥彼此电性耦接。本发明的芯片焊垫为一参数测试线上的探针焊垫或集成电路上的接合焊垫。
本发明的一优选实施例提供了一种集成电路芯片焊垫，包括：一主焊垫部，包括多个堆叠金属结构，于一集成电路的多层内连线金属层中，所述多个堆叠金属结构通过主堆叠介层窗阵列彼此电性耦接；以及一环焊垫部，包括多个堆叠金属环，于该集成电路的多层内连线金属层中，所述多个堆叠金属环通过环堆叠介层窗彼此电性耦接，其中每一金属环分别包围所述多个堆叠金属结构其中之一，其中该主焊垫部通过于一上导电层中之一或多个架桥电性耦接于该环焊垫部，其中该主焊垫部电性耦接于覆盖其上的一焊垫接合表面。
本发明的另一优选实施例提供了一种集成电路，包括：多个金属氧化物半导体晶体管，于一半导体基板；一主焊垫部，包括多个堆叠金属结构，于一集成电路之多层内连线金属层中，所述多个堆叠金属结构通过主堆叠介层窗阵列彼此电性耦接；以及一环焊垫部，包括多个堆叠金属环，于多层内连线金属层中，所述多个堆叠金属环通过环堆叠介层窗彼此电性耦接，其中每一金属环分别包围所述多个堆叠金属结构其中之一，其中该环焊垫部电性耦接于所述多个金属氧化物半导体晶体管的栅极，其中该主焊垫部通过于一上导电层中之一或多个架桥电性耦接于该环焊垫部。
本发明的再一优选实施例提供了一种集成电路芯片焊垫的制造方法，包括：图案化多层内连线金属层，以形成多个堆叠金属结构与其外围的金属环，于每一内连线金属层中，所述金属环与所述金属结构彼此电性孤立，所述金属环电性耦接于一条或多条与一个或多个金属氧化物半导体晶体管的栅级电性连接的金属导线；形成主堆叠介层窗，以使所述堆叠金属结构彼此电性耦接，以形成一主焊垫部；形成环堆叠介层窗，以使所述堆叠金属环彼此电性耦接，以形成一环焊垫部；以及于图案化与形成所述主堆叠介层窗与环堆叠介层窗后，于一上导电层中，形成一个或多个架桥，以电性耦接于该环焊垫部与该主焊垫部。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1为一集成电路的部分俯视图，说明包含避免天线效应的已知技术。
图2A为一集成电路的部分俯视图，其上形成有多个公知芯片焊垫。
图2B为图2A中一公知芯片焊垫的剖面示意图。
图3A～图3B是说明配合二极管击穿法的公知芯片焊垫。
图4A～图4B是说明电性连接于集成电路中一低电流电路区的公知芯片焊垫。
图5A～图5C为本发明的一个优选实施例，一种抗天线效应的芯片焊垫。
图6A～图6E为本发明的一个优选实施例，一种芯片焊垫制造方法的剖面示意图。
图7为本发明的一个优选实施例，一种芯片焊垫结构。
图8为本发明的一个优选实施例，一种电性连接于集成电路中一高电流电路区的芯片焊垫。
图9为本发明的一个优选实施例，多种芯片焊垫的形状。
【主要元件符号说明】
公知部分(图1、图2A～图2B、图3A～图3B以及图4A～图4B)
图1
8、10～N-阱；
11～多晶硅接触窗；
12～栅极电极；
13～介层窗；
14～多晶硅导线；
16～金属导线；
20～金属架桥；
25～芯片焊垫；
D1～逆向偏压二极管；
P1～PMOS晶体管。
图2A
20～芯片焊垫；
T1～PMOS晶体管；
T2、T3～NMOS晶体管。
图2B
20～芯片焊垫；
25～介层窗；
M1～Mn～金属结构；
T1、T2～NMOS晶体管；
T3～PMOS晶体管。
图3A
10～半导体基板；
20～芯片焊垫；
21～多晶硅接触窗；
22～金属导线；
25～介层窗；
30～NMOS晶体管；
40～P-阱；
M1～Mn～金属结构。
图3B
20～芯片焊垫；
21～多晶硅接触窗；
23、25～介层窗；
24～金属导线；
30～NMOS晶体管；
40、42～P-阱；
50～逆向偏压二极管；
100～基板；
M1～Mn～金属结构。
4A图
20～芯片焊垫；
25～介层窗；
60～第一NMOS晶体管阵列；
70～PMOS晶体管阵列；
80～第二NMOS晶体管阵列；
M1～Mn～金属结构。
图4B
20～芯片焊垫；
25～介层窗；
65～NMOS晶体管；
M1～Mn～金属结构。
本发明部分(图5A～图5C、图6A～图6E、图7、图8以及图9)
10～基板；
80、90～金属架桥；
85、95～焊垫接合表面；
100、200～芯片焊垫；
101～MOS晶体管；
102、110～绝缘层；
103～栅极；
104～第一金属层间介电层；
105～多晶硅接触窗；
106～第二金属层间介电层；
108～第三金属层间介电层；
112～保护层；
120～环焊垫部；
130～主焊垫部；
135～接合表面开口；
160～高电流密度区；
D1、D2～金属层内绝缘层；
M11、M21、M31、M41、Mn1～金属板；
M12、M22、M32、M42、Mn2～金属环；
M13、M23、M33、M43金属导线；
Mn～最上层内连线金属层；
via1、via2、via3、via4、vian-1、vian～介层窗。
具体实施方式
以下将描述本发明相关内容的优选实施例，主要为芯片焊垫结构与抗天线效应的方法。优选实施例包括于一参数测试线上的探针焊垫，通常形成在晶片上相邻集成电路裸片间的区域，用来量测形成于集成电路上元件的电性特征。优选实施例也包括于一集成电路上的接合焊垫，与金属导线接合，并电性连接至一集成电路封装。在优选实施例中的抗天线效应芯片焊垫结构并未包括集成电路制造流程以外的其他制造工艺步骤。
图2A为一半导体集成电路芯片的部分俯视图，其上形成有多个前述芯片焊垫20。芯片焊垫20包括一大面积表层，通常形成于集成电路最上层的导电层，一般为方形。芯片焊垫20可电性连接于每一半导体元件，例如一形成于芯片焊垫结构下方芯片基板上的PMOS晶体管T1与NMOS晶体管T2及T3。在一实施例中，芯片焊垫20作为一集成电路裸片上的接合焊垫，通常沿集成电路中心区域周围设置，可接收例如自一印刷电路板至封装集成电路操作信号的外部电子信号，与自集成电路中心区域流经对应芯片焊垫20开关集成电路裸片的电子信号。在一实施例中，芯片焊垫20作为一参数测试线上的探针焊垫，用来量测集成电路半导体元件的电性特征，通常沿测试线设置。来自一集成电路测试机台的测试激励源可耦接至探针焊垫与通过探针焊垫接收来自一半导体待测元件(semiconductor device-under-test，DUT)的对应响应。
图2B为图2A中一芯片焊垫20的剖面示意图。芯片焊垫20包括多个堆叠金属结构(M1～Mn)，每一方形金属结构形成于集成电路中的一内连线金属层。M1～Mn的金属结构通过多个形成于相邻金属结构间的介层窗25彼此电性耦接。仍请参阅图2B，金属结构M1电性连接于一NMOS晶体管T1的一栅极，金属结构M2电性连接于一NMOS晶体管T2的一栅极，金属结构M3电性连接于一PMOS晶体管T3的一栅极。其他例如与NMOS及PMOS晶体管源/漏极区的电性连接以及芯片基板中其他半导体元件与上内连线金属层中芯片焊垫金属结构间的电性连接并未揭示于此。一般来说，芯片焊垫20会设计成一可广泛用于不同集成电路产品与测试线的焊垫结构。一半导体元件与一芯片焊垫间的电性连接可通过延伸一耦接自相同内连线层中的一半导体元件中心点至一芯片焊垫金属结构的金属导线而简单地形成于任一内连线金属层中。
根据本领域普通技术人员所认知，于形成上述堆叠构形的芯片焊垫20过程中，极易产生天线效应。举例来说，M1～Mn堆叠金属结构的大表面积可作为天线，收集制造工艺中足够的电荷离子，例如一等离子体蚀刻制造工艺会危及晶体管T1～T3栅氧化层的完整性。由于天线至栅极面积比例的增加，导致先进技术中产生天线效应的风险增加。此外，已知可避免天线效应的技术中，当产生其他问题时，对上述情况并无太大帮助，至少包括以下理由。
图3A为一半导体集成电路芯片的部分俯视图。一NMOS晶体管30形成于一半导体基板10的一P-阱40中。前述芯片焊垫20的一M1金属结构通过一于一第一内连线金属层中的金属导线22与一多晶硅接触窗21电性连接于NMOS晶体管30的一栅极。请参阅图3B，于形成金属结构M1～Mn过程中，一避免天线效应的作法。一逆向偏压二极管50形成于一金属结构M1与一P-阱42之间，如已知的二极管击穿法。逆向偏压二极管50可为一P-阱42中的n-扩散区。然而，此方法会衍生出多种问题。第一，增加的P-阱42会占据额外的基板面积，通常不利于目前的先进技术，第二，增加的逆向偏压二极管50会导入额外电容至一预先设计的电路中，第三，增加的逆向偏压二极管50会限制施加于芯片焊垫20的信号，当施加一负偏压于芯片焊垫20时，逆向偏压二极管50会转变为正向偏压(forward-biased)，而导致NMOS晶体管30栅极与一般为接地的P-阱42之间短路，第四，增加的逆向偏压二极管50须重新订定芯片焊垫20与NMOS晶体管30之间的连接路线，例如一形成于一第二内连线金属层中的新的连接路线，由一多晶硅接触窗21、一介层窗23与一金属导线24所构成，而此将影响电路操作。
图4A与图4B续说明当前述芯片焊垫20应用于集成电路时所衍生出的另一问题。图4A中，芯片焊垫20的一M1金属结构电性连接于一第一NMOS晶体管阵列60的栅极，芯片焊垫20的一M2金属结构电性连接于一PMOS晶体管阵列70的栅极，芯片焊垫20的一M3金属结构电性连接于一第二NMOS晶体管阵列80的栅极。于正常电路操作情况下，为开关阵列中的晶体管，须自芯片焊垫20流出一相对大电流，因此，NMOS与PMOS晶体管阵列区也可选择性地作为高电流电路区。当电性连接至高电流电路区时，由于形成于相邻堆叠金属结构M1～Mn之间为数不少的介层窗，因此芯片焊垫20可提供一低电流阻抗功能。由于NMOS与PMOS晶体管总栅极面积所形成天线至栅极面积的比例仍控制在一大范围预定天线设计规则的比例，使得天线效应在此的影响被忽略。
相反地，图4B说明芯片焊垫20电性连接于一包含仅一有限数目NMOS晶体管65的低电流电路区。由于总栅极面积有所限制，因此电路构形存在一大的天线至栅极面积的比例，使得在形成芯片焊垫20金属结构M1～Mn的过程中，NMOS晶体管65的栅氧化层易因天线效应而受损。不同于芯片焊垫20的特定芯片焊垫结构可电性连接于低电流电路区或集成电路中其他特定区域。然而，当此方法应用于不同集成电路产品时，由于多组芯片焊垫构形必须被维持，导致复杂化电路设计与制造工艺步骤。
图5A～图5C为本发明的一个优选实施例，说明一抗天线效应的芯片焊垫100。图5A为芯片焊垫100的剖面示意图，图5B为芯片焊垫100于一第一内连线金属层的仰视图。芯片焊垫100包括一金属板M11，形成于集成电路中的一第一内连线金属层，金属板M11优选为方形。芯片焊垫100也包括一金属环M12，形成于第一内连线金属层，并包围金属板M11，金属环M12优选为方形。金属板M11与金属环M12因一金属层内绝缘层(intra-metaldielectric)D1彼此电性孤立。相同地，芯片焊垫100包括一内金属板M21，设置于一第二内连线金属层，金属板M21的尺寸大小相似于金属板M11，并大约对准覆盖于金属板M11。金属板M21由第二内连线金属层的一方形金属环M22所包围，金属环M22的尺寸大小相似于金属环M12，并大约对准覆盖于金属环M12。金属板M21与金属环M22因一金属层内绝缘层D2彼此电性孤立。此外，金属板M21通过一介层窗via1阵列电性耦接于金属板M11，金属环M22通过多个介层窗via1电性耦接于金属环M12，如图5A与图5B所示。于一第三内连线金属层中，一内金属板M31与一方形金属环M32以类似方式形成，并通过介层窗via2分别电性耦接于下方的金属板M21与金属环M22。重复上述步骤，直至一最上层内连线金属层Mn的一金属板Mn1与一金属环Mn2形成为止，并通过介层窗vian-1分别电性耦接于下方内连线金属层的内金属板与金属环。在一优选实施例中，内金属板M11～Mn1与相邻覆盖金属板间的耦接介层窗阵列构成芯片焊垫100的内部，同样地，堆叠金属环与耦接介层窗构成芯片焊垫100的外围部分。芯片焊垫100的内部与外围部分分别视为芯片焊垫100的一主焊垫部130与一环焊垫部120。
在一优选实施例中，一内金属板(M11～Mn1)的表面积大于其外围金属环(M12～Mn2)的面积。图5B仅说明芯片焊垫100中的一内金属板与一金属环的相关内容，并非按比例绘制。此外，一金属环的表面积使得金属环与其电性耦接的晶体管栅极间的面积比维持在一大范围预定天线效应的比例。在一优选实施例中，一内金属板(M11～Mn1)的表面尺寸大约为45μm 45μm，由外围金属环(M12～Mn2)所构成的金属导线的宽度大约为1μm。在一优选实施例中，一内金属板的表面积大约占内金属板与外围金属环总表面积的90％～99％。由于相较于外围金属环，内金属板具有较大表面积，所述图5A中内金属板的主要部分以波浪线的方式绘制予以省略。
继续参阅图5A，芯片焊垫100的主焊垫部130与环焊垫部120通过一设置于一上导电焊垫层的金属架桥80彼此电性耦接。待图案化上导电焊垫层后，以形成一焊垫接合表面85。上导电焊垫层可由铝、铜或其他适合导体所构成。焊垫接合表面85通过一介层窗vian阵列电性耦接于主焊垫部130，金属架桥80通过多个介层窗vian一端电性连接于主焊垫部130，另一端电性连接于环焊垫部120。图5C为芯片焊垫100的部分俯视图。图中焊垫接合表面85有绘制成波浪线的目的为指出其相对于金属架桥80具有较大表面积。在一优选实施例中，金属架桥80的宽度大约为2μm，2倍于下方金属环导线的宽度。
图6A～图6E为本发明的一个实施例，芯片焊垫100制造方法的剖面示意图。
图6A为一基板10的部分剖面示意图。基板10一般为硅，然而也可包括其他适合的半导体材料。之后，形成一MOS晶体管101于基板10。MOS晶体管101包括一源/漏极区与一栅极103。接着，沉积一绝缘层102于基板10上。绝缘层102可包括例如氧化硅的绝缘材料。基板10历经光显影、等离子体蚀刻、金属沉积与化学机械研磨等制造工艺步骤后，以制作出一多晶硅接触窗105与一源/漏极接触窗(未图示)。多晶硅接触窗105优选为钨，然而其他适合的材料也可被使用。图中仅揭示MOS晶体管101，其他晶体管或有源、无源半导体元件也可同时形成于基板10。
继续请参阅图6B，形成一第一金属层间介电层104于经上述制造工艺步骤所形成平坦基板的顶部。于形成第一金属层间介电层104前，可通过金属沉积、光显影与等离子体蚀刻等制造工艺步骤于一第一内连线金属层形成一金属板M11与一金属环M12。金属板M11与金属环M12也可通过其他适合的制造工艺步骤制作完成，例如镶嵌制造工艺。同时，通过一于第一内连线金属层的金属导线M13形成MOS晶体管101多晶硅接触窗105与金属环M12间的电性连接。之后，进行光显影、等离子体蚀刻、金属沉积与化学机械研磨等制造工艺步骤，以制作出一位于第一内连线金属层金属板M11与金属环M12上的介层窗via1阵列。
接着，请参阅图6C，藉由金属沉积、光显影与等离子体蚀刻等制造工艺步骤于一第二内连线金属层形成一金属板M21与一金属环M22。同时，于第二内连线金属层形成一金属导线M23，以电性耦接金属环M22与之前形成于基板10的其他半导体元件(未图示)。之后，形成一第二金属层间介电层106于经上述制造工艺步骤所形成基板的顶部。接着，进行光显影、等离子体蚀刻、金属沉积与化学机械研磨等制造工艺步骤，以制作出一位于第二内连线金属层金属板M21与金属环M22上的介层窗via2阵列。
金属板M21、金属环M22、金属导线M23与介层窗via1也可通过一双镶嵌制造工艺制作完成。在一优选实施例中，可使用铜作为内金属板、金属环与介层窗的材料，然而其他适合的材料也可被使用。
请参阅图6D，可通过重复类似的制造工艺步骤分别于一第三内连线金属层与一第四内连线金属层形成金属板M31、M41、金属环M32、M42以及与金属环M32、M42电性连接的金属导线M33、M43。金属板M31与金属环M32通过一形成于第二金属层间介电层106的介层窗via2阵列电性耦接于下方金属结构，而金属板M41与金属环M42通过一形成于一第三金属层间介电层108的介层窗via3阵列电性耦接于下方金属结构。虽然图6D仅揭示至第四内连线金属层，然而类似金属板M41、金属环M42与金属导线M43的金属结构可续形成于上方的内连线金属层，直至最上层的内连线金属层为止。根据此结构特征，可将制造工艺基板上的芯片焊垫定义出一主焊垫部130与一环焊垫部120。同时，于不同内连线金属层形成与环焊垫部120的电性连接。然而，如图所示，主焊垫部130与环焊垫部120彼此电性孤立。
续请参阅图6E，形成一绝缘层110于经上述制造工艺步骤所形成的基板表面。绝缘层110优选为氧化硅。接着，进行光显影、等离子体蚀刻、金属沉积与化学机械研磨等制造工艺步骤，以于绝缘层110中制作出一位于第四内连线金属层金属板M41与金属环M42上的介层窗via4阵列，或位于最上层内连线金属层类似金属结构上的介层窗via4阵列。之后，沉积一例如铝、铜或其类似物的导电焊垫层于基板表面。接着，进行光显影与等离子体蚀刻等制造工艺步骤，以形成一金属架桥80与一焊垫接合表面85。金属架桥80电性耦接主焊垫部130与环焊垫部120，焊垫接合表面85通过介层窗via4或其类似物电性耦接于下方的主焊垫部130。之后，形成一保护层112于基板表面。保护层112可为一单层或多层结构，优选由氧化硅或氮化硅等材质所构成。在一优选实施例中，焊垫芯片100的制造以最终形成一接合表面开口135露出焊垫接合表面85为完成。
图6A～图6E仅说明芯片焊垫100不同结构特征的相关内容，并非按比例绘制。在一优选实施例中，主焊垫部130的表面积大于环焊垫部120的表面积，焊垫接合表面85的表面积大于金属架桥80的表面积，而环焊垫部120的一金属环与其电性耦接的MOS晶体管总栅极面积间的面积比维持在一大范围预定天线效应面积的比例。在一优选实施例中，金属架桥80的表面积仅为焊垫接合表面85表面积的1％～2％。在另一优选实施例中，金属架桥80的宽度大约为2μm，焊垫接合表面85的尺寸大约为45μm 45μm。
图7为本发明另一优选实施例。一类似前述芯片焊垫100的芯片焊垫200，其也包含一主焊垫部130与一环焊垫部120。芯片焊垫200的主焊垫部130与环焊垫部120通过一上内连线金属层的金属架桥90彼此电性耦接，而此上内连线金属层位于一最上导电焊垫层，即一焊垫接合表面95的下方。
在优选实施例中，用来形成图5A金属架桥80的一最上导电焊垫层与用来形成图7金属架桥90的一上内连线金属层可视为一上导电层。集成电路中的任一导电层可形成架桥以电性耦接于其下方芯片焊垫的环焊垫部与主焊垫部。
本发明优选实施例制作芯片焊垫100与200的优点特征之一为可对抗或免于天线效应。此优点可为本领域普通技术人员所理解，因主焊垫部130与环焊垫部120分离形成于内连线金属层，在形成主焊垫部130与环焊垫部120的过程中，主焊垫部130与环焊垫部120彼此电性孤立，且仅以环焊垫部120电性连接于基板10的半导体元件，例如MOS晶体管101，主焊垫部130与半导体元件之间并无电性连接。而主焊垫部130与环焊垫部120再通过导电焊垫层的金属架桥80或上内连线层的金属架桥90彼此电性耦接。由此，环焊垫部120不同金属环与金属架桥80及90所构成的天线至栅极面积的比例会低于一预定天线效应面积的比例。因此，在制作芯片焊垫100与200的过程中，可有效降低天线效应或使其不发生。
本发明优选实施例的另一优点特征为一包含一主焊垫部与一环焊垫部的芯片焊垫，例如前述的芯片焊垫100与200，可同时电性连接于集成电路中的一低电流密度电路区与一高电流密度电路区。并不须制造不同芯片焊垫结构，用以电性连接于集成电路中的不同电路区。
图8显示优选实施例，一种可同时电性连接于集成电路中一低电流密度区与一高电流密度区的芯片焊垫，此为可普遍应用的优选芯片焊垫结构。图8中，一高电流密度区160形成于一基板10，一高电流须自一芯片焊垫100流出，以开关例如一大阵列的MOS晶体管101。图中显示，MOS晶体管101的栅极可电性耦接于一第一内连线金属层的一金属导线M13。其他高电流密度区也可通过其他内连线金属层的金属导线M23、M33与M43电性耦接于芯片焊垫100。在此或其他类似情况下，由于MOS晶体管101阵列具有相当大的总栅氧化层面积，所述在此天线效应便不为最主要考虑的问题。此时，须考虑的是芯片焊垫100上为低电流阻抗，以避免芯片焊垫100过热。此优选芯片焊垫特性可通过延伸金属导线M13与其他内连线层的金属导线穿过环焊垫部120而达到，直接与主焊垫部130形成电性连接。
在其他优选实施例中，一芯片焊垫的主焊垫部130可具有其他形状，例如矩形或多角形，同样地，一芯片焊垫的环焊垫部120可为一非方形或仅部分包围主焊垫部130，如图9所示。
本发明优选实施例揭露包含一主焊垫部与一环焊垫部的芯片焊垫结构可减少或避免天线效应。在形成芯片焊垫结构的过程中，半导体元件仅电性连接于环焊垫部，而形成一较小的天线至栅极面积比。在优选实施例中，本发明芯片焊垫结构亦可为不须考虑天线效应的应用，例如低焊垫阻抗。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种集成电路芯片焊垫，包括：
一主焊垫部，包括多个堆叠连续金属结构，于一集成电路的多层内连线金属层中，所述多个堆叠连续金属结构通过主堆叠介层窗阵列彼此电性耦接；以及
一环焊垫部，包括多个堆叠金属环，于该集成电路的多层内连线金属层中，所述多个堆叠金属环通过环堆叠介层窗彼此电性耦接，其中每一金属环分别包围所述多个堆叠连续金属结构其中之一，其中该主焊垫部通过于一上导电层中的一个或多个架桥电性耦接于该环焊垫部，其中该主焊垫部电性耦接于覆盖其上的一焊垫接合表面，其中该架桥与该焊垫接合表面彼此分离。
2.如权利要求1所述的集成电路芯片焊垫，其中每一金属环的表面积小于所述多个堆叠连续金属结构其中之一的表面积。
3.如权利要求1所述的集成电路芯片焊垫，其中该焊垫接合表面与所述架桥形成于覆盖所述内连线金属层上的一导电焊垫层中。
4.如权利要求1所述的集成电路芯片焊垫，其中该焊垫接合表面形成于覆盖所述多层内连线金属层上的一导电焊垫层中，其中所述架桥形成于一上内连线金属层中。
5.如权利要求1所述的集成电路芯片焊垫，其中该芯片焊垫为一半导体晶片上相邻集成电路裸片间之一参数测试线上之一探针焊垫。
6.一种集成电路，包括：
多个金属氧化物半导体晶体管，于一半导体基板；
一主焊垫部，包括多个堆叠连续金属结构，于一集成电路的多层内连线金属层中，所述多个堆叠连续金属结构通过主堆叠窗阵列彼此电性耦接；以及
一环焊垫部，包括多个堆叠金属环，于多层内连线金属层中，所述多个堆叠金属环通过环堆叠介层窗彼此电性耦接，其中每一金属环分别包围所述多个堆叠连续金属结构其中之一，其中该环焊垫部电性耦接于所述多个金属氧化物半导体晶体管的栅极，其中该主焊垫部通过于一上导电层中的一个或多个架桥电性耦接于该环焊垫部，其中该主焊垫部电性耦接于覆盖其上的一焊垫接合板，且该架桥与该焊垫接合板彼此分离。
7.如权利要求6所述的集成电路，其中每一堆叠金属环的表面积与所述金属氧化物半导体晶体管的所述栅极的一总表面积间之比例低于一预定天线设计规则比例。
8.如权利要求6所述的集成电路，其中该焊垫接合板的表面积大于所述架桥的表面积。
9.一种集成电路芯片焊垫的制造方法，包括：
图案化多层内连线金属层，以形成多个堆叠连续金属结构与其外围的金属环，于每一内连线金属层中，所述多个金属环与所述连续金属结构彼此电性孤立，所述金属环电性耦接于一条与一个金属氧化物半导体晶体管的栅极电性连接的金属导线，或所述金属环电性耦接于多条分别与多个金属氧化物半导体晶体管的栅极电性连接的金属导线；
形成主堆叠介层窗，以使所述多个堆叠连续金属结构彼此电性耦接，以形成一主焊垫部；
形成环堆叠介层窗，以使这些堆叠金属环彼此电性耦接，以形成一环焊垫部；以及
于图案化与形成所述主堆叠介层窗与环堆叠介层窗后，于一上导电层中，形成一个或多个架桥，以电性耦接于该环焊垫部与该主焊垫部；以及
电性耦接于该主焊垫部与覆盖其上的一焊垫接合表面，其中该架桥与该焊垫接合表面彼此分离。
10.如权利要求9所述的集成电路芯片焊垫的制造方法，其中所述架桥形成于覆盖所述内连线金属层上的一导电焊垫层。
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