CN203398105U - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底，包括其中形成电路元件的电路区域；在衬底上形成的并且由层叠的多个布线层和多个过孔层组成的多层布线层；以及在多层布线层上形成的电极焊盘。在作为多个布线层中的顶层的第一布线层的区域中形成层间绝缘膜，在该区域中，电极焊盘和第一电路区域在电极焊盘的平面视图中相互重叠。

Description

半导体器件
相关申请的交叉引用
本申请基于通过引用将公开内容整体结合于此的、于2012年3月27日提交的第2012-070840号日本专利申请并且要求对该申请的优先权。 
技术领域
本实用新型涉及一种半导体器件及其制造方法，并且例如涉及一种包括电极焊盘的半导体器件及其制造方法。 
背景技术
半导体器件包括用于连接到外部电极端子的电极焊盘。这一电极焊盘也用来检查这一半导体器件的电气性质。具体而言，使检查设备的探针与电极焊盘接触，并且经由探针向半导体器件赋能以便检查半导体器件的电气性质。以这一方式，在检查半导体器件的电气性质时使检查装置的探针与电极焊盘接触时，所以对电极焊盘施加大应力、由此可能损坏电极焊盘和半导体器件。 
公开号为2002-76075的日本待审专利申请公开了一种涉及半导体器件的技术，该技术能够通过在空闲I／O区域上利用顶部布线层形成测试电极焊盘来减小芯片尺寸。公开号为2006-351588的日本待审专利申请公开了一种涉及半导体器件的技术，该技术能够防止键合所引起的对电极焊盘的损坏。公开号为2009-170763的日本待审专利申请公开了一种涉及半导体器件的技术，该技术能够防止由于向半导体器件的电极焊盘施加的外力而在电极焊盘下面的绝缘膜中生成裂缝。 
实用新型内容
如在背景技术中说明的那样，在使检查设备的探针与电极焊盘接触来检查半导体器件的电气性质时对电极焊盘施加大应力。探针的接触所产生的应力可能损坏在半导体器件上形成的电路元件。出于这一原因，在电路元件的布局中需要约束，从而不应在电极焊盘下面设置电路元件。 
然而微制作技术的近来发展有助于减小电路元件的尺寸并且因此减小芯片尺寸。同时，半导体器件的电极焊盘的数目随着半导体器件的功能数目增加而增加。因而，本发明人已经发现电极焊盘占用的面积与芯片面积之比增加并且鉴于电极焊盘的位置而对电路元件的布局的约束阻止减小芯片尺寸这样的问题。 
其它问题和新特征将从本说明书中的描述和所附的附图中变得清楚。 
本实用新型的一个方面是一种半导体器件，该半导体器件包括具有第一电路区域的衬底、由层叠的多个布线层和多个过孔层组成的多层布线层以及在多层布线层上形成的电极焊盘。另外，在作为多个布线层的顶层的第一布线层的区域中形成层间绝缘膜，在该区域中，电极焊盘和第一电路区域在电极焊盘的平面视图中相互重叠。 
根据本实用新型的一个实施方式，所述衬底还包括其中形成与所述第一电路元件相比更少易受应力影响的第二电路元件的第二电路区域，并且所述电极焊盘在所述电极焊盘的所述平面视图中与所述第一电路区域和所述第二电路区域重叠。 
根据本实用新型的一个实施方式，所述电极焊盘包括第一焊盘区域和其中施加比对所述第一焊盘区域施加的应力更大的应力的第二焊盘区域，并且在所述第一布线层的区域中形成层间绝缘膜，在所述区域中，所述第二焊盘区域和所述第一电路区域在所述电极焊盘的所述平面视图中相互重叠。 
根据本实用新型的一个实施方式，在所述第一布线层的区域的至少一部分中形成第一导体图案，在所述区域中，除了所述第二焊 盘区域之外的区域和所述第一电路区域在所述电极焊盘的所述平面视图中重叠。 
根据本实用新型的一个实施方式，在第二布线层中越过所述第一焊盘区域和所述第二焊盘区域形成第二导体图案，所述第二布线层是紧接于所述第一布线层下面的布线层，并且经过过孔连接所述第一导体图案和所述第二导体图案。 
根据本实用新型的一个实施方式，在所述电极焊盘的所述平面视图中，在所述第一电路区域的侧部上形成所述第一焊盘区域，并且在所述第二电路区域的侧部上形成所述第二焊盘区域。 
根据本实用新型的一个实施方式，向在所述电极焊盘的外围中的与所述第二焊盘区域对应的部分形成突出物。 
根据本实用新型的一个实施方式，所述第一焊盘区域的在与所述电极焊盘的纵向方向垂直的方向上的长度不同于所述第二焊盘区域的在与所述电极焊盘的所述纵向方向垂直的方向上的长度。 
根据本实用新型的一个实施方式，在内部电路区域中形成所述第一电路区域，并且在I／O电路区域中形成所述第二电路区域。 
根据本实用新型的一个实施方式，沿着所述半导体器件的周界设置所述I／O电路区域以包围所述内部电路区域。 
根据本实用新型的一个实施方式，在所述内部电路区域中形成的所述第一电路元件包括存储器电路和逻辑电路中的至少一个；并且在所述I／O电路区域中形成的所述第二电路元件包括输入缓冲器电路、输出缓冲器电路和电平移位器中的至少一个。 
根据本实用新型的一个实施方式，在所述电极焊盘的所述平面视图中在形成所述衬底的所述第一焊盘区域的区域中形成模拟电路。 
根据本实用新型的一个实施方式，所述模拟电路包括PLL电路和调节器电路中的至少一个。 
根据本实用新型的一个实施方式，在所述第一电路区域中形成的所述第一电路元件是功率开关电路。 
本实用新型的另一方面是一种用于半导体器件的制造方法，该方法包括在衬底的第一电路区域中形成第一电路元件、在衬底上形成多层布线层并且在多层布线层上形成电极焊盘。另外，在形成多层布线层时，在作为多个布线层的顶层的第一布线层的区域中形成层间绝缘膜，在该区域中，电极焊盘和第一电路区域在电极焊盘的平面视图中相互重叠。 
根据本实用新型的方面，有可能提供一种能够实现芯片尺寸减小的半导体器件及其制造方法。 
附图说明
上述和其它方面、优点以及特征将从结合附图进行的对某些实施例的下文描述中变得更清楚，在附图中： 
图1是示出根据第一实施例的半导体器件的例子的俯视图； 
图2是示出根据第一实施例的半导体器件的另一例子的俯视图； 
图3是示出图1中所示半导体器件的电极焊盘的外围的放大图； 
图4是根据第一实施例的半导体器件沿着图3中所示半导体器件的线IV-IV截取的横截面图； 
图5是用于说明比较性例子的横截面图； 
图6是根据第一实施例的半导体器件组件沿着图1中所示半导体器件的线VI-VI的横截面图； 
图7是用于说明比较性例子的横截面图； 
图8是示出在根据第二实施例的半导体器件中包括的电极焊盘的俯视图； 
图9是根据第二实施例的半导体器件的横截面图； 
图10是根据第二实施例的半导体器件的俯视图； 
图11是根据第二实施例的半导体器件的俯视图； 
图12是根据第二实施例的半导体器件的横截面图； 
图13是示出在根据第二实施例的半导体器件中包括的电极焊盘的例子的俯视图； 
图14是示出在根据第二实施例的半导体器件中包括的电极焊盘的另一例子的俯视图； 
图15是根据第三实施例的半导体器件的横截面图； 
图16是根据第三实施例的半导体器件的俯视图； 
图17是根据第三实施例的半导体器件的俯视图； 
图18是根据第四实施例的半导体器件的横截面图； 
图19是根据第四实施例的半导体器件的俯视图；以及 
图20是根据第四实施例的半导体器件的俯视图。 
具体实施方式
第一实施例 
图1是示出根据第一实施例的半导体器件的例子的俯视图。如图1中所示，根据这一实施例的半导体器件1包括在其中形成I／O电路的I／O电路区域2、在其中形成内部电路的内部电路区域3以及电极焊盘4、5和6。 
沿着半导体器件1的周界设置I／O电路区域2，并且在半导体器件1的中央中设置内部电路区域3。换而言之，以框形状设置I／O电路区域2以包围内部电路区域3。在内部电路区域3中形成的内部电路例如是存储器电路和逻辑电路。在I／O电路区域2中形成的I／O电路例如是电平移位器以及输入／输出电路，比如输入缓冲器电路和输出缓冲器电路。 
I／O电路可以例如由MOS(金属氧化物半导体)组成，该MOS包括具有对外部电压的某一程度的耐受电压的厚氧化物膜。另外，内部电路可以例如由MOS组成，该MOS具有比I／O电路的驱动电压更低的驱动电压驱动的相对薄的氧化物膜。然而上述例子仅为示例性的，并且I／O电路和内部电路未必通过MOS的驱动电压或者氧化物膜的厚度来区分。 
电极焊盘4和5在I／O电路区域2中交错。设置电极焊盘4和5中的一些电极焊盘以超过I／O电路区域2。例如跨I／O电路电路区域2和内部电路区域3设置电极焊盘5。电极焊盘4和5例如电气连接到在I／O电路区域2中设置的I／O电路。在内部电路区域3中设置电极焊盘6。电极焊盘6例如电气连接到在内部电路区域3中设置的内部电路。可以使用电极焊盘6作为用于支持向内部电路供应的功率的焊盘。 
使用凸点和接线键合将电极焊盘4、5和6连接到外部电极端子。可以使用包括Cu柱状凸点、Au凸点、焊接凸点和微凸点的凸点作为凸点。 
图2是根据这一实施例的半导体器件的另一例子的俯视图。也在图2中所示半导体器件1’中，设置I／O电路区域2以包围内部电路区域3。另外，在图2中所示半导体器件1’中，在I／O电路区域2中在一条线中设置电极焊盘9。此外，设置电极焊盘9中的一些电极焊盘超出I／O电路区域2。例如跨I／O电路区域2和内部电路区域3设置电极焊盘9。 
图3是示出图1中所示半导体器件4和5的外围的放大图。如图3中所示，可以通过在导体图案12(例如金属铝)的部分中创建开口来形成电极焊盘4。换而言之，除了导体图案12上电极焊盘4的部分之外在导体图案12上形成绝缘膜。在传导图案12的纵向端的突出部分中提供过孔13。电极焊盘4经过过孔13电气连接到在I／O电路区域2中形成的I／O电路。 
类似地，可以通过在导体图案11(例如金属铝)的部分中创建开口来形成电极焊盘5。换而言之，除了导体图案11上电极焊盘5的部分之外在导体图案11上形成绝缘膜。在导体图案11的纵向端的突出部分中提供过孔14。电极焊盘5经过过孔14电气连接到在I／O电路区域2中形成的I／O电路。跨I／O电路区域2和内部电路区域3设置电极焊盘5。 
图4是沿着图3中所示半导体器件1的线IV-IV截取的横截面 图。如图4中所示，半导体器件包括衬底20、接触层CL、布线层ML1至ML9、过孔层VL1至VL9和电极焊盘5。布线层ML1至ML9和过孔层VL1至VL9组成多层布线层。 
例如，p型硅单晶可以用于衬底20。例如，在这一衬底20的表面中形成槽形分离部分21。可以通过在衬底20的表面中形成的槽中嵌入绝缘膜(比如氧化硅)来形成分离部分21。在分离部分21包围的区域中形成电路元件22(第一电路元件)和电路元件23(第二电路元件)。在第一电路区域15中形成电路元件22。第一电路区域15是包括在内部电路区域3中的区域。另外，在第二电路区域16中形成电路元件23。第二电路区域16是包括在I／O电路区域2中的区域。电路元件23与电路元件22相比更少易受应力影响，并且在固定与焊盘的相对位置时对电路元件23施加应力时无特性问题的点中被评估。 
电路元件22和23例如是场效应晶体管(FET)。电路元件22和23具有在衬底20的表面上形成的用于源极和漏极的一对半导体区域、在该对半导体区域之间在衬底20的表面上形成的栅极绝缘膜和在栅极绝缘膜上形成的栅极电极。 
在衬底20的表面上形成接触层CL。接触层CL是用于将在衬底20的表面上形成的电路元件22和23连接到在布线层ML1中形成的导体图案26的层。接触层CL包括插塞24和层间绝缘膜25。可以通过在层间绝缘膜25中形成的通孔中嵌入传导构件来形成插塞24。例如钨可以用于形成插塞24的传导构件。另外，可以在插塞24与层间绝缘膜25之间形成势垒金属。例如，氮化钛(TiN)可以用于势垒金属。在布线层ML1中形成的导体图案26经过插塞24电气连接到电路元件22和23。 
布线层ML1包括导体图案26和层间绝缘膜27。可以通过在层间绝缘膜27中形成的槽中嵌入传导构件来形成导体图案26。例如，铜可以用于形成导体图案26的传导构件。另外，可以在导体图案26与层间绝缘膜27之间形成势垒金属。势垒金属具有用于抑制 传导构件中的铜的扩散的功能和用于提高在传导构件与绝缘膜之间的粘合性的功能。由在氮化钽(TaN)膜上形成的钽(Ta)膜组成的层叠膜可以用于势垒金属。此外，氮化钽膜与层间绝缘膜27接触，并且钽膜与传导构件接触。 
过孔层VL1是用于连接在布线层ML1中形成的导体图案与在布线层ML2中形成的导体图案的层。过孔层VL1包括过孔28和层间绝缘膜29。可以通过在层间绝缘膜29中形成的通孔中嵌入传导构件来形成过孔28。例如，钨可以用于形成过孔28的传导构件过孔。另外，可以在导体图案28与层间绝缘膜29之间形成势垒金属。例如，氮化钛(TiN)可以用于势垒金属。在布线层ML2中形成的导体图案经过过孔28连接到在布线层ML1中形成的导体图案。 
在根据这一实施例的半导体器件中，多个上述布线层ML1至ML9和上述过孔层VL1至VL9交替地层叠。在过孔层VL9上形成具有导体图案11的Al布线层，该导体图案包括电极焊盘5和功率供应线31，并且Al布线层除了在其中形成开口35(电极焊盘5)的部分之外由绝缘膜32覆盖。此外，功率供应线31和布线层ML9的导体图案经过在过孔层VL9中形成的过孔38相互电气连接。另外，导体图案11和布线层ML9的导体图案经过在过孔层VL9中形成的过孔39相互电气连接。 
这样的配置使电极焊盘5和电路元件23能够被电气连接。这还使功率供应线31和电路元件22能够被电气连接。例如，在根据这一实施例的半导体器件中，布线层ML1至ML7可以主要用作信号布线，并且布线层ML8和ML9可以主要用作功率供应布线。通过将与电路元件22和23靠近的布线层ML1至ML7主要用于信号布线以及将具有大的膜厚度和低电阻的布线层ML8和ML9主要用于功率供应布线，有可能向电路元件22和23高效供应功率。 
在根据这一实施例的半导体器件中，在多个布线层ML1至ML9之中的顶部布线层ML9(第一布线层)的区域36(即在其中电极焊盘5和第一电路区域15在电极焊盘5的平面视图中重叠的区域) 中形成层间绝缘膜30。换而言之，在根据这一实施例的半导体器件中，可以在布线层ML9的区域36中形成层间绝缘膜30，并且可以除了区域36之外在布线层ML9中形成导体图案或者层间绝缘膜。注意电极焊盘5的平面视图指示从电极焊盘5的主平面的法线方向观察电极焊盘5。 
通过在预部布线层ML9的区域36中形成层间绝缘膜30，有可能抑制由对电极焊盘5施加的应力所引起的电路元件22的特性的退化。具体而言，层间绝缘膜30作为应力减缓层。 
如在背景技术中说明的那样，在检查半导体器件的电气性质时，在使电极焊盘与检测设备的探针接触时，对电极焊盘施加大的应力。与探针接触所产生的应力可能损坏在半导体器件上形成的电路元件。出于这一原因，在电路元件的布局中需要约束，从而不应在电极焊盘下面设置电路元件。 
然而微制作技术的近来发展有助于减小电路元件的尺寸并且因此减小芯片尺寸。同时，半导体器件的电极焊盘的数目随着半导体器件的功能数目增加而增加。因而已经有电极焊盘占用的面积与芯片面积之比增加并且鉴于电极焊盘的位置而对电路元件的布局的约束阻止减小芯片尺寸这样的问题。 
也就是说，可以通过减小MOS器件的尺寸来减小芯片的尺寸，然而由于半导体器件的功能的数目增加电极焊盘的数目将不会减小。因此有必要通过减小电极焊盘的尺寸和节距来增加电极焊盘的密度。然而在需要昂贵检查设备和PKG衬底以实现电极焊盘的更高密度时，电极焊盘的密度的增加不能跟随MOS器件的尺寸的减小速度。因而，I／O电路区域的面积将相对于电极焊盘的尺寸更小，因此电极焊盘超过I／O电路区域。 
由于从检查设备的探针向电极焊盘施加的大应力，所以在电路元件的布局中需要约束，从而不应在电极焊盘下面设置电路元件。当电极焊盘超过I／O电路区域时，除了I／O电路区域之外这一约束还影响内部电路区域。也就是说，即使I／O电路区域的面积减小，仍然 不能在电极焊盘下面在内部电路区域中设置内部电路。出于这一原因，未实际上减小用作I／O电路区域的区域、由此造成阻止芯片尺寸减小的问题。 
图5是用于说明这一实施例的比较性例子的横截面图。图5中所示横截面图对应于图4中所示横截面图，并且与图4中相同的部件由200系列标号表示。在图5中所示比较性例子中，在布线层ML9中，在紧接于电极焊盘205下面的部分中形成导体图案230。以这一方式利用紧接于电极焊盘205下面在布线层ML9中提供的导体图案230，当使检查设备的探针与电极焊盘205接触时，对电极焊盘205施加的应力向下传输到布线层ML1至ML8、过孔层VL1至VL8和衬底220。 
由于电路元件223组成I／O电路，所以电路元件223相对地不易受应力影响。因而，可以将在其中形成电路元件223的第二区域216设置到用于在电极焊盘205的平面视图中与电极焊盘205重叠的位置。固定组成I／O电路的元件的与电极焊盘的相对位置，因此已经评估在对元件施加来自探测操作的应力时元件无特性问题。就这一点而言也无关于应力的顾虑。 
同时，由于电路元件222组成内部电路，所以电路元件2相对地易受应力影响。例如，由于组成内部电路的氧化物膜(栅极氧化物膜)比组成I／O电路的氧化物膜更薄，所以驱动电压低。因此，组成内部电路的晶体管的晶体管特性可能由于对晶体管施加的应力而波动。出于这一原因，必须设置在其中形成电路元件222的第一区域215在电极焊盘205的平面视图中不与电极焊盘205重叠。也就是说，在其中形成第一区域215的内部电路区域203必须在不与电极焊盘205重叠的位置。 
因此，当电极焊盘205超过I／O电路区域202时，不能在其中电极焊盘205超过的区域236中设置内部电路区域203。因而，不能在其中电极焊盘205超过的区域236中设置除了I／O电路之外的电路，由此使区域236成为停用空间。更具体而言，即使使用了减小 的I／O电路区域202的面积，仍然不能在其中电极焊盘205超过的区域236中设置除了I／O电路之外的电路，因此不能减小芯片尺寸。 
在根据这一实施例的半导体器件中，如图4中所示，在多个布线层ML1至ML9之中的顶部布线层ML9的区域36(即在其中电极焊盘5和第一电路区域15在电极焊盘5的平面视图中重叠的区域)中形成的层间绝缘膜30。通过在顶部布线层ML8的区域36中形成的层间绝缘膜30，有可能抑制在使检查设备的探针与电极焊盘5接触时对电极焊盘5施加的应力向下传输到布线层ML1至ML8、过孔层VL1至VL8和衬底20。因而，可以在其中电极5超过的区域36中设置除了I／O电路之外的电路(即内部电路区域3)以高效使用区域36，由此实现芯片尺寸减小。 
例如，可以在区域36中设置核心电路(逻辑电路)、SRAM(静态随机存取存储器)、功率开关等。注意虽然可以在区域36中设置模拟电路(比如PLL电路、调节器电路等)，但是由于模拟电路对晶体管特性尤其敏感，所以可优选在除了区域36中的内部电路区域3中设置模拟电路。 
接下来，说明在图1中所示内部电路区域3中形成的电极焊盘6。图6是沿着图1中所示半导体器件的线VI至VI截取的横截面图。如图6中所示，半导体器件包括衬底20、接触层CL、布线层ML1至ML9、过孔层VL1至VL9和电极焊盘6。布线层ML1至ML9和过孔层VL1至VL9组成多层布线层。 
例如，p型硅单晶可以用于衬底20。例如，在这一衬底20的表面中形成槽形分离部分41。可以通过在衬底20的表面中形成的槽中嵌入绝缘膜(比如氧化硅)来形成分离部分41。在分离部分41包围的区域中形成电路元件42和43。分别在第一电路区域17和18中形成电路元件42和43。第一电路区域17和18是包括在内部电路区域3(见图1)中的区域。也就是说，电路元件42和43组成内部电路。 
电路元件42和43例如是场效应晶体管(FET)。在衬底20 的表面上形成接触层CL。接触层CL是用于连接在衬底20上形成的电路元件42和43以及在布线层ML1中形成的导体图案46的层。也就是说，在布线层ML1中形成的导体图案46经过插塞44电气连接到电路元件42和43。接触层CL包括插塞44和层间绝缘膜45。注意接触层CL具有与图3中说明的接触层CL的配置相同的配置，因此这里将不重复说明。 
布线层ML1包括导体图案46和层间绝缘膜47。注意布线层ML1也具有与图4中说明的布线层ML相同的配置，因此这里将不重复说明。 
过孔层VL1是用于连接在布线层ML1中形成的导体图案和在布线层ML2中形成的导体图案的层。也就是说，在布线层ML2中形成的导体图案经过过孔48连接到在布线层ML1中形成的导体图案。过孔层VL1包括过孔48和层间绝缘膜49。注意过孔层VL也具有与图4中说明的过孔层VL相同的配置，因此这里将不重复说明。 
也在图6中所示半导体器件中，多个上述布线层ML1至ML9和过孔层VL1至VL9交替地层叠。在过孔层VL9上形成具有导体图案53的Al布线层，该图案包括电极焊盘6和功率供应线51，并且Al布线层除了其中形成开口54(电极焊盘6)的部分之外由绝缘膜52覆盖。此外，功率供应线51和布线层ML9的导体图案经过在过孔层VL9中形成的过孔58相互电气连接。另外，导体图案53和布线层ML9的导体图案经过在过孔层VL9中形成的过孔59相互电气连接。 
这样的配置实现在电极焊盘6与电路元件43之间的电气连接。这还使功率供应线51和电路元件42能够被电气连接。例如，在根据这一实施例的半导体器件中，布线层ML1至ML7可以主要用于信号布线，并且布线层ML8和ML9可以主要用于功率供应布线。通过将与电路元件42和43靠近的布线层ML1至ML7主要用于信号布线以及将具有大的膜厚度和低电阻的布线层ML8和ML9主要用于功率供应布线，有可能向电路元件42和43高效供应功率。 
在根据这一实施例的半导体器件中，在多个布线层ML1至ML9之中的顶部布线层ML9的区域55(即在其中电极焊盘6和第一电路区域17在电极焊盘6的平面视图中重叠的区域)中形成层间绝缘膜56。换而言之，在根据这一实施例的半导体器件中，可以在布线层ML9的区域55中形成层间绝缘膜56，可以除了区域55之外在布线层ML9中形成导体图案或者层间绝缘膜。 
通过在顶部布线层ML9的区域55中形成层间绝缘膜56，有可能抑制由对电极焊盘6施加的应力引起的电路元件42的特性退化。也就是说，层间绝缘膜56作为应力减缓层。 
形成到布线层ML9的与电极焊盘6重叠的所有部分的层间绝缘膜56允许更高效利用在电极焊盘6下面的空间。 
图7是用于说明根据这一实施例的比较性例子的横截面图。图7中所示横截面图对应于图6中所示横截面图，并且与图6中相同的部件由200系列标号表示。在图7中所示比较性例子中，在布线层ML9的紧接于电极焊盘206下面的部分中形成导体图案250。利用在布线层ML9中提供的紧接于电极焊盘206下面的导体图案250，当使检查设备的探针与电极焊盘206接触时，对电极焊盘206施加的应力向下传输到布线层ML1至ML8、过孔层VL1至VL8和衬底220。 
由于电路元件242和243组成内部电路，所以电路元件242和243相对地易受应力影响。因而，组成内部电路的晶体管的晶体管特性可能由于待施加的应力而波动。出于这一原因，有必要设置其中形成电路元件242和243的第一区域217和218以免在电极焊盘206的平面视图中与电极焊盘206重叠。换而言之，不能在其中设置电极焊盘206的区域256中设置组成内部电路的电路元件。出于这一原因，在其中设置电极焊盘206的区域256将是停用空间。 
在根据这一实施例的半导体器件中，在多个布线层ML1至ML9之中的顶部布线层ML9的区域55(即在其中电极焊盘6和第一电路区域17在电极焊盘6的平面视图中重叠的区域中)中形成层 间绝缘膜56。通过在顶部布线层ML9上的区域55中形成的层间绝缘膜56，有可能抑制在使检测设备的探针与电极焊盘6接触时对电极焊盘6施加的应力向下传输到布线层ML1至ML8、过孔层VL1至VL8和衬底20。因而，可以在其中设置电极焊盘6的区域54中设置组成内部电路的电路以高效使用区域54，由此实现芯片尺寸减小。 
例如，可以在区域55中设置核心电路(逻辑电路)、SRAM(静态随机存储器)、功率开关等。注意可以在区域55中设置模拟电路(比如PLL电路、调节器电路等)。然而模拟电路对晶体管特性尤其敏感。因此可优选在除了区域55之外的内部电路区域3中设置模拟电路。 
根据上文说明的这一实施例，有可能提供一种实现芯片尺寸减小的半导体器件和用于该半导体器件的制造方法。 
第二实施例 
接下来，说明第二实施例。在根据这一实施例的半导体器件中，在电极焊盘上提供探测区域和外部电极连接区域。其它配置与根据第一实施例的半导体器件相似，因此相同部件由相同标号表示，并且适当地这里将不重复说明。 
图8是示出在根据这一实施例的半导体器件中包括的电极焊盘的俯视图。如图8中所示，可以通过在导体图案11(例如金属铝)的部分中创建开口来形成电极焊盘70。换而言之，除了在导体图案11上的电极焊盘70的部分之外，在导体图案11上形成绝缘膜。在导体图案11的纵向端的突出部分中提供过孔14。 
另外，电极焊盘70包括外部电极连接区域71和探测区域72。使用凸点和接线键合将外部电极连接区域71连接到外部电极端子。另外，探测区域72是将与检查设备的探针接触的区域。探测区域72是将与检查设备的探针接触的区域，因此对探测区域72施加比对外部电极连接区域71施加的应力更大的应力。 
在图8中，虽然外部电极连接区域71的部分和探测区域72的 部分被形成为重叠，但是外部电极连接区域71和探测区域72可以不重叠。注意鉴于电极焊盘70的面积减小，可优选将外部电极连接区域71的部分和探测区域72的部分重叠。 
图9是根据这一实施例的半导体器件的横截面图。图9中所示横截面图对应于图4中所示横截面图，并且跨I／O电路区域2和内部电路区域3形成电极焊盘70。注意与图4的横截面图中相同的部件由相同标号表示。 
如图9中所示，半导体器件包括衬底20、接触层CL、布线层ML1至ML9、过孔层VL1至VL9和电极焊盘70。布线层ML1至ML9和过孔层VL1至VL9组成多层布线层。 
例如，p型硅单晶可以用于衬底20。例如，在这一衬底20的表面中形成槽形分离部分21。可以通过在衬底20的表面中形成的槽中嵌入绝缘膜(比如氧化硅)来形成分离部分21。在分离部分21包围的区域中形成电路元件22和23。在第一电路区域15中形成电路元件22。第一电路区域15是包括在内部电路区域3中的区域。另外，在第二电路区域16中形成电路元件23。第二电路区域16是包括在I／O电路区域2中的区域。 
电路元件22和23例如是场效应晶体管(FET)。在衬底20的表面上形成接触层CL。接触层CL是用于连接在衬底20的表面上形成的电路元件22和23与在布线层ML1中形成的导体图案26的层。也就是说，在布线层ML1中形成的导体图案26经由插塞24电气连接到电路元件22和23。接触层CL包括插塞24和层间绝缘膜25。注意接触层CL具有与图4中说明的接触层CL相同的配置，因此这里将不重复说明。 
布线层ML1包括导体图案26和层间绝缘膜27。注意布线层ML1也具有与图4中说明的布线层ML1相同的配置，因此这里将不重复说明。 
过孔层VL1是用于连接在布线层ML1中形成的导体图案与在布线层ML2中形成的导体图案的层。也就是说，在布线层ML2中 形成的导体图案经过过孔28连接到在布线层ML1中形成的导体图案。过孔层VL1包括过孔28和层间绝缘膜29。注意过孔层VL1也具有与图4中说明的过孔层VL1相同的配置，因此这里将不重复说明。 
也在图9中所示半导体器件中，多个上述布线层ML1至ML9和上述过孔层VL1至VL9被交替地层叠。在过孔层VL9上形成具有导体图案11的Al布线层，该导体图案包括电极焊盘70和功率供应线31，并且Al布线层除了在其中形成开口(电极焊盘70)的部分之外由绝缘膜32覆盖。此外，功率供应线31和布线层ML9的导体图案76经过在过孔层VL9中形成的过孔38相互电气连接。另外，导体图案11和布线层ML9的导体图案经过在过孔层VL9中形成的过孔39相互电气连接。 
这样的配置使电极焊盘6和电路元件43能够被电气连接。这还使功率供应线31和电路元件22能够被电气连接。例如，在根据这一实施例的半导体器件中，布线层ML1至ML7可以主要用于信号布线，并且布线层ML8和ML9可以主要用于功率供应布线。通过将与电路元件22和23靠近的布线层ML1至ML7主要用于信号布线以及将具有大的膜厚度和低电阻的布线层ML8和ML9主要用于功率供应布线，有可能向电路元件22和23高效供应功率。 
另外，在根据这一实施例的半导体器件中包括的电极焊盘70具有使用凸点或者接线键合被连接到外部电极端子的外部电极连接区域71和将与检查设备的探针接触的探测区域72。探测区域72是将与检查设备的探针接触的区域，因此对探测区域72施加比对外部电极连接区域71施加的应力更大的应力。 
在根据这一实施例的半导体器件中，在多个布线层ML1至ML9之中的顶部布线层ML9的区域73(即在其中电极焊盘70的探测区域72和第一电路区域15在电极焊盘70的平面视图中重叠的区域)中形成层间绝缘膜75。通过在顶部布线层ML9上的区域73中形成层间绝缘膜75，有可能抑制由对探测区域72施加的应力引起的 电路元件22的特性退化。也就是说，层间绝缘膜75作为应力减缓层。因而，可以在其中设置了电极焊盘6的区域73中设置除了I／O电路之外的电路(即内部电路区域3)以高效使用区域73，由此实现芯片尺寸减小。 
例如在图5中所示比较性例子中，在电极焊盘205下面仅能设置不易受应力影响的I／O电路，并且不能设置核心电路(逻辑电路)、SRAM、功率供应开关和模拟电路。另一方面，在根据这一实施例的半导体器件中的顶部布线层ML9的区域73中形成层间绝缘膜75。出于这一原因，可以在区域73中设置相对地易受应力影响的核心电路(逻辑电路)、SRAM和功率供应开关。注意在电极焊盘70的外部电极连接区域71中的未与探测区域73重叠的区域74是不易受探针的应力影响的区域。因此，在区域74中，除了核心电路(逻辑电路)、SRAM和功率供应开关之外还可以设置对晶体管特性敏感的模拟电路(比如PLL电路、调节器电路等)。 
在图9中所示半导体器件中，在区域74的布线层ML9中形成导体图案76(第一导体图案)，在该区域74中，除了探测区域72之外的区域和第一电路区域15重叠。另外，跨外部电极连接区域71和探测区域72形成布线层ML8的导体图案77(第二导体图案)。经过布线层ML9的导体图案76和布线层ML8的导体图案77向电路元件22供应从功率供应线31供应的功率。因此，可以通过提供布线层ML9的导体图案76直至探测区域72的端部来减小布线层ML8和ML9中的电阻。 
图10和图11是根据这一实施例的半导体器件的俯视图。图10和图11示出在其中形成电极焊盘的区域70、探测区域72、布线层ML9的导体图案76和布线层ML8的导体图案77之间的位置关系。在图1O和图11中未示出其它部件。图10示出在图1中所示半导体器件的左手侧上提供的电极焊盘的外围。另外，图11示出在图1中所示半导体器件的下部上提供的电极焊盘的外围。 
在半导体器件的I／O电路区域2中，设置功率供应主线(未示 出)，其与绕着半导体器件的侧部平行包围。然而，在内部电路区域3中，作为功率供应主线，在附图的竖直方向上提供布线层ML9的导体图案76，并且在内部电路区域3中在附图的水平方向上提供布线层ML8的导体图案77。此外，也在图10中所示电极焊盘附近的探测区域72中形成布线层ML8的导体图案77。另一方面，形成布线层ML9的导体图案76直至探测区域72的端部(即未在探测区域72中形成导体图案76)。另外，也在图11中所示电极焊盘附近的探测区域72中形成布线层ML8的导体图案77。同时，形成布线层ML9的导体图案76直至探测区域72的端部。 
在I／O电路区域2这一侧上形成电极焊盘70的探测区域72，并且在内部电路区域3这一侧上形成外部电极连接区域71。这减小探测区域72和内部电路区域3的重叠部分并且允许在内部电路区域3的端部附近提供布线层ML9的导体图案76。这样的配置实现布线层ML8和ML9的电阻减小。 
在图10中所示情况下，在附图的水平方向上形成布线层ML8的导体图案77。具体而言，在与I／O电路区域2的纵向方向垂直的方向(附图的垂直方向)上形成布线层ML8的导体图案77。因此，从许多导体图案77向在探测区域72下面设置的电路元件提供功率。另一方面，在图11中所示情况下，在与I／O电路区域2的水平方向平行的方向(附图的水平方向)上形成布线层ML8的导体图案77。因而，从更少导体图案77向在探测区域72下面设置的电路元件供应功率。因此，通过提供布线层ML9的导体图案76直至探测区域的端部，认为提高功率供应的优点在图11中所示情况比图10中所示情况下更有效。 
接下来，说明其中在内部电路区域中形成电极焊盘的情况。图12是根据这一实施例的半导体器件的横截面图。图12中所示横截面图对应于图6中所示横截面图，并且在内部电路区域3中形成电极焊盘80。注意与图6中所示横截面图相同的部件由相同标号表示。 
如图12中所示，半导体器件包括衬底20、接触层CL、布线 层ML1至ML9、过孔层VL1至VL9和电极焊盘80。布线层ML1至ML9和过孔层VL1至VL9组成多层布线层。 
例如，p型硅单晶可以用于衬底20。例如，在这一衬底20的表面中形成槽形分离部分41。可以通过在衬底20的表面中形成的槽中嵌入绝缘膜(比如氧化硅)来形成分离部分41。在分离部分41包围的区域中形成电路元件42和43。分别在第一电路区域17和18中形成电路元件42和43。第一电路区域17和18是包括在内部电路区域3(见图1)中的区域。也就是说，电路元件42和43组成内部电路。 
电路元件42和43例如是场效应晶体管(FET)。在衬底20的表面上形成接触层CL。接触层CL是用于连接在衬底20上形成的电路元件42和43以及在布线层ML1中形成的导体图案46的层。也就是说，在布线层ML1中形成的导体图案46经过插塞44电气连接到电路元件42和43。接触层CL包括插塞44和层间绝缘膜45。注意接触层CL具有与图6中说明的接触层CL的配置相同的配置，因此这里将不重复说明。 
布线层ML1包括导体图案46和层间绝缘膜47。注意接触层CL也具有与图6中说明的布线层ML相同的配置，因此这里将不重复说明。 
过孔层VL1是用于连接在布线层ML1中形成的导体图案和在布线层ML2中形成的导体图案的层。也就是说，在布线层ML2中形成的导体图案经过过孔48连接到在布线层ML1中形成的导体图案。过孔层VL1包括过孔48和层间绝缘膜49。注意过孔层VL也具有与图6中说明的过孔层VL相同的配置，因此这里将不重复说明。 
也在图12中所示半导体器件中，多个上述布线层ML1至ML9和过孔层VL1至VL9交替地层叠。在过孔层VL9上形成具有导体图案53的Al布线层，该图案包括电极焊盘6和功率供应线51，并且Al布线层除了在其中形成开口54(电极焊盘80)的部分之外由绝缘膜52覆盖。此外，功率供应线51和布线层ML9的导体图案经 过在过孔层VL9中形成的过孔58相互电气连接。另外，导体图案53和布线层ML9的导体图案经过在过孔层VL9中形成的过孔59相互电气连接。 
这样的配置实现在电极焊盘6与电路元件43之间的电气连接。这还使功率供应线51和电路元件42能够被电气连接。例如，在根据这一实施例的半导体器件中，布线层ML1至ML7可以主要用于信号布线，并且布线层ML8和ML9可以主要用于功率供应布线。通过将与电路元件42和43靠近的布线层ML1至ML7主要用于信号布线以及将具有大的膜厚度和低电阻的布线层ML8和ML9主要用于功率供应布线，有可能向电路元件42和43高效供应功率。 
另外，在根据这一实施例的半导体器件中包括的电极焊盘80具有将使用凸点或者接线键合来连接到外部电极端子的外部电极连接区域81和将与检查设备的探针接触的探测区域82。探测区域82是将与检查设备的探针接触的区域，因此对探测区域82施加比对外部电极连接区域81施加的应力更大的应力。 
在根据这一实施例的半导体器件中，在多个布线层ML1至ML9之中的顶部布线层ML9的区域83(即在其中电极焊盘80的探测区域82和第一电路区域17在电极焊盘80的平面视图中重叠的区域)中形成层间绝缘膜85。通过在顶部布线层ML9上的区域83中形成层间绝缘膜85，有可能抑制由对探测区域82施加的应力引起的电路元件42的特性退化。也就是说，层间绝缘膜85作为应力减缓层。另外，可以在电极焊盘80的探测区域83中设置内部电路以高效使用区域83，由此实现芯片尺寸减小。 
例如在图7中所示比较性例子中，不能在电极焊盘206下面设置核心电路(逻辑电路)、SRAM、功率供应开关和模拟电路。同时在根据这一实施例的半导体器件中，在顶部布线层ML9的区域83中形成层间绝缘膜85。因此，可以在区域83中形成相对地易受应力影响的核心电路(逻辑电路)、SRAM和功率供应开关。注意在电极焊盘80的外部电极连接区域81中的未与探测区域83重叠的区域 84不易受探针的应力影响。因此，在区域84中，除了核心电路(逻辑电路)、SRAM和功率供应开关之外还可以设置对晶体管特性敏感的模拟电路(比如PLL电路、调节器电路等)。 
形成到布线层ML9的与电极焊盘6重叠的所有部分的层间绝缘膜85允许更高效利用在电极焊盘80下面的空间。 
在图12中所示半导体器件中，在布线层ML9的区域84中形成导体图案，在该区域中，除了探测区域82之外的区域和第一电路区域17重叠。另外，跨外部电极连接区域81和探测区域82形成布线层ML8的导体图案87。经过作为功率供应布线的布线层ML8和ML9向电路元件42供应从功率供应线51供应的功率。因此，直至探测区域82的端部而形成的布线层ML9的导体图案86实现布线层ML8和ML9的电阻减小。 
图13是示出在根据这一实施例的半导体器件中包括的电极焊盘的例子的俯视图。如图13中所示，可以通过在导体图案11(例如金属铝)的部分中创建开口来形成电极焊盘70。换而言之，除了在导体图案11上电极焊盘70的部分之外，在导体图案11上形成绝缘膜。在导体图案11的纵向端的突出部分中提供过孔14。 
电极焊盘70包括外部电极连接区域71和探测区域72。在电极焊盘70周围的与探测区域72对应的部分中形成突出物91和92。也就是说，在电极焊盘70的纵向方向上向平行的侧部形成突出部91和92。在与探测区域72的在外部电极连接区域72这一侧上的端部对应的位置形成突出物91，并且在与探测区域72的中心部分对应的位置形成突出物92。向电极焊盘70提供的突出物91和92限定探测区域72在电极焊盘70上的位置并且还允许检查设备的探针与电极焊盘70的探测区域72精确接触。 
注意虽然图13中所示电极焊盘70在探测区域72的两侧上包括共计四个突出物91和92，但是可以仅在探测区域72的一侧上提供突出物91和92。在这样的情况下，提供共计两个突出物91和92。 
另外，如图14中所示，电极焊盘70在探测区域72中的宽度 93(在与电极焊盘70的纵向方向垂直的方向上的长度)可以比电极焊盘70在外部电极连接区域71中的宽度94短。以这一方式利用电极焊盘70在外部电极连接区域71和探测区域72中的不同宽度，可以容易识别探测区域72的位置。注意在这一实施例中，电极焊盘70在探测区域72中的宽度93可以比在电极焊盘70的外部电极连接区域71中的宽度94长。 
根据上文说明的这一实施例，有可能提供一种实现芯片尺寸减小的半导体器件和用于该半导体器件的制造方法。 
这一实施例说明作为例子的如下情况，在该情况下，在电极焊盘下面的除了探测区域之外的区域中设置功率供应布线，并且在电极焊盘下面的包括探测区域的区域中设置内部电路。作为内部电路，不仅可以形成包括逻辑电路和SRAM的有源元件而且可以形成无源元件，比如去耦电容。另外，布线层ML9和ML8不仅可以用作功率供应布线而且可以用作信号布线区域。此外，可以在布线层ML1至ML9中形成使用金属的有源元件，或者布线层ML1至ML9可以是用于MOM(金属-氧化物-金属)电容或者电感的区域。 
第三实施例 
接下来，说明第三实施例。根据这一实施例的半导体器件与第二实施例不同在于仅在多个布线层之中的一层上形成功率供应布线这一点。其它配置与根据第二实施例的半导体器件相同，因此相同部件由相同标号表示，并且适当的这里将不重复说明。 
图15是根据这一实施例的半导体器件的横截面图。图15中所示横截面图对应于图9中所示横截面图，并且跨I／O电路区域2和内部电路区域3形成电极焊盘110。注意与图9的横截面图中相同的部件由其中的相同的标号表示。 
如图15中所示，半导体器件包括衬底20、接触层CL、布线层ML1至ML8、过孔层VL1至VL8和电极焊盘110。布线层ML1至ML9和过孔层VL1至VL9组成多层布线层。 
例如，p型硅单晶可以用于衬底20。例如，在这一衬底20的 表面中形成槽形分离部分21。可以通过在衬底20的表面中形成的槽中嵌入绝缘膜(比如氧化硅)来形成分离部分21。在分离部分21包围的区域中形成电路元件22和23。在第一电路区域15中形成电路元件22。第一电路区域15是在包括内部电路区域3中的区域。另外，在第二电路区域16中形成电路元件23。第二电路区域16是包括在I／O电路区域2中的区域。 
电路元件22和23例如是场效应晶体管(FET)。在衬底20的表面上形成接触层CL。接触层CL是用于连接在衬底20的表面上形成的电路元件22和23以及在布线层ML1中形成的导体图案26的层。也就是说，在布线层ML1中形成的导体图案26经过插塞24电气连接到电路元件22和23。接触层CL包括插塞24和层间绝缘膜25。注意接触层CL具有与图9中说明的接触层CL相同的配置，因此这里将不重复说明。 
布线层ML1包括导体图案26和层间绝缘膜27。注意布线层ML也具有与图9中说明的布线层ML相同的配置，因此这里将不重复说明。 
过孔层VL1是用于连接在布线层ML1中形成的导体图案与在布线层ML2中形成的导体图案的层。也就是说，在布线层ML2中形成的导体图案经过过孔28连接到在布线层ML1中形成的导体图案。过孔层VL1包括过孔28和层间绝缘膜29。注意过孔层VL1也具有与图9中说明的过孔层VL1相同的配置，因此这里将不重复说明。 
也在图15中所示半导体器件中，多个上述布线层ML1至ML9和过孔层VL1至VL9交替地层叠。在过孔层VL8上形成具有导体图案11的Al布线层，该导体图案包括电极焊盘110和功率供应线31，并且Al布线层除了在其中形成开口(电极焊盘110)的部分之外由绝缘膜32覆盖。此外，功率供应线31和布线层ML8的导体图案116经过在过孔层VL8中形成的过孔38相互电气连接。另外，导体图案11和布线层ML8的导体图案经过在过孔层VL8中形成的过 孔39相互电气连接。 
这样的配置实现在电极焊盘110和电路元件33之间的电气连接。这还使功率供应线31和电路元件22能够被电气连接。例如在根据这一实施例的半导体器件中，布线层ML1至ML7可以主要用于信号布线，并且布线层ML8可以主要用于功率供应布线。通过将与电路元件22和23靠近的布线层ML1至ML7主要用于信号布线以及将具有大的膜厚度和低电阻的布线层ML主要用于功率供应布线，有可能向电路元件22和23高效供应功率。 
另外，在根据这一实施例的半导体器件中包括的电极焊盘110具有使用凸点或者接线键合被连接到外部电极端子的外部电极连接区域111和将与检查设备的探针接触的探测区域112。探测区域112是将与检查设备的探针接触的区域，因此对探测区域112施加比对外部电极连接区域111施加的应力更大的应力。 
在根据这一实施例的半导体器件中，在多个布线层ML1至ML8之中的顶部布线层ML8的区域113(即在其中电极焊盘110的探测区域112和第一电路区域15在电极焊盘110的平面视图中重叠的区域)中形成层间绝缘膜115。通过在顶部布线层ML8上的区域113中形成层间绝缘膜115，有可能抑制由对探测区域112施加的应力引起的电路元件22的特性退化。也就是说，层间绝缘膜115作为应力减缓层。因而，可以在电极焊盘110的探测区域113中设置除了I／O电路(即内部电路区域3)之外的电路以高效使用区域113，由此实现芯片尺寸减小。 
图16和17是示出根据这一实施例的半导体器件的俯视图。图16和图17示出在其中形成电极焊盘的区域110、探测区域112和布线层ML8的导体图案116之间的位置关系，并且未示出其它部件。图16示出在图1中所示半导体器件的左手侧上提供的电极焊盘的外围。另外，图17示出在图1中所示半导体器件的下部上提供的电极焊盘的外围。 
在半导体器件的I／O电路区域2中，设置功率供应主线(未示 出)，其与绕着半导体器件的侧部平行包围。然而，在内部电路区域3中，作为功率供应主线，在内部电路区域3中，在附图的水平方向上形成布线层ML8的导体图案116作为功率供应主线。此外，在图16中所示电极焊盘附近的、直止探测区域112的端部中形成布线层ML8的导体图案116。另外，在图17中所示电极焊盘附近的外围中形成布线层ML8的导体图案116直至探测区域112的端部。 
通过在I／O电路区域2这一侧上形成电极焊盘110的探测区域112并且在内部电路区域3这一侧上形成外部电极连接区域111，有可能减小在其中探测区域112和内部电路区域3重叠的部分并且由此使布线层ML8的导体图案116能够被设置于内部电路区域3的端部附近。因此，即使在仅顶部布线层ML8用作功率供应布线时仍然可以向在电极焊盘110下面设置的电路元件22供应充足的功率。 
注意这一实施例说明在其中跨I／O电路区域和内部电路区域3形成电极焊盘的情况，然而这一实施例可以用相似方式应用于在其中在内部电路区域中形成电极焊盘的情况(即在图1中的电极焊盘6的情况下)。 
第四实施例 
接下来，说明第四实施例。根据这一实施例的半导体器件包括功率开关电路，该功率开关电路作为在第三实施例中说明的半导体器件中包括的电路元件。注意与第三示例实施例中相同的部件由在其中的相同标号表示，并且适当的将不重复说明。 
图18是根据这一实施例的半导体器件的横截面图。图15中所示横截面图对应于图18中所示横截面图，并且跨I／O电路区域2和内部电路区域3形成电极焊盘110。 
如图18中所示，半导体器件具有衬底20、接触层CL、布线层ML1至ML8、过孔层VL1至VL8和电极焊盘110。布线层ML1至ML8和过孔层VL1至VL8组成多层布线层。 
例如，p型硅单晶可以用于衬底20。例如，在这一衬底20的表面中形成槽形分离部分21。可以通过在衬底20的表面中形成的槽 中嵌入绝缘膜(比如氧化硅)来形成分离部分21。在分离部分21包围的区域中形成功率开关电路(例如NMOS晶体管)121和电路元件23。在第一电路区域15中形成功率开关电路121。第一电路区域15是包括在内部电路区域3中的区域。另外，在第二电路区域16中形成电路元件23。第二电路区域16是包括在I／O电路区域2中的区域。 
在衬底20的表面上形成接触层CL。接触层CL是用于连接在衬底20的表面上形成的功率开关电路121和电路元件23以及在布线层ML1中形成的导体图案26的层。也就是说，在布线层ML1中形成的导体图案26经过插塞24电气连接到功率开关电路121和电路元件23。接触层LC包括插塞24和层间绝缘膜25。注意接触层CL具有与图15中说明的接触层CL相同的配置，因此这里将不重复说明。 
布线层ML1包括导体图案26和层间绝缘膜27。注意布线层ML也具有与图15中说明的布线层ML相同的配置，因此这里将不重复说明。 
过孔层VL1是用于连接在布线层ML1中形成的导体图案与在布线层ML2中形成的导体图案的层。也就是说，在布线层ML2中形成的导体图案经过过孔28连接到在布线层ML1中形成的导体图案。过孔层VL1包括过孔28和层间绝缘膜29。注意过孔层VL也具有与图15中说明的过孔层VL相同的配置，因此这里将不重复说明。 
也在图18中所示半导体器件中，多个上述布线层ML1至ML8和过孔层VL1至VL8交替地层叠。在过孔层VL8上形成具有导体图案11的Al布线层，该导体图案包括电极焊盘110和功率供应线(VSS)122，并且Al布线层除了在其中形成开口(电极焊盘110)的部分之外由绝缘膜32覆盖。此外，功率供应线122和布线层ML8的导体图案127经过在过孔层VL8中形成的过孔138相互电气连接。另外，导体图案11和布线层ML8的导体图案经过在过孔层VL8中 形成的过孔39相互电气连接。 
这样的配置实现在电极焊盘110和电路元件23之间的电气连接。这还使功率供应线(VSS)122和功率开关电路121能够被电气连接。 
另外，在根据这一实施例的半导体器件中包括的电极焊盘110包括使用凸点或者接线键合被连接到外部电极端子的外部电极连接区域111和将与检查设备的探针接触的探测区域112。探测区域112是将与检查设备的探针接触的区域，因此对探测区域112施加比对外部电极连接区域111施加的应力更大的应力。 
在根据这一实施例的半导体器件中，在多个布线层ML1至ML8之中的顶部布线层ML8的区域113(即在其中电极焊盘110的探测区域112和第一电路区域15在电极焊盘110的平面视图中重叠的区域)中形成层间绝缘膜115。通过在顶部布线层ML8上的区域113中形成层间绝缘膜115，有可能抑制由对探测区域112施加的应力引起的功率开关电路121的特性退化。也就是说，层间绝缘膜115作为应力减缓层。因而，可以在电极焊盘110的探测区域113中设置除了I／O电路(即内部电路区域3)之外的电路以高效使用区域113，由此实现芯片尺寸减小。 
另外，在根据这一实施例的半导体器件中，功率开关电路121用来开关在接地侧功率供应线(VSS)122与布线层ML7的功率供应节点VSSM(133和134)之间的连接。布线层ML7的功率供应节点VSSM(133和134)连接到布线层ML8的VSSM功率供应主线(后文说明细节)。布线层ML8的VSSM功率供应主线连接到内部电路区域3的每个电路元件。虽然在这一例子中说明使用接地侧NMOS开关的配置，但是用于阻塞功率侧的开关和PMOS开关可以实现相同优点。 
也就是说，功率供应线(VSS)122经过过孔138、布线层ML8的导体图案127、过孔129和130、布线层ML7的导体图案131和132、布线层ML1至ML6、过孔层VL1至VL6以及接触层CL连接 到功率开关电路121。另外，功率开关电路121经过接触层CL、布线层ML1至ML6和过孔层VL1至VL6连接到布线层ML7的导体图案133和134。 
图19和20是根据这一实施例的半导体器件的俯视图。图19和20示出在其中形成电极焊盘的区域110、探测区域112、布线层ML8的导体图案126、127和128之间的位置关系，并且未示出其它部件。另外，图20是示出图19中所示导体图案126、127和128的外围的放大图。图20图示在其中形成电极焊盘的区域110、探测区域112、布线层ML8的导体图案126、127和128以及布线层ML7的导体图案131、132、133和134之间的位置关系，并且未示出其它部件。布线层ML8的导体图案126是VDD功率供应主线，导体图案127是VSS功率供应主线，并且导体图案128是VSSM功率供应主线。 
如图19中所示，在附图的水平方向上在内部电路区域3中形成布线层ML8的导体图案126(VDD功率供应主线)、导体图案127(VSS功率供应主线)和导体图案128(VSSM功率供应主线)。此外，布线层ML8的导体图案126、127和128被形成为不与探测区域112重叠。另外，在电极焊盘110下面形成功率开关电路121。 
如图20中所示，功率供应线(VSS)122经过过孔138连接到布线层ML8的导体图案127(VSS功率供应主线)。布线层ML8的导体图案127(VSS功率供应主线)经过过孔129和130连接到布线层ML7的导体图案131和132。另外，如图18中所示，布线层ML7的导体图案131和132经过布线层ML1至ML6、过孔层VL1至VL6和接触层CL连接到功率开关电路121。功率开关电路121经过接触层CL、布线层ML1至ML6和过孔层VL1至VL6连接到布线层ML7的导体图案133和134。另外，如图20中所示，布线层ML7的导体图案133和134经过过孔136连接到布线层ML8的导体图案128(VSSM功率供应主线)。 
除了电极焊盘110的探测区域112之外的区域114是其中对电 极焊盘110施加低应力的区域。然而当装配半导体器件时，由于对电极焊盘110的外部电极连接区域111施加的某些应力而可优选在外部电极连接区域111下面设置对应力敏感的电路元件。 
在根据这一实施例的半导体器件中，在外部电极连接区域111下面设置相对地不易受应力影响的功率开关电路。具体而言，在功率开关电路的情况下，仅需理解应力仅对NMOS晶体管的影响、由此减小对电极焊盘110施加的应力对电路元件的影响。 
本领域普通技术人员可以如希望的那样组合第一至第四实施例。 
尽管已经在若干实施例方面描述本实用新型，但是本领域技术人员将认识，可以在所附权利要求的精神实质和范围内用各种修改实现本实用新型，并且本实用新型不限于上文描述的例子。 
另外，权利要求的范围不受上文描述的实施例限制。 
另外，注意申请人的意图是即使以后在实施期间有修改，仍然涵盖所有权利要求要素的等效要素。 

Claims (14)

1.一种半导体器件，其特征在于，包括：
包括第一电路区域的衬底，在所述第一电路区域中形成第一电路元件；
在所述衬底上形成的并且由层叠的多个布线层和多个过孔层组成的多层布线层；以及
在所述多层布线层上形成的电极焊盘，其中，
在作为所述多个布线层的顶层的第一布线层的区域中形成层间绝缘膜，在所述区域中，所述电极焊盘和所述第一电路区域在所述电极焊盘的平面视图中相互重叠。
2.根据权利要求1所述的半导体器件，其特征在于，
所述衬底还包括其中形成与所述第一电路元件相比更少易受应力影响的第二电路元件的第二电路区域，并且
所述电极焊盘在所述电极焊盘的所述平面视图中与所述第一电路区域和所述第二电路区域重叠。
3.根据权利要求1所述的半导体器件，其特征在于，
所述电极焊盘包括第一焊盘区域和其中施加比对所述第一焊盘区域施加的应力更大的应力的第二焊盘区域，并且
在所述第一布线层的区域中形成层间绝缘膜，在所述区域中，所述第二焊盘区域和所述第一电路区域在所述电极焊盘的所述平面视图中相互重叠。
4.根据权利要求3所述的半导体器件，其特征在于，在所述第一布线层的区域的至少一部分中形成第一导体图案，在所述区域中，除了所述第二焊盘区域之外的区域和所述第一电路区域在所述电极焊盘的所述平面视图中重叠。
5.根据权利要求4所述的半导体器件，其特征在于，
在第二布线层中越过所述第一焊盘区域和所述第二焊盘区域形成第二导体图案，所述第二布线层是紧接于所述第一布线层下面的布线层，并且
经过过孔连接所述第一导体图案和所述第二导体图案。
6.根据权利要求3所述的半导体器件，其特征在于，
在所述电极焊盘的所述平面视图中，在所述第一电路区域的侧部上形成所述第一焊盘区域，并且在所述第二电路区域的侧部上形成所述第二焊盘区域。
7.根据权利要求3所述的半导体器件，其特征在于，向在所述电极焊盘的外围中的与所述第二焊盘区域对应的部分形成突出物。
8.根据权利要求3所述的半导体器件，其特征在于，所述第一焊盘区域的在与所述电极焊盘的纵向方向垂直的方向上的长度不同于所述第二焊盘区域的在与所述电极焊盘的所述纵向方向垂直的方向上的长度。
9.根据权利要求2所述的半导体器件，其特征在于，在内部电路区域中形成所述第一电路区域，并且在I/O电路区域中形成所述第二电路区域。
10.根据权利要求9所述的半导体器件，其特征在于，沿着所述半导体器件的周界设置所述I/O电路区域以包围所述内部电路区域。
11.根据权利要求9所述的半导体器件，其特征在于，
在所述内部电路区域中形成的所述第一电路元件包括存储器电路和逻辑电路中的至少一个；并且
在所述I/O电路区域中形成的所述第二电路元件包括输入缓冲器电路、输出缓冲器电路和电平移位器中的至少一个。
12.根据权利要求3所述的半导体器件，其特征在于，在所述电极焊盘的所述平面视图中在形成所述衬底的所述第一焊盘区域的区域中形成模拟电路。
13.根据权利要求12所述的半导体器件，其特征在于，所述模拟电路包括PLL电路和调节器电路中的至少一个。
14.根据权利要求3所述的半导体器件，其特征在于，在所述第一电路区域中形成的所述第一电路元件是功率开关电路。
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