JP6190295B2 - 半導体チップ、および半導体パッケージ - Google Patents

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Description

半導体チップ、および半導体パッケージに関する。
例えば、半導体パッケージにおいて、差動信号を半導体チップのＩＯセル領域上に配置されたパッド電極に入出力させる場合、反転信号と非反転信号がＩＯセル領域上の異なるパッド電極に入出力されるようにする必要がある。
半導体チップから差動信号対のパッド電極を、半導体パッケージ基板へボンディングワイヤーで接続しようとした場合、半導体チップのパッド電極からパッケージボールまでの配線の距離が反転信号と非反転信号間で非対称となり、差動信号の差動特性が劣化し得る。
特開２０１３−１３１６１９
差動信号の差動特性を向上することが可能な半導体チップ、および半導体パッケージを提供する。
実施形態に従った半導体パッケージは、ベース基板を備える。半導体パッケージは、前記ベース基板上に積載された半導体チップを備える。
前記半導体チップは、中央部に配置され、内部回路が設けられたコア領域を備える。半導体チップは、前記コア領域の周辺に、前記半導体チップの辺に沿って一列に配置され、差動増幅回路が設けられた複数のＩＯセル領域を備える。半導体チップは、前記差動増幅回路の非反転端子に電気的に接続され、前記ＩＯセル領域の上方に配置された非反転用パッド電極を備える。半導体チップは、前記差動増幅回路の反転端子に接続され、前記ＩＯセル領域の上方に配置された反転用パッド電極を備える。
前記非反転用パッド電極及び前記反転用パッド電極の組は、前記半導体チップの前記辺に沿って２列に配置されている。
図１は、第１の実施形態に係る半導体パッケージ１００の構成の一例を示す上面図である。 図２は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の一例を示す上面図である。 図３は、図２に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。 図４は、図３に示す第１の差動増幅回路Ａ１の回路構成の一例を示す回路図である。 図５は、図２のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。 図６は、図５の第１の列Ｙ１に沿った線で切った領域の断面図である。 図７は、図５の第２の列Ｙ２に沿った線で切った領域の断面図である。 図８は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の他の例の上面図である。 図９は、図８に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。 図１０は、図８のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。 図１１は、図１０の第２の列Ｙ２に沿った線で切った領域の断面図である。
以下、実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係る半導体パッケージ１００の構成の一例を示す上面図である。また、図２は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の一例を示す上面図である。また、図３は、図２に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。
なお、図１において、封止樹脂、パッド電極、ボンディングワイヤ、ボンディングフィンガーは、省略されている。
図１に示すように、半導体パッケージ１００は、半導体チップ１と、ベース基板２と、を備える。
ベース基板２は、例えば、絶縁性の材料で構成され、その上面において、半導体チップ１を積載可能になっている。なお、このベース基板２上で、半導体チップ１が封止樹脂（図示せず）により、封止されている。また、このベース基板２の下面には、半導体パッケージ１００の外部端子として機能するはんだボール（図示せず）が配置されている。
このはんだボールは、ベース基板２内に設けられた内部配線や、ベース基板２の表面に設けられた基板配線等により、後述のボンディングフィンガー（図示せず）に電気的に接続されている。
また、半導体チップ１は、ベース基板２上の中央部に積載されている。この半導体チップ１は、例えば、樹脂等によりベース基板２に接着されている。
この半導体チップ１は、例えば、図１、図２に示すように、コア領域１ｘと、複数のＩＯセル領域（第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３）と、非反転用パッド電極（第１ないし第３の非反転用パッド電極Ｐ１、Ｐ２、Ｐ３）と、反転用パッド電極（第１ないし第３の反転用パッド電極Ｎ１、Ｎ２、Ｎ３）と、を備える。 コア領域１ｘは、半導体チップ１の中央部に配置され、内部回路が設けられている（図１）。
また、複数のＩＯセル領域（第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３）は、コア領域１ｘの周辺に、半導体チップ１の辺１ａに沿って一列に配置されている（図１、図２）。
例えば、図２に示すように、第２のＩＯセル領域ＩＯ２は、境界Ｚ１を介して、第１のＩＯセル領域ＩＯ１に隣接している。
また、第３のＩＯセル領域ＩＯ３は、境界Ｚ２を介して、第２のＩＯセル領域ＩＯ２に隣接している。
また、後述のように、複数のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３は、それぞれ差動増幅回路が設けられている（図３）。なお、複数のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３は、差動増幅回路を含めて類似した回路構成を有する。ここでいう類似性とは各ＩＯセル領域が配線層を除き、同一の回路構成を持つ特徴を指す。
ここで、図２に示すように、ベース基板２上には、複数のボンディングフィンガー（第１ないし第６のフィンガーＰ１ｘ、Ｎ１ｘ、Ｐ２ｘ、Ｎ２ｘ、Ｐ３ｘ、Ｎ３ｘ）が設けられている。この複数のボンディングフィンガーは、金属で形成された電極である。この複数のボンディングフィンガーは、ベース基板２上に、半導体チップ１の搭載領域を取り囲むように、配置されている。
特に、第１のフィンガーＰ１ｘ、第２のフィンガーＮ１ｘ、第５のフィンガーＰ３ｘ、及び第６のフィンガーＮ３ｘは、半導体チップ１の辺１ａに沿ってベース基板２上に一列に（列Ｇ１上に）配置されている。
また、第３のフィンガーＰ２ｘ及び第４のフィンガーＮ２ｘは、半導体チップ１の辺１ａに沿ってベース基板２上に一列（列Ｇ１と異なる列Ｇ２上）に配置されている。
なお、図２に示すように、列Ｇ１は、列Ｇ２よりも半導体チップ１の辺１ａの近くに位置する。
また、図２に示すように、非反転用パッド電極と反転用パッド電極の組（第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１の第１の組、第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２の第２の組、第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３の第３の組）は、半導体チップ１の辺１ａに沿って２列（Ｙ１、Ｙ２）に配置されている。
特に、第１の組の第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。そして、第２の組の第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２は、上記２列のうち半導体チップ１の中央側の第２の列Ｙ２に位置する。そして、第３の組の第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。
また、第１の反転用パッド電極Ｎ１と第２の非反転用パッド電極Ｐ２とは、半導体チップ１の辺１ａに垂直な方向に列んで配置されている。特に、第１の反転用パッド電極Ｎ１と第２の非反転用パッド電極Ｐ２とは、第１のＩＯセル領域ＩＯ１と第２のＩＯセル領域ＩＯ２との境界Ｚ１上に配置されている。
また、第２の反転用パッド電極Ｎ２と第３の非反転用パッド電極Ｐ３とは、半導体チップ１の辺１ａに垂直な方向に列んで配置されている。特に、第２の反転用パッド電極Ｎ２と第３の非反転用パッド電極Ｐ３とは、第２のＩＯセル領域ＩＯ２と第３のＩＯセル領域ＩＯ３との境界Ｚ２上に配置されている。
また、図２に示すように、半導体パッケージ１００は、複数のボンディングワイヤ（第１ないし第６のワイヤＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６）を備える。
第１のワイヤＷ１は、第１の組の第１の非反転用パッド電極Ｐ１と、ベース基板２上に設けられた第１のフィンガーＰ１ｘとを電気的に接続する。
第２のワイヤＷ２は、第１の組の第１の反転用パッド電極Ｎ１と、ベース基板２上に設けられた第２のフィンガーＮ１ｘとを電気的に接続する。
なお、第１のワイヤＷ１の長さは、第２のワイヤＷ２の長さと等しくなるように設定されている。すなわち、第１の非反転用パッド電極Ｐ１と第１のフィンガーＰ１ｘとの間の配線長と、第１の反転用パッド電極Ｎ１と第２のフィンガーＮ１ｘとの間の配線長が等しくなっている。
また、第３のワイヤＷ３は、第２の組の第２の非反転用パッド電極Ｐ２と、ベース基板２上に設けられた第３のフィンガーＰ２ｘとを電気的に接続する。
第４のワイヤＷ４は、第２の組の第２の反転用パッド電極Ｎ２と、ベース基板２上に設けられた第４のフィンガーＮ２ｘとを電気的に接続する。
なお、第３のワイヤＷ３の長さは、第４のワイヤＷ４の長さと等しくなるように設定されている。すなわち、第２の非反転用パッド電極Ｐ２と第３のフィンガーＰ２ｘとの間の配線長と、第２の反転用パッド電極Ｎ２と第４のフィンガーＮ２ｘとの間の配線長が等しくなっている。
また、第５のワイヤＷ５は、第３の組の第３の非反転用パッド電極Ｐ３と、ベース基板２上に設けられた第５のフィンガーＰ３ｘとを電気的に接続する。
第６のワイヤＷ６は、第３の組の第３の反転用パッド電極Ｎ３と、ベース基板２上に設けられた第６のフィンガーＮ３ｘとを電気的に接続する。
なお、第５のワイヤＷ５の長さは、第６のワイヤＷ６の長さと等しくなるように設定されている。すなわち、第３の非反転用パッド電極Ｐ３と第５のフィンガーＰ３ｘとの間の配線長と、第３の反転用パッド電極Ｎ３と第６のフィンガーＮ３ｘとの間の配線長が等しくなっている。
以上のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離が対称となっている。
また、図３に示すように、第１のＩＯセル領域ＩＯ１には、第１の差動増幅回路Ａ１が設けられている。また、第１のＩＯセル領域ＩＯ１に隣接する第２のＩＯセル領域ＩＯ２には、第２の差動増幅回路Ａ２が設けられている。第２のＩＯセル領域ＩＯ２に隣接する第３のＩＯセル領域ＩＯ３には、第３の差動増幅回路Ａ３が設けられている。
そして、第１の反転用パッド電極Ｎ１は、第１のＩＯセル領域ＩＯ１に設けられた第１の差動増幅回路Ａ１の反転出力端子（反転端子）に、電気的に接続されている。
また、第１の非反転用パッド電極Ｐ１は、第１のＩＯセル領域ＩＯ１に設けられた第１の差動増幅回路Ａ１の非反転出力端子（非反転端子）に、電気的に接続されている。
そして、第２の反転用パッド電極Ｎ２は、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の反転出力端子（反転端子）に、電気的に接続されている。
また、第２の非反転用パッド電極Ｐ２は、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の非反転出力端子（非反転端子）に、電気的に接続されている。
そして、第３の反転用パッド電極Ｎ３は、第３のＩＯセル領域ＩＯ３に設けられた第３の差動増幅回路Ａ３の反転出力端子（反転端子）に、電気的に接続されている。
また、第３の非反転用パッド電極Ｐ３は、第３のＩＯセル領域ＩＯ３に設けられた第３の差動増幅回路Ａ３の非反転出力端子（非反転端子）に、電気的に接続されている。
このように、反転用パッド電極および非反転用パッド電極には、差動増幅回路が出力した差動信号が供給されるようになっている。そして、既述のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離が対称となっている。したがって、各差動増幅回路の差動信号の差動特性を向上することができる。
なお、上述のように、図３の例では、差動増幅回路が差動出力する回路構成の一例について記載している。しかし、差動増幅回路が差動入力する回路構成であってもよい。この場合、差動増幅回路の反転入力端子（反転端子）が、反転用パッド電極に接続され、非反転入力端子（非反転端子）が、非反転用パッド電極に接続されることとなる。
ここで、図４は、図３に示す第１の差動増幅回路Ａ１の回路構成の一例を示す回路図である。
図４に示すように、第１の差動増幅回路Ａ１は、例えば、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第１のｎＭＯＳトランジスタＴ１と、第２のｎＭＯＳトランジスタＴ２と、インバータＩＮと、を有する。
第１の抵抗Ｒ１は、一端が電源に接続され、他端が第１の非反転用パッド電極Ｐ１に接続されている。
第１のｎＭＯＳトランジスタＴ１は、ドレインが第１の非反転用パッド電極Ｐ１に接続されている。
インバータＩＮは、入力が入力端子ＴＩＮに接続され、出力が第１のｎＭＯＳトランジスタＴ１のゲートに接続されている。なお、第１の差動増幅回路Ａ１の入力端子ＴＩＮは、コア領域１ｘの論理回路の出力と電気的に接続されている。
第２の抵抗Ｒ２は、一端が電源に接続され、他端が第１の反転用パッド電極Ｎ１に接続されている。
第２のｎＭＯＳトランジスタＴ２は、ドレインが第１の反転用パッド電極Ｎ１に接続されている。
第３の抵抗Ｒ３は、一端が第１のｎＭＯＳトランジスタＴ１および第２のｎＭＯＳトランジスタＴ２のソースに接続され、他端がグランドに接続されている。
なお、この図４では、一例として、第１の差動増幅回路Ａ１の回路構成を記載しているが、第２、第３の差動増幅回路Ａ２、Ａ３を含む他のＩＯセル領域の差動増幅回路も同様の回路構成を有する。
ここで、図５は、図２のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。また、図６は、図５の第１の列Ｙ１に沿った線で切った領域の断面図である。また、図７は、図５の第２の列Ｙ２に沿った線で切った領域の断面図である。なお、簡単のため、図５において、図６、図７に示すビアは、省略されている。また、図６、図７において、絶縁層は省略されている。
図５ないし図７に示すように、半導体チップ１は、第１のメタル層ＭＰ１、ＭＰ２、ＭＰ３と、第２のメタル層ＭＮ１、ＭＮ２、ＭＮ３と、ビアＢＰ１ａ、ＢＰ１ｂ、ＢＰ２ａ、ＢＰ２ｂ、ＢＰ３ａ、ＢＰ３ｂ、ＢＮ１ａ、ＢＮ１ｂ、ＢＮ２ａ、ＢＮ２ｂ、ＢＮ３ａ、ＢＮ３ｂと、を備える。
そして、図６、図７に示すように、第１ないし第３の非反転用パッド電極Ｐ１、Ｐ２、Ｐ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。そして、第１ないし第３の反転用パッド電極Ｎ１、Ｎ２、Ｎ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。
また、図５ないし図７に示すように、第１のメタル層ＭＰ１は、第１のＩＯセル領域ＩＯ１と第１の非反転用パッド電極Ｐ１との間に配置されている。この第１のメタル層ＭＰ１は、第１のＩＯセル領域ＩＯ１の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
この第１のメタル層ＭＰ１は、ビアＢＰ１ａ、ＢＰ１ｂを介して、第１の差動増幅回路Ａ１の非反転出力端子と第１の非反転用パッド電極Ｐ１とを電気的に接続する。
一方、第２のメタル層ＭＮ１は、第１のＩＯセル領域ＩＯ１と第１の反転用パッド電極Ｎ１との間に配置されている。この第２のメタル層ＭＮ１は、第１のＩＯセル領域ＩＯ１の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
この第２のメタル層ＭＮ１は、ビアＢＮ１ａ、ＢＮ１ｂを介して、第１の差動増幅回路Ａ１の反転出力端子と第１の反転用パッド電極Ｎ１とを電気的に接続する。
また、図５ないし図７に示すように、第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２と第２の非反転用パッド電極Ｐ２との間に配置されている。この第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
この第１のメタル層ＭＰ２は、ビアＢＰ２ａ、ＢＰ２ｂを介して、第２の差動増幅回路Ａ２の非反転出力端子と第２の非反転用パッド電極Ｐ２とを電気的に接続する。
一方、第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２と第２の反転用パッド電極Ｎ２との間に配置されている。この第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
この第２のメタル層ＭＮ２は、ビアＢＮ２ａ、ＢＮ２ｂを介して、第２の差動増幅回路Ａ２の反転出力端子と第２の反転用パッド電極Ｎ２とを電気的に接続する。
また、図５ないし図７に示すように、第１のメタル層ＭＰ３は、第３のＩＯセル領域ＩＯ３と第３の非反転用パッド電極Ｐ３との間に配置されている。この第１のメタル層ＭＰ３は、第３のＩＯセル領域ＩＯ３の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
この第１のメタル層ＭＰ３は、ビアＢＰ３ａ、ＢＰ３ｂを介して、第３の差動増幅回路Ａ３の非反転出力端子と第３の非反転用パッド電極Ｐ３とを電気的に接続する。
一方、第２のメタル層ＭＮ３は、第３のＩＯセル領域ＩＯ３と第３の反転用パッド電極Ｎ３との間に配置されている。この第２のメタル層ＭＮ３は、第３のＩＯセル領域ＩＯ３の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図５）。
この第２のメタル層ＭＮ３は、ビアＢＮ３ａ、ＢＮ３ｂを介して、第３の差動増幅回路Ａ３の反転出力端子と第３の反転用パッド電極Ｎ３とを電気的に接続する。
なお、半導体チップ１の辺１ａに垂直な方向における第１のメタル層ＭＰ１、ＭＰ２、ＭＰ３の長さは、例えば、図５に示すように、半導体チップ１の辺１ａに垂直な方向における第２のメタル層ＭＮ１、ＭＮ２、ＭＮ３の長さと等しくなるように設定されている。
例えば、この図５ないし図７に示すメタル層の配置により、パッド電極を半導体チップの辺に沿って２列に配置することができる。
以上のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離を対称にすることにより、各差動増幅回路の差動信号の差動特性を向上することができる。
すなわち、本実施形態に係る半導体チップによれば、差動信号の差動特性を向上することができる。
第２の実施形態
図８は、図１に示す半導体パッケージ１００の領域Ｆに注目した構成の他の例の上面図である。また、図９は、図８に示す各ＩＯセル領域の差動増幅回路とパッド電極との接続関係の一例を示す上面図である。
そして、図８に示すように、非反転用パッド電極と反転用パッド電極の組（第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１の第１の組、第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２の第２の組、第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３の第３の組）は、半導体チップ１の辺１ａに沿って２列（Ｙ１、Ｙ２）に配置されている。
特に、第１の組の第１の非反転用パッド電極Ｐ１と第１の反転用パッド電極Ｎ１は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。そして、第２の組の第２の非反転用パッド電極Ｐ２と第２の反転用パッド電極Ｎ２は、上記２列のうち半導体チップ１の中央側の第２の列Ｙ２に位置する。そして、第３の組の第３の非反転用パッド電極Ｐ３と第３の反転用パッド電極Ｎ３は、上記２列のうち半導体チップ１の外周側の第１の列Ｙ１に位置する。
また、第２の非反転用パッド電極Ｐ２は、第１のＩＯセル領域ＩＯ１と第２のＩＯセル領域ＩＯ２との境界Ｚ１と、第２のＩＯセル領域ＩＯ２と第３のＩＯセル領域ＩＯ３との境界Ｚ２との間に配置されている。
また、第２の反転用パッド電極Ｎ２は、第２のＩＯセル領域ＩＯ２と第３のＩＯセル領域ＩＯ３との境界Ｚ２と、第３のＩＯセル領域ＩＯ３と他のＩＯセル領域との境界Ｚ３と との間に配置されている。
そして、図８、図９に示すように、第２の非反転用パッド電極Ｐ２は、矩形の本体部から延在した延在部Ｐ２ｂを含む。また、第２の反転用パッド電極Ｎ２は、矩形の本体部から延在した延在部Ｎ２ｂを含む。
このように、この第２の実施形態においては、第２の非反転用パッド電極Ｐ２および第２の反転用パッド電極Ｎ２の構成および配置が異なる。
そして、図９に示すように、第１のＩＯセル領域ＩＯ１に隣接する第２のＩＯセル領域ＩＯ２には、第２の差動増幅回路Ａ２が設けられている。
そして、第２の反転用パッド電極Ｎ２の延在部Ｎ２ｂは、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の反転出力端子（反転端子）に、電気的に接続されている。
また、第２の非反転用パッド電極Ｐ２の延在部Ｐ２ｂは、第２のＩＯセル領域ＩＯ２に設けられた第２の差動増幅回路Ａ２の非反転出力端子（非反転端子）に、電気的に接続されている。
このように、第１の実施形態と同様に、反転用パッド電極および非反転用パッド電極には、差動増幅回路が出力した差動信号が供給されるようになっている。そして、既述のように、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離が対称となっている。したがって、各差動増幅回路の差動信号の差動特性を向上することができる。
なお、上述のように、図９の例では、差動増幅回路が差動出力する回路構成の一例について記載している。しかし、差動増幅回路が差動入力する回路構成であってもよい。この場合、差動増幅回路の反転入力端子（反転端子）が、反転用パッド電極に接続され、非反転入力端子（非反転端子）が、非反転用パッド電極に接続されることとなる。
ここで、図１０は、図８のＩＯセル領域上のメタル層とパッド電極に注目した構成の一例を示す上面図である。また、図１１は、図１０の第２の列Ｙ２に沿った線で切った領域の断面図である。なお、図１０の第１の列Ｙ１に沿った線で切った領域の断面図は、既述の図６と同様である。また、簡単のため、図１０において、図６、図１１に示すビアは、省略されている。また、図６、図１１において、絶縁層は省略されている。
図１０ないし図１１に示すように、半導体チップ１は、第１のメタル層ＭＰ１、ＭＰ２、ＭＰ３と、第２のメタル層ＭＮ１、ＭＮ２、ＭＮ３と、ビアＢＰ１ａ、ＢＰ１ｂ、ＢＰ２ａ、ＢＰ２ｂ、ＢＰ３ａ、ＢＰ３ｂ、ＢＮ１ａ、ＢＮ１ｂ、ＢＮ２ａ、ＢＮ２ｂ、ＢＮ３ａ、ＢＮ３ｂと、を備える。
そして、図６、図１１に示すように、第１ないし第３の非反転用パッド電極Ｐ１、Ｐ２、Ｐ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。そして、第１ないし第３の反転用パッド電極Ｎ１、Ｎ２、Ｎ３は、それぞれ、第１ないし第３のＩＯセル領域ＩＯ１、ＩＯ２、ＩＯ３の上方に配置されている。
また、図１０ないし図１１に示すように、第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２と第２の非反転用パッド電極P２（延在部P２ｂ）との間に配置されている。この第１のメタル層ＭＰ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図１０）。
この第１のメタル層ＭＰ２は、ビアＢＰ２ａ、ＢＰ２ｂを介して、第２の差動増幅回路Ａ２の非反転出力端子と第２の非反転用パッド電極P２の延在部P２ｂとを電気的に接続する。
一方、第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２と第２の反転用パッド電極N２（延在部N２ｂ）との間に配置されている。この第２のメタル層ＭＮ２は、第２のＩＯセル領域ＩＯ２の上方で、半導体チップ１の辺１ａに垂直な方向に沿って延在している（図１０）。
この第２のメタル層ＭＮ１は、ビアＢＮ２ａ、ＢＮ２ｂを介して、第２の差動増幅回路Ａ２の反転出力端子と第２の反転用パッド電極N２の延在部N２ｂとを電気的に接続する。
その他の構成は、第１の実施形態と同様である。すなわち、半導体チップ１のパッド電極からボンディングフィンガーまでの配線の距離を対称にすることにより、各差動増幅回路の差動信号の差動特性を向上することができる。
以上のように、本実施形態に係る半導体チップによれば、第１の実施形態と同様に、差動信号の差動特性を向上することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体パッケージ
１ 半導体チップ
２ ベース基板
１ｘ コア領域
ＩＯ１、ＩＯ２、ＩＯ３ ＩＯセル領域
Ｐ１、Ｐ２、Ｐ３ 非反転用パッド電極
Ｎ１、Ｎ２、Ｎ３ 反転用パッド電極

Claims (6)

  1. ベース基板と、
    前記ベース基板上に積載された半導体チップと、を備え、
    前記半導体チップは、
    中央部に配置され、内部回路が設けられたコア領域と、
    前記コア領域の周辺に、前記半導体チップの辺に沿って一列に配置され、差動増幅回路が設けられた第１乃至第３の複数のＩＯセル領域と、
    前記第１乃至第３のＩＯセル領域の各々の上層に配置された、第１メタル層及び第２メタル層と、
    前記第１のＩＯセル領域の第１メタル層を介して、前記第１のＩＯセル領域の差動増幅回路の非反転端子に電気的に接続され、前記第１のＩＯセル領域の第１メタル層の上層に配置された、第１の非反転用パッド電極と、
    前記第１のＩＯセル領域の第２メタル層を介して、前記第１のＩＯセル領域の差動増幅回路の反転端子に電気的に接続された、第１の反転用パッド電極と、
    前記第２のＩＯセル領域の第１メタル層を介して、前記第２のＩＯセル領域の差動増幅回路の非反転端子に電気的に接続された、第２の非反転用パッド電極と、を備え、
    前記第１メタル層と前記第２メタル層は、前記半導体チップの辺に平行して配置され、 前記第１メタル層と前記第２メタル層は、前記半導体チップの辺と垂直方向な第1の方向に延在し、
    前記第１の反転用パッド電極及び前記第２の非反転用パッド電極は、前記第１のＩＯセル領域の第２メタル層及び前記第２のＩＯセル領域の第１メタル層の上層に配置され、
    前記第１の非反転用パッド電極及び前記第１の反転用パッド電極は、前記半導体チップの辺に平行な第２の方向に沿って配置され、
    前記第２の非反転用パッド電極は、前記第２の方向に平行な第３の方向に沿って配置されている、半導体パッケージ。
  2. 前記第２のＩＯセル領域の第２メタル層を介して、前記第２のＩＯセル領域の差動増幅回路の反転端子に電気的接続された、第２の反転用パッド電極と、
    前記第３のＩＯセル領域の第１メタル層を介して、前記第３のＩＯセル領域の差動増幅回路の非反転端子に電気的に接続された、第３の非反転用パッド電極と、
    前記第３のＩＯセル領域の第２メタル層を介して、前記第３のＩＯセル領域の差動増幅回路の反転端子に電気的に接続され、前記第３のＩＯセル領域の第２メタル層の上層に配置された、第３の反転用パッド電極と、をさらに備え、
    前記第２の反転用パッド電極及び前記第３の非反転用パッド電極は、前記第２のＩＯセル領域の第２メタル層及び前記第３のＩＯセル領域の第１メタル層の上層に配置され、 前記第３の非反転用パッド電極及び前記第３の反転用パッド電極は、前記第２の方向に沿って配置され、
    前記第２の反転用パッド電極は、前記第３の方向に沿って配置される、請求項１に記載の半導体パッケージ。
  3. 前記半導体チップの前記辺に垂直な方向における前記第１のメタル層の長さは、前記半導体チップの前記辺に垂直な方向における前記第２のメタル層の長さと等しい
    請求項１又は２に記載の半導体パッケージ。
  4. ２列のうち前記半導体チップの外周側の第１の列に位置する第１の組の第１の非反転用パッド電極と、前記ベース基板上に設けられた第１のフィンガーとを電気的に接続する第１のワイヤと、
    前記第１の組の第１の反転用パッド電極と、前記ベース基板上に設けられた第２のフィンガーとを電気的に接続する第２のワイヤと、を備え、
    前記第１のワイヤの長さは、前記第２のワイヤの長さと等しい
    請求項１に記載の半導体パッケージ。
  5. ２列のうち前記半導体チップの中央側の第２の列に位置する第２の組の第２の非反転用パッド電極と、前記ベース基板上に設けられた第３のフィンガーとを電気的に接続する第３のワイヤと、
    前記第２の組の第２の反転用パッド電極と、前記ベース基板上に設けられた第４のフィンガーとを電気的に接続する第４のワイヤと、を備え、
    前記第４のワイヤの長さは、前記第４のワイヤの長さと等しい
    請求項４に記載の半導体パッケージ。
  6. 前記第１のフィンガーと前記第２のフィンガーとは、前記半導体チップの前記辺に沿って前記ベース基板上に一列に配置され、
    前記第３のフィンガーと前記第４のフィンガーとは、前記半導体チップの前記辺に沿って前記ベース基板上に一列に配置されている
    請求項５に記載の半導体パッケージ。
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