JP5916820B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体装置におけるチップ面関の削減技術に関し、特に、ＰＡＤ ｏｎ Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル構造におけるレイアウト面積の削減に有効な技術に関する。

近年、半導体集積回路装置の低コスト化、および小型化などの要求から、半導体チップのサイズを縮小するコスト削減が進んでいる。チップサイズを小さくするには、搭載する各部品のレイアウト面積削減が必要となっている。

そこで、レイアウト面積削減技術の１つとして、たとえば、ボンディングワイヤなどが接続されるパッドを、外部とのインタフェースであるＩ／Ｏセルと重ねる、いわゆるＰＡＤ ｏｎ Ｉ／Ｏセルという構造が知られている。

ところが、上記のようなＰＡＤ ｏｎ Ｉ／Ｏセル技術では、次のような問題点があることが本発明者により見い出された。

Ｉ／Ｏセルにおける出力バッファ部は、たとえば、ＰチャネルＭＯＳのトランジスタとＮチャネルＭＯＳのトランジスタとから構成される出力バッファ、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護用となる第１、および第２のダイオードと第１、および第２の抵抗、およびＥＳＤ保護回路から構成されている。

ＥＳＤ保護用となる第１、および第２のダイオードは、電源電圧と基準電位との間に直列接続されている。ＰチャネルＭＯＳのトランジスタの一方の接続部には、電源電圧が接続されており、該トランジスタの他方の接続部には、第１の抵抗の一方の接続部が接続されている。

この第１の抵抗の他方の接続部には、第２の抵抗の一方の接続部が接続されており、該第２の抵抗の他方の接続部には、ＮチャネルＭＯＳのトランジスタの一方の接続部が接続されている。

ＮチャネルＭＯＳのトランジスタの他方の接続部には、基準電位が接続されている。ＥＳＤ保護回路は、電源電圧と基準電位との間に接続されており、第１のダイオードと第２のダイオード、および第１の抵抗と第２の抵抗との接続部には、パッドが接続されている。

パッドは、ボンディングワイヤによるボンディング時の制約などから、小型化することが難しく、チップ面積の削減の効果を最大限にするためには、パッドとＩ／Ｏセルとの重なる部分を最大にするのが望ましい。

しかし、上記した回路構成では、パッドが第１、および第２の抵抗の接続部と接続されるために、パッドと接続される引き出し部が、これら２つの抵抗の間にしか配置することができず、その結果、パッドがＩ／Ｏセルからはみ出してレイアウトされてしまい、チップ面積削減の効果が小さくなってしまうという問題がある。

また、近年のプロセスの微細化に伴い、配線抵抗が高抵抗となっており、ＥＳＤ保護回路までの配線抵抗も高くなっている。そのために、ＥＳＤ保護回路の放電特性が低下し、該ＥＳＤ保護回路から遠くに配置されているＮチャネルＭＯＳのトランジスタなどを介してＥＳＤサージが基準電位へと放電し、素子破壊を招いてしまう恐れがある。

さらに、配線抵抗が高くなった分、ＥＳＤ保護回路の個数を増やして素子を保護することも考えられるが、その場合、チップ面積が増大してしまうという問題がある。

本発明の目的は、ＰＡＤ ｏｎ Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル構造において、パッド引き出し部のレイアウトをＩ／Ｏ部の略中心に配置することにより、半導体チップのレイアウト面積を削減することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体チップを備え、該半導体チップは、半導体チップの辺に沿って配置された複数のＩ／Ｏパッドと、半導体チップに配置され、任意のＩ／Ｏパッドと接続される複数のＩ／Ｏ部とを有し、該Ｉ／Ｏ部は、出力バッファとなるＮチャネルトランジスタ、およびＰチャネルトランジスタを備え、信号を外部に出力する際のインタフェースとなる出力バッファ部と、出力バッファ、および入力バッファを制御するロジック部とを含み、Ｉ／Ｏ部は、ロジック部、Ｎチャネルトランジスタ、およびＰチャネルトランジスタの順に半導体チップの辺に向かってレイアウトされ、ロジック部とＮチャネルトランジスタとの間にＩ／Ｏパッドと接続されるパッド引き出し部が形成されているものである。

また、本発明は、前記Ｎチャネルトランジスタが、ドレインとして機能する半導体領域の主面の一部に導電膜を形成せず、Ｎチャネルトランジスタのドレイン端子を高抵抗となるように形成したものである。

さらに、本発明は、前記出力バッファ部が、ＥＳＤ保護用の第１、および第２のダイオードを備え、第１、および第２のダイオードは、ＮチャネルトランジスタとＰチャネルトランジスタとの間にレイアウトされているものである。

また、本発明は、前記出力バッファ部が、ＥＳＤ保護用の抵抗を備え、前記抵抗は、第１、および第２のダイオードとＰチャネルトランジスタとの間にレイアウトされているものである。

さらに、本発明は、前記Ｐチャネルトランジスタが、ドレインとして機能する半導体領域の主面の一部に導電膜を形成せず、Ｐチャネルトランジスタのドレイン端子を高抵抗となるように形成したものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、半導体チップを備え、該半導体チップは、半導体チップの辺に沿って配置された複数のＩ／Ｏパッドと、該半導体チップに配置され、任意のＩ／Ｏパッドと接続される複数のＩ／Ｏ部とを有し、該Ｉ／Ｏ部は、出力バッファとなるＮチャネルトランジスタ、およびＰチャネルトランジスタを備え、信号を外部に出力する際のインタフェースとなる出力バッファ部と、外部からの信号が入力される際のインタフェースとなる入力バッファ部を含み、出力バッファ、および入力バッファを制御するロジック部とよりなり、Ｉ／Ｏ部は、ロジック部、Ｐチャネルトランジスタ、およびＮチャネルトランジスタの順に直線状にレイアウトされ、ロジック部とＰチャネルトランジスタとの間にＩ／Ｏパッドと接続されるパッド引き出し部が形成されているものである。

また、本発明は、前記Ｎチャネルトランジスタが、ドレインとして機能する半導体領域の主面の一部に導電膜を形成せず、Ｎチャネルトランジスタのドレイン端子を高抵抗となるように形成したものである。

さらに、本発明は、前記出力バッファ部が、ＥＳＤ保護用の第１、および第２のダイオードを備え、前記第１、および前記第２のダイオードは、ＮチャネルトランジスタとＰチャネルトランジスタとの間にレイアウトされているものである。

また、本発明は、前記出力バッファ部が、ＥＳＤ保護用の抵抗を備え、前記抵抗は、第１、および第２のダイオードとＰチャネルトランジスタとの間にレイアウトされているものである。

さらに、本発明は、前記Ｐチャネルトランジスタが、ドレインとして機能する半導体領域の主面の一部に導電膜を形成せず、Ｐチャネルトランジスタのドレイン端子を高抵抗となるように形成したものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）出力バッファ部における保護回路の素子構成を少なくすることができる。

（２）Ｉ／Ｏ部からはみ出すパッドの面積を大幅に削減することが可能となり、半導体チップのチップ面積を小さくすることができる。

（３）上記（１）、（２）により、半導体集積回路装置の小型化、および低コスト化を実現することができる。

本発明の実施の形態１による半導体チップのレイアウトイメージを示す説明図である。 図１の半導体チップのパッドとＩ／Ｏ領域との一部を拡大した説明図である。 図１の半導体チップに設けられたＩ／Ｏ部の一例を示すレイアウト図である。 図３のＩ／Ｏ部に設けられた出力バッファ部の構成例を示す回路図である。 図３のＩ／Ｏ部の上方に配線層に形成されている周回電源配線のレイアウト図である。 図３のＩ／Ｏ部に接続されるパッドのレイアウト図である。 図３のＩ／Ｏ部の断面を示した説明図である。 図３の出力バッファ部に設けられたトランジスタの平面、および断面を示す説明図である。 本発明者が検討した一般的なＩ／Ｏ部の回路図である。 図９のＩ／Ｏ部における出力バッファ部のレイアウト図である。 本実施の形態１によるＩ／Ｏ部と本発明者が検討した一般的なＩ／Ｏ部とのレイアウト比較図である。 本実施の形態１によるＩ／Ｏ部とパッドとのレイアウト関係を示す説明図である。 本発明の他の実施の形態によるＩ／Ｏ部の一例を示すレイアウト図である。 本発明の他の実施の形態によるＩ／Ｏ部の他の例を示すレイアウト図である。 本発明の実施の形態２による出力バッファ部の一例を示す回路図である。 図１５の出力バッファ部のレイアウト例を示す説明図である。 本発明の他の実施の形態によるＩ／Ｏ部の一例を示すレイアウト図である。 本発明の他の実施の形態によるＩ／Ｏ部の他の例を示すレイアウト図である。 本発明の他の実施の形態によるＩ／Ｏ部の一例を示すレイアウト図である。 本発明の他の実施の形態によるＩ／Ｏ部の他の例を示すレイアウト図である。 本発明の実施の形態３による出力バッファ部の一例を示す回路図である。 図２１の出力バッファ部のレイアウト例を示す説明図である。 本発明の他の実施の形態による出力バッファ部の一例を示すレイアウト図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体チップのレイアウトイメージを示す説明図、図２は、図１の半導体チップのパッドとＩ／Ｏ領域との一部を拡大した説明図、図３は、図１の半導体チップに設けられたＩ／Ｏ部の一例を示すレイアウト図、図４は、図３のＩ／Ｏ部に設けられた出力バッファ部の構成例を示す回路図、図５は、図３のＩ／Ｏ部の上方に配線層に形成されている周回電源配線のレイアウト図、図６は、図３のＩ／Ｏ部に接続されるパッドのレイアウト図、図７は、図３のＩ／Ｏ部の断面を示した説明図、図８は、図３の出力バッファ部に設けられたトランジスタの平面、および断面を示す説明図、図９は、本発明者が検討した一般的なＩ／Ｏ部の回路図、図１０は、図９のＩ／Ｏ部における出力バッファ部のレイアウト図、図１１は、本実施の形態１によるＩ／Ｏ部と本発明者が検討した一般的なＩ／Ｏ部とのレイアウト比較図、図１２は、本実施の形態１によるＩ／Ｏ部とパッドとのレイアウト関係を示す説明図である。

本実施の形態１において、半導体集積回路装置に設けられる半導体チップ１は、図１に示すように、４つの周辺部に、たとえば、ボンディングワイヤなどが接続される複数のパッド２が直線状にそれぞれ配置されている。

Ｉ／Ｏパッドとなるパッド２の内側（半導体チップ１の中心側）には、同じくＩ／Ｏパッドとなる複数のパッド２ａが直線状にそれぞれ配置されており、これらパッド２、ならびにパッド２ａは、２列で千鳥足状にレイアウトされている。

また、半導体チップ１は、パッド２，２ａの下方に、外部とのインタフェースであるＩ／Ｏ領域３がレイアウトされた、いわゆるＰＡＤ ｏｎ Ｉ／Ｏ部構造となっている。そして、半導体チップ１の中央には、トランジスタなどの半導体素子によるロジックが形成されたコア領域４が位置している。

図２は、ＰＡＤ ｏｎ Ｉ／Ｏ部構造によるパッド２，２ａとＩ／Ｏ領域３との一部（図１の点線で示す領域）を拡大した説明図である。

Ｉ／Ｏ領域３は、複数のＩ／Ｏ部５が半導体チップ１の辺方向に一列にレイアウトされており、それらの上方に、２列で千鳥足状のパッド２，２ａがレイアウトされている。Ｉ／Ｏ部５、およびパッド２、２ａは、それぞれ長方形状からなり、パッド２，２ａの長辺は、たとえば、Ｉ／Ｏ部５の長辺の約半分程度の長さにそれぞれなっている。

各々のＩ／Ｏ部５の一方の短辺側には、パッド引き出し部５ａが形成されており、このパッド引き出し部５ａを介してＩ／Ｏ部５と対応するパッド２（またはパッド２ａ）の中央部とがそれぞれ接続されている。

図３は、Ｉ／Ｏ部５の一例を示すレイアウト図であり、図４は、図３のＩ／Ｏ部５に設けられた出力バッファ部７の構成例を示す回路図である。

Ｉ／Ｏ部５は、図３に示すように、ロジック部６、および出力バッファ部７から構成されている。ロジック部６は、たとえば、ＥＳＤ保護回路６ａ（図４に示す）、入力用バッファとなる入力バッファ部、電圧レベルを変換するレベルシフタ、ならびに出力バッファ部７に駆動信号を出力するインバータなどから構成されている。

また、出力バッファ部７は、図４に示すように、出力バッファ用のトランジスタ８，９、ＥＳＤ保護用のダイオード１０，１１、および同じくＥＳＤ保護用の抵抗１２から構成されている。トランジスタ８は、たとえば、ＰチャネルＭＯＳからなり、トランジスタ９は、ＮチャネルＭＯＳからなる。

ダイオード１０，１１は、電源電圧ＶＣＣＱと基準電位ＶＳＳＱとの間に直列接続されている。トランジスタ８の一方の接続部には、電源電圧ＶＣＣＱが接続されており、該トランジスタ８の他方の接続部には、抵抗１２の一方の接続部が接続されている。

抵抗１２の他方の接続部には、トランジスタ９の一方の接続部が接続されており、該トランジスタ９の他方の接続部には、基準電位ＶＳＳＱが接続されている。また、第１のダイオードであるダイオード１０と第２のダイオードであるダイオード１１との接続部、および抵抗１２の他方の接続部とトランジスタ９の一方の接続部とが接続された接続部が、出力バッファ部７の出力部となり、パッド２（またはパッド２ａ）が接続される構成となっている。

そして、Ｉ／Ｏ部５において、図３に示すように、トランジスタ８は、半導体チップ１の周辺部に最も近い位置にレイアウトされている。そして、トランジスタ８の上方には、抵抗１２がレイアウトされており、抵抗１２の上方には、ダイオード１０，１１がレイアウトされている。

ダイオード１０，１１の上方には、トランジスタ９がレイアウトされており、トランジスタ９の上方には、たとえば、メタル配線層に形成されたパッド引き出し部５ａを挟んでロジック部６がレイアウトされている。

図５は、図３のＩ／Ｏ部５の上方に形成されている周回電源配線のレイアウト図である。

周回電源配線は、図５の上方から下方にかけて、コア電源電圧用周回配線１３、コア基準電位用周回配線１４、Ｉ／Ｏ用電源電圧周回配線１５、およびＩ／Ｏ用基準電位周回配線１６が、ロジック部６の上方に形成されている。そして、パッド引き出し部５ａを挟んで、Ｉ／Ｏ用基準電位周回配線１７、ならびにＩ／Ｏ用電源電圧周回配線１８が、出力バッファ部７の上方に形成されている。

コア電源電圧用周回配線１３は、コア領域４に電源電圧を供給し、コア基準電位用周回配線１４は、コア領域４に基準電位を供給する。Ｉ／Ｏ用電源電圧周回配線１５，１８は、Ｉ／Ｏ部５に電源電圧ＶＣＣＱを供給し、Ｉ／Ｏ用基準電位周回配線１６，１７は、基準電位ＶＳＳＱを供給する。

図６は、図３のＩ／Ｏ部５に接続されるパッド２のレイアウト図である。

このパッド２は、千鳥足状に配列されたパッド２のうち、外側（半導体チップ１の周辺部側）のパッド２を示しており、該パッド２は、半導体チップ１の周辺部側に位置するＩ／Ｏ部５の短辺側からはみ出ない程度にレイアウトされている。

図７は、図３のＩ／Ｏ部５の断面を示した説明図である。

最下部の素子形成層には、図７の上方から下方にかけて、ロジック部６、および出力バッファ部７のトランジスタ９、ダイオード１１、ダイオード１０、抵抗１２、ならびにトランジスタ８がそれぞれ形成されている。

そして、素子形成層の上方に位置する配線層には、図７の左側から右側にかけて、コア電源電圧用周回配線１３、コア基準電位用周回配線１４、Ｉ／Ｏ用電源電圧周回配線１５、Ｉ／Ｏ用基準電位周回配線１６、Ｉ／Ｏ用基準電位周回配線１７、ならびにＩ／Ｏ用電源電圧周回配線１８がそれぞれ形成されている。

そして、パッド形成層には、パッド引き出し部５ａ、およびパッド２がそれぞれ形成されている。これらパッド引き出し部５ａ、およびパッド２は、素子形成層に形成された出力バッファ部７の上方に位置するように形成されている。

ここで、トランジスタ９（図４の点線丸印に示す）は、該トランジスタ９のドレインが高抵抗となるように導電膜を拡散層の形成しないように製造されている。

図８は、トランジスタ９の平面、および断面を示す説明図である。

トランジスタ９は、たとえば、半導体基板上にＰ−ＷＥＬＬ１９が形成されており、このＰ−ＷＥＬＬ１９の上方の左右には、ドレインとして機能するＮ＋型半導体領域２０とソースとして機能するＮ＋型半導体領域２１がそれぞれ形成されている。

Ｎ＋型半導体領域２１の上部には、導電膜であり、たとえば、コバルトシリサイドやニッケルシリサイドなどからなる金属シリサイド２２が形成されている。一方、Ｎ＋型半導体領域２０の上部にも金属シリサイド２３が形成されているが、この金属シリサイド２３は、Ｎ＋型半導体領域２１のように全面に形成されておらず、上方の配線層に形成された配線２４に接続されるビア２５が接続される一部の領域を除いては形成されていない。

Ｎ＋型半導体領域２０の全面に金属シリサイドを形成した場合に比べて、たとえば、約１０倍〜約５０倍程度のシート抵抗値の増加を得ることができる。また、Ｐ−ＷＥＬＬ１９の上方には、酸化シリコンなどの絶縁膜を介してゲート２６が形成されている。

このように、Ｎ＋型半導体領域２０の上部に一部、金属シリサイド２３を形成しないことによってドレイン端子に高抵抗を持たせることができ、ＥＳＤ放電などからトランジスタ９を保護することができる。

図９は、本発明者が検討した一般的なＩ／Ｏ部５０の回路図である。

Ｉ／Ｏ部５０（図１０に示す）は、図示するように、ロジック部５１（図１０に示す）、および出力バッファ部５２から構成されている。ロジック部５１は、たとえば、ＥＳＤ保護回路、入力用バッファとなる入力バッファ部、電圧レベルを変換するレベルシフタ、ならびに出力バッファ部５２に駆動信号を出力するインバータなどから構成されている。

また、出力バッファ部５２は、出力バッファ用のトランジスタ５３，５４、ＥＳＤ保護用のダイオード５５，５６、および同じくＥＳＤ保護用の抵抗５７，５８から構成されている。

トランジスタ５３は、たとえば、ＰチャネルＭＯＳからなり、トランジスタ５４は、ＮチャネルＭＯＳからなる。ダイオード５５，５６は、電源電圧ＶＣＣＱと基準電位ＶＳＳＱとの間に直列接続されている。

トランジスタ５３の一方の接続部には、電源電圧ＶＣＣＱが接続されており、該トランジスタ５３の他方の接続部には、抵抗５７の一方の接続部が接続されている。抵抗５７の他方の接続部には、抵抗５８の一方の接続が接続されており、該抵抗５８の他方の接続部には、トランジスタ５４の一方の接続部が接続されている。

このトランジスタ５４の他方の接続部には、基準電位ＶＳＳＱが接続されている。また、ダイオード５５とダイオード５６との接続部、および抵抗５３と抵抗５４との接続部には、パッド５９が接続され、出力バッファ部５２の出力部となっている。

また、図１０は、図９のＩ／Ｏ部５０における出力バッファ部５２のレイアウト図である。

Ｉ／Ｏ部５０は、図の上方にロジック部５１がレイアウトされており、該ロジック部５１の下方には、出力バッファ部５２のトランジスタ５４がレイアウトされている。トランジスタ５４の下方には、抵抗５８がレイアウトされており、該抵抗５８の下方には、ダイオード５６がレイアウトされている。

ダイオード５６の下方には、パッド引き出し部５９を挟んでダイオード５５がレイアウトされている。ダイオード５５の下方には、抵抗５７がレイアウトされており、該抵抗５７の下方には、トランジスタ５３がレイアウトされている。

このような回路構成では、パッド６０が接続されるパッド引き出し部５９を、抵抗５７と抵抗５８との間にしか配置できないことになり、その結果、パッド引き出し部５９がＩ／Ｏ部５０の中央部よりもオフセットして配置されるので、図１１の左側に示すように、Ｉ／Ｏ部５０の短辺側からはみ出してレイアウトされてしまうことになる。それにより、半導体チップサイズが大きくなってしまうことになる。

一方、Ｉ／Ｏ部５の場合には、図８に示したトランジスタ９の構成によって抵抗５８に相当する抵抗を不要にし、パッド２（またはパッド２ａ）からトランジスタ９のドレインまでを同じノードとすることができるので、図１１の右側に示すように、パッド引き出し部５ａをＩ／Ｏ部５の略中央にレイアウトすることが可能となる。

パッド引き出し部５ａがＩ／Ｏ部５の略中央にレイアウトされることにより、図１２に示すように、千鳥足状に配列されたパッド２のうち、外側（半導体チップ１の周辺部側）のパッド２は、半導体チップ１の中心方向に移動して配置が可能となり、パッド２よりも半導体チップ１の中心側に配置された内側のパッド２ａは、半導体チップ１の外周部方向に移動して配置することができる。

よって、パッド２，２ａの大きさを小さくすることなく、パッド２，２ａがＩ／Ｏ部５からはみ出ないようにレイアウトすることができる。

また、トランジスタ８とトランジスタ９と間に、ダイオード１０，１１、および抵抗１２を配置することによって、トランジスタ８とトランジスタ９との距離を離してレイアウトすることが可能となるので、寄生サイリスタ（ＳＣＲ）によるラッチアップを防止することができ、信頼性を向上させることができる。

それにより、本実施の形態１によれば、出力バッファ部７における保護回路の構成をより小さくすることができる。

また、Ｉ／Ｏ部５からはみ出さないように、パッド２，２ａを重ねてレイアウトすることができるので、半導体チップ１のチップ面積を小さくすることができ、半導体集積回路装置の小型化、および低コスト化を実現することができる。

さらに、本実施の形態１では、出力バッファ部７が、図３の上方から下方にかけて、トランジスタ９、ダイオード１１、ダイオード１０、抵抗１２、ならびにトランジスタ８の順番でレイアウトされた場合について記載したが、これら素子のレイアウトは、変更することもできる。

出力バッファのレイアウトは、たとえば、図１３に示すように、上方から下方にかけて、ダイオード１１、ダイオード１０、トランジスタ９、抵抗１２、およびトランジスタ８の順番、あるいは、図１４に示すように、上方から下方にかけて、ダイオード１０、トランジスタ９、ダイオード１１、抵抗１２、ならびにトランジスタ８の順番などであってもよい。

（実施の形態２）
図１５は、本発明の実施の形態２による出力バッファ部の一例を示す回路図、図１６は、図１５の出力バッファ部のレイアウト例を示す説明図である。

本実施の形態２において、半導体チップ１は、前記実施の形態の図１と同様であり、異なる点は、Ｉ／Ｏ部５に設けられた出力バッファ部７の構成である。出力バッファ部７は、図１５に示すように、ダイオード１０，１１、およびトランジスタ８ａ、９から構成されている。

ダイオード１０，１１は、電源電圧ＶＣＣＱと基準電位ＶＳＳＱとの間に直列接続されている。ＰチャネルＭＯＳからなるトランジスタ８ａの一方の接続部には、電源電圧ＶＣＣＱが接続されており、該トランジスタ８ａの他方の接続部には、ＮチャネルＭＯＳからなるトランジスタ９の一方の接続部が接続されている。

トランジスタ９の他方の接続部には、基準電位ＶＳＳＱが接続されており、ダイオード１０とダイオード１１との接続部、およびトランジスタ８ａとトランジスタ９との接続部が、出力バッファ部７の出力部となり、パッド２，２ａが接続される構成となっている。

この場合、トランジスタ９だけでなく、トランジスタ８ａにおいても、ドレインとして機能するＮ＋型半導体領域の上面の一部に、金属シリサイドを形成しないことによって、ドレイン端子に高抵抗を持たせた構造となっている。

それにより、抵抗１２（図４）の機能をトランジスタ８ａのドレイン端子に持たせることができるので、抵抗１２を不要とすることができる。

図１６は、Ｉ／Ｏ部５におけるレイアウトの一例を示す説明図である。

Ｉ／Ｏ部５は、図１６の上方にロジック部６がレイアウトされており、該ロジック部６の下方に、パッド引き出し部５ａを挟んでトランジスタ９がレイアウトされている。トランジスタ９の下方には、ダイオード１０，１１がレイアウトされており、その下方には、トランジスタ８ａがレイアウトされている。

この場合も、パッド引き出し部５ａがＩ／Ｏ部５の略中央にレイアウトすることが可能となり、半導体チップ１（図１）のチップ面積を小さくすることができる。また、抵抗１２（図４）も不要とできるので、出力バッファ部７の回路構成をより小さくすることができる。

また、出力バッファ部７のレイアウトは、図１６に示したレイアウトの他に、たとえば、図１７に示すように、ダイオード１１，１０をトランジスタ８ａとトランジスタ９との間にレイアウトしたり、図１８に示すように、トランジスタ８ａとトランジスタ９とを図１６と逆にレイアウトする構成としてもよい。

さらに、出力バッファ部７は、図１９に示すように、ダイオード１１，１０とトランジスタ９とをパッド引き出し部５ａを挟んでレイアウトしたり、図２０に示すように、ダイオード１１とダイオード１０との間にパッド引き出し部５ａが位置するようにレイアウトするようにしてもよい。

（実施の形態３）
図２１は、本発明の実施の形態３による出力バッファ部の一例を示す回路図、図２２は、図２１の出力バッファ部のレイアウト例を示す説明図である。

本実施の形態３において、出力バッファ部７は、図２１に示すように、ダイオード１０，１１、およびトランジスタ８ａ、９からなる前記実施の形態２の図１５の構成に、新たに抵抗２７が追加された回路構成となっている。

抵抗２７の一方の接続部には、ダイオード１０，１１の接続部に接続されており、該抵抗２７の他方の接続部には、トランジスタ８ａとトランジスタ９との接続部が接続されている。また、その他の接続構成については、前記実施の形態２の図１５と同様となっている。

図２２は、Ｉ／Ｏ部５におけるレイアウトの一例を示す説明図である。

Ｉ／Ｏ部５は、図２２の上方にロジック部６がレイアウトされており、該ロジック部６の下方に、パッド引き出し部５ａを挟んでダイオード１１、およびダイオード１０がそれぞれレイアウトされている。

ダイオード１０の下方には、抵抗２７がレイアウトされており、該抵抗２７の下方には、トランジスタ９がレイアウトされ、その下方には、トランジスタ８ａがレイアウトされている。

この場合においても、パッド引き出し部５ａがＩ／Ｏ部５の略中央にレイアウトすることが可能となり、半導体チップ１（図１）のチップ面積を小さくすることができる。

また、出力バッファ部７のレイアウトは、図２１に示したレイアウトの他に、たとえば、図２３に示すように、トランジスタ８ａとトランジスタ９とを図２１に示したレイアウトと逆にレイアウトする構成としてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ＰＡＤ ｏｎ Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル構造を有した半導体集積回路装置におけるチップ面積の削減技術に適している。

１ 半導体チップ
２ パッド
３ Ｉ／Ｏ領域
４ コア領域
５ Ｉ／Ｏ部
５ａ パッド引き出し部
６ ロジック部
７ 出力バッファ部
８，８ａ トランジスタ
９ トランジスタ
１０，１１ ダイオード
１２ 抵抗
１３ コア電源電圧用周回配線
１４ コア基準電位用周回配線
１５ Ｉ／Ｏ用電源電圧周回配線
１６ Ｉ／Ｏ用基準電位周回配線
１７ Ｉ／Ｏ用基準電位周回配線
１８ Ｉ／Ｏ用電源電圧周回配線
１９ Ｐ−ＷＥＬＬ
２０ Ｎ＋型半導体領域
２１ Ｎ＋型半導体領域
２２ 金属シリサイド
２３ 金属シリサイド
２４ 配線
２５ ビア
２６ ゲート
２７ 抵抗
５０ Ｉ／Ｏ部
５１ ロジック部
５２ 出力バッファ部
５３，５４ トランジスタ
５５，５６ ダイオード
５７，５８ 抵抗
５９ パッド引き出し部
６０ パッド

Claims (11)

1. 半導体チップを備え、
   前記半導体チップは、
   前記半導体チップの辺に沿って配置された複数のＩ／Ｏパッドと、
   前記半導体チップに配置され、任意の前記Ｉ／Ｏパッドと接続される複数のＩ／Ｏ部とを有し、
   前記Ｉ／Ｏ部は、
   第１導電型トランジスタおよび第２導電型トランジスタを備えた出力バッファと、入力バッファと、前記出力バッファおよび入力バッファを制御するロジック部とを含み、
   前記ロジック部、前記第１導電型トランジスタ、および前記第２導電型トランジスタの順に前記半導体チップの辺に向かってレイアウトされ、
   前記ロジック部と前記第１導電型トランジスタとの間に、前記半導体チップの周辺部側に配置された前記Ｉ／Ｏパッドもしくは前記半導体チップの中心側に配置された前記Ｉ／Ｏパッドと接続されるパッド引き出し部が形成され、
   前記第２導電型トランジスタのドレイン端子は前記第１導電型トランジスタのドレイン端子に接続され、
   前記パッド引き出し部は、前記第１導電型トランジスタのドレイン端子と前記第２導電型トランジスタのドレイン端子の接続ノードに接続され、
   前記第１導電型トランジスタは、ソースとして機能する半導体領域の主面に金属シリサイド膜を形成する一方、ドレインとして機能する半導体領域の主面の一部に金属シリサイド膜を形成せず、前記第１導電型トランジスタのドレイン端子が高抵抗となるように形成し、前記第２導電型トランジスタは、ソースとして機能する半導体領域の主面に金属シリサイド膜を形成する一方、ドレインとして機能する半導体領域の主面の一部に金属シリサイド膜を形成せず、前記第２導電型トランジスタのドレイン端子が高抵抗となるように形成したことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記出力バッファは、
   ＥＳＤ保護用の第１、および第２のダイオードを備え、
   前記第１、および前記第２のダイオードは、
   前記第１導電型トランジスタのドレイン端子と前記第２導電型トランジスタのドレイン端子の接続ノードに接続され、前記第１導電型トランジスタと前記第２導電型トランジスタとの間にレイアウトされていることを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記出力バッファは、
   ＥＳＤ保護用の第１、および第２のダイオードを備え、
   前記第１、および前記第２のダイオードは、
   前記パッド引き出し部と前記第２導電型トランジスタのドレイン端子の接続ノードに接続され、前記第１導電型トランジスタと前記パッド引き出し部との間にレイアウトされていることを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記出力バッファは、
   ＥＳＤ保護用の第１、および第２のダイオードを備え、
   前記第１、および前記第２のダイオードは、
   前記第１導電型トランジスタのドレイン端子と前記第２導電型トランジスタのドレイン端子の接続ノードに接続され、前記ロジック部と前記パッド引き出し部との間にレイアウトされていることを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記出力バッファは、
   ＥＳＤ保護用の第１、および第２のダイオードを備え、
   前記第１、および前記第２のダイオードは、
   前記第１導電型トランジスタのドレイン端子と前記第２導電型トランジスタのドレイン端子の接続ノードに接続され、
   前記第１のダイオードは前記ロジック部と前記パッド引き出し部との間にレイアウトされ、
   前記第２のダイオードは前記パッド引き出し部と前記第１導電型トランジスタとの間にレイアウトされていることを特徴とする半導体集積回路装置。
6. 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
   前記第１導電型トランジスタはＮチャネルトランジスタであり、前記第２導電型トランジスタはＰチャネルトランジスタであることを特徴とする半導体集積回路装置。
7. 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
   前記第１導電型トランジスタはＰチャネルトランジスタであり、前記第２導電型トランジスタはＮチャネルトランジスタであることを特徴とする半導体集積回路装置。
8. 半導体チップを備え、
   前記半導体チップは、
   前記半導体チップの辺に沿って配置された複数のＩ／Ｏパッドと、
   前記半導体チップに配置され、任意の前記Ｉ／Ｏパッドと接続される複数のＩ／Ｏ部とを有し、
   前記Ｉ／Ｏ部は、
   第１導電型トランジスタ、第２導電型トランジスタおよびＥＳＤ保護用抵抗を備えた出力バッファと、入力バッファと、前記出力バッファおよび入力バッファを制御するロジック部とを含み、
   前記ロジック部、前記第１導電型トランジスタ、および前記第２導電型トランジスタの順に前記半導体チップの辺に向かってレイアウトされ、
   前記ロジック部と前記第１導電型トランジスタとの間に、前記半導体チップの周辺部側に配置された前記Ｉ／Ｏパッドもしくは前記半導体チップの中心側に配置された前記Ｉ／Ｏパッドと接続されるパッド引き出し部が形成され、
   前記ＥＳＤ保護用抵抗は、前記パッド引き出し部と前記第１導電型トランジスタとの間に配置され、
   前記第１導電型トランジスタのドレイン端子と前記第２導電型トランジスタのドレイン端子との接続部は前記ＥＳＤ保護用抵抗を介して前記パッド引き出し部に接続され、
   前記第１導電型トランジスタは、ソースとして機能する半導体領域の主面に金属シリサイド膜を形成する一方、ドレインとして機能する半導体領域の主面の一部に金属シリサイド膜を形成せず、前記第１導電型トランジスタのドレイン端子が高抵抗となるように形成し、前記第２導電型トランジスタは、ソースとして機能する半導体領域の主面に金属シリサイド膜を形成する一方、ドレインとして機能する半導体領域の主面の一部に金属シリサイド膜を形成せず、前記第２導電型トランジスタのドレイン端子が高抵抗となるように形成したことを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記出力バッファは、
   ＥＳＤ保護用の第１、および第２のダイオードを備え、
   前記第１、および前記第２のダイオードは、
   前記ＥＳＤ保護用抵抗と前記パッド引き出し部の接続ノードに接続され、前記パッド引き出し部と前記ＥＳＤ保護用抵抗との間にレイアウトされていることを特徴とする半導体集積回路装置。
10. 請求項８または請求項９記載の半導体集積回路装置において、
    前記第１導電型トランジスタはＮチャネルトランジスタであり、前記第２導電型トランジスタはＰチャネルトランジスタであることを特徴とする半導体集積回路装置。
11. 請求項８または請求項９記載の半導体集積回路装置において、
    前記第１導電型トランジスタはＰチャネルトランジスタであり、前記第２導電型トランジスタはＮチャネルトランジスタであることを特徴とする半導体集積回路装置。

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