JP2010263234A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 半導体集積回路装置の特性を保持或いは高めると共に小型化を図る。
【解決手段】 主面および前記主面とは反対側の裏面を有し、第１辺を含む平面形状が矩形状の半導体基板と、前記主面上に形成された複数のボンディングパッドと、前記主面上に形成された内部回路形成部と、前記第１辺と前記内部回路形成部との間に配置されており、前記内部回路形成部に電位を供給する内部回路用電源配線と、前記第１辺と前記内部回路用電源配線との間に配置されており、前記複数のボンディングパッドと電気的に接続され、トランジスタを備えた複数のセルと、前記複数のセル上に配置され、前記複数のセルに電位を供給するセル用電源配線と、を有し、前記複数のセルは、外部からの入出力信号を送受信する回路を含む入出力セルを有し、前記複数のボンディングパッドのそれぞれは、前記入出力セルと平面的に重なるように配置されている。
【選択図】 図１４

Description

本発明は、半導体集積回路装置に関し、特に、論理演算回路及びメモリ回路を一つの半導体チップに混載したマイクロコンピュータに適用して有効な技術に関するものである。
半導体集積回路装置として、例えばマイクロコンピュータと呼ばれる半導体集積回路装置が知られている。図２６は、従来のマイクロコンピュータのレイアウトを示す模式的平面図であり、図２７は、図２６の一部を拡大した模式的平面図である。
従来のマイクロコンピュータは、図２６に示すように、平面が方形状の半導体チップ３０を主体に構成されている。半導体チップ３０の主面の中央部には内部回路形成部２が配置されている。この内部回路形成部２には論理演算回路、メモリ回路等の回路ブロックが複数配置されている。
内部回路形成部２の外側には、半導体チップ３０の各辺に対応して４つの入出力セル形成部３が配置されている。４つの入出力セル形成部３の外側には、半導体チップ３０の各辺に沿って複数のボンディングパッド９が配置されている。４つの入出力セル形成部３には、図２７に示すように、夫々が対応する半導体チップ３０の辺に沿って複数の入出力セル４が配置されている。入出力セル４はボンディングパッド９と対応して配置されている。
内部回路形成部２の外側であって入出力セル４の内側には、内部回路形成部２に電位を供給する内部回路用電源配線８ａが配置されている。この内部回路用電源配線８ａは、内部回路形成部２の周囲を連続的に延在するリング形状になっている。
内部回路用電源配線８ａの外側であってボンディングパッド９の内側には、入出力セル４に電位を供給する入出力セル用電源配線８ｂが配置されている。この入出力セル用電源配線８ｂは、内部回路形成部２を囲むようにして複数の入出力セル４上を連続的に延在するリング形状になっている。
複数の入出力セル４は、信号用セル５と、内部回路用電源セル６ａと、入出力回路用電源セル６ｂとを含む。また、複数のボンディングパッド９は、信号用セル５に対応して配置され、かつ信号用セル５と電気的に接続された信号用パッド１０と、内部回路用電源セル６ａに対応して配置され、かつ内部回路用電源セル６ａ及び内部回路用電源配線８ａと電気的に接続された内部回路用電源パッド１１ａと、入出力回路用電源セル６ｂに対応して配置され、かつ入出力回路用電源セル６ｂ及び入出力セル用電源配線８ｂと電気的に接続された入出力セル用電源パッド１１ｂとを含む。
ところで、マイクロコンピュータにおいては、多機能化及び高集積化に伴ってボンディングパッド数が増加の一途を辿っている。図２６に示すように、半導体チップ３０の各辺に沿って複数のボンディングパッド９を配置するマイクロコンピュータでは、ボンディングパッド数の増加に伴って平面サイズが大きくなる。そこで、ボンディングパッドのレイアウトを工夫して半導体集積回路装置の小型化を図る技術が特開平１１−４０７５４号公報（特許文献１）に記載されている。この特許文献１には、半導体チップの辺に沿って複数のボンディングパッドを千鳥状に配置する技術が記載されている。また、同特許文献１の図４及び図４の説明の段落番号［００１４］に記載されているように、「外周および内周ボンディングパッド１ａ，１ｂは信号用としてのみ使用し、バッファ領域よりも内側に配置された最内周のボンディングパッド４，５は電源ないし接地用としてのみ使用する。このため、従来電源ないし接地用としてバッファ領域に確保していた領域を全て信号用のバッファ２のために使用できるので、チップ上に必要となる電源および接地ピンの本数に依存することなく半導体チップのサイズを小さくすることができる。また、外周および内周ボンディングパッド１ａ，１ｂとバッファ２を接続する配線３の幅を十分に確保することができる。」という技術も記載されている。
特開平１１−４０７５４号公報
本発明者は、従来のマイクロコンピュータについて検討した結果、以下の問題点を見出した。
図２７に示すように、内部回路用電源配線８ａは、入出力セル４の内側に配置され、内部回路用電源配線８ａに電位を供給する内部回路用電源パッド１１ａは入出力セル４の外側に配置されているため、内部回路用電源パッド１１ａから内部回路用電源配線８ａまでの距離が長くなる。内部回路用電源パッド１１ａから内部回路用電源配線８ａまでの距離が長くなると、内部回路用電源パッド１１ａと内部回路用電源配線８ａとを結線する結線配線の寄生抵抗が大きくなり、電源系の特性が悪化するため、結線配線の幅を広くして寄生抵抗を小さくしている。
結線配線の幅を広くするためには内部回路用電源セル６ａの幅も広くする必要がある。幅が異なる入出力セル４が混在する場合、入出力セル４の配列ピッチは幅が最も広い入出力セル４に合わせて決定される。信号用セル５、内部回路用電源セル６ａ、入出力回路用電源セル６ｂのうち、内部回路用電源セル６ａの幅が最も広くなるため、入出力セル４の配列ピッチは内部回路用電源セル６ａに合わせて決定される。一方、ボンディングパッド９は入出力セル４と対応して配置されるため、ボンディングパッド９の配列ピッチは入出力セル４の配列ピッチで決定される。即ち、内部回路用電源セル６ａの幅でボンディングパッド９の配列ピッチが決定するため、内部回路用電源セル６ａの幅が広くなるレイアウトではマイクロコンピュータ（半導体集積回路装置）の小型化が困難である。
本発明の目的は、半導体集積回路装置の特性を保持或いは高めると共に小型化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）本発明の半導体集積回路装置は、平面が方形状の半導体基板と、
前記半導体基板の主面上に前記半導体基板の一辺に沿って配置された複数のパッドと、
前記半導体基板の主面上に前記複数の電極パッドに対応して配置された複数の入出力セルと、
前記半導体基板の主面上であって前記複数の入出力セルよりも内側に配置された内部回路形成部と、
前記内部回路形成部に電位を供給する内部回路用電源配線であって、前記複数の入出力セルよりも内側に配置された内部回路用電源配線とを有し、
前記複数の入出力セルは、信号用セルと、内部回路用電源セルとを含み、
前記複数のパッドは、前記信号用セルに対応して配置され、かつ前記信号用セルと電気的に接続された信号用パッドと、前記内部回路用電源セルに対応して配置され、かつ前記内部回路用電源セル及び前記内部回路用電源配線と電気的に接続された内部回路用電源パッドとを含み、
前記内部回路用電源パッドは、前記信号用電源パッドよりも前記内部回路用電源配線の近くに配置されている。
（２）本発明の半導体集積回路装置は、平面が方形状の半導体基板と、
前記半導体基板の主面上に前記半導体基板の一辺に沿って配置された複数のパッドと、
前記半導体基板の主面上に前記複数のパッドに対応して配置された複数の入出力セルと、
前記半導体基板の主面上であって前記複数の入出力セルよりも内側に配置された内部回路形成部とを有し、
前記複数のパッドは、前記複数の入出力セルの外側端部よりも内側に配置されている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体集積回路装置の回路の特性を保持或いは高めることができると同時に、小型化を図ることができる。この場合の回路の特性とは、電源用結線配線の寄生抵抗を小さくし、電源系インピーダンスを低減することをいう。電源系インピーダンスを低減することにより、回路特性の動作電圧マージンを大きくし、かつ、ノイズの低減、及びノイズの低減による動作時のタイミングマージンも広くすることができる。
本発明の実施形態１である半導体集積回路装置のレイアウトを示す模式的平面図である。 図１の一部を拡大した模式的平面図である。 図２の一部を拡大した模式的平面図である。 図３の一部を拡大した模式的平面図である。 図４の信号用セルの概略構成を示すブロック図である。 図４の内部回路用電源セルの概略構成を示すブロック図である。 図５の信号用セルに搭載される入出力回路の一例を示す等価回路図である。 図５の信号用セルに搭載される保護回路の一例を示す等価回路図である。 図１の半導体チップの概略構成を示す模式的断面図である。 本発明の実施形態１である半導体集積回路装置を組み込んだＢＧＡ型半導体装置の概略構成を示す模式的平面図である。 図１０のＢＧＡ型半導体装置の概略構成を示す模式的断面図である。 図１１の一部を拡大した模式的断面図である。 本発明の実施形態２である半導体集積回路装置のレイアウトを示す模式的平面図である。 図１３の一部を拡大した模式的平面図である。 本発明の実施形態３である半導体集積回路装置のレイアウトを示す模式的平面図である。 図１５の一部を拡大した模式的平面図である。 本発明の実施形態４である半導体集積回路装置のレイアウトを示す模式的平面図である。 本発明の実施形態５である半導体集積回路装置のレイアウトを示す模式的平面図である。 本発明の実施形態６である半導体集積回路装置のレイアウトを示す模式的平面図である。 本発明の実施形態７である半導体集積回路装置のレイアウトを示す模式的平面図である。 本発明の実施形態７である半導体集積回路装置のレイアウトを示す模式的平面図である。 本発明の実施形態７である半導体集積回路装置を組み込んだＢＧＡ型半導体装置の概略構成を示す模式的断面図である。 図２２の一部を拡大した模式的断面図である。 本発明の実施形態８であるＢＧＡ型半導体装置において、半導体チップのボンディングパッドと配線基板の裏面側のパッドとの結線関係を示す模式図である。 図２４の一部を拡大した模式図である。 従来の半導体集積回路装置のレイアウトを示す模式的平面図である。 図２６の一部を拡大した模式的断面図である。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態では、内部回路用電源パッドを信号用電源パッドよりも内部電源用配線の近くに配置した例について説明する。
図１は、本実施形態１のマイクロコンピュータ（半導体集積回路装置）のレイアウトを示す模式的平面図であり、
図２は、図１の一部を拡大した模式的平面図であり、
図３は、図２の一部を拡大した模式的平面図であり、
図４は、図３の一部を拡大した模式的平面図であり、
図５は、図４の信号用セルの概略構成を示すブロック図であり、
図６は、図４の内部回路用電源セルの概略構成を示すブロック図であり、
図７は、図５の信号用セルに搭載される入出力回路の一例を示す等価回路図であり、
図８は、図５の信号用セルに搭載される保護回路の一例を示す等価回路図であり、
図９は、図１の半導体チップの概略構成を示す模式的断面図であり、
図１０は、本実施形態１の半導体集積回路装置（半導体チップ）を組み込んだＢＧＡ型半導体装置の概略構成を示す模式的平面図であり、
図１１は、図１０のＢＧＡ型半導体装置の概略構成を示す模式的断面図であり、
図１２は、図１１の一部を拡大した模式的断面図である。
本実施形態１のマイクロコンピュータは、図１に示すように、半導体チップ１を主体に構成されている。半導体チップ１は、厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば約５ｍｍ×５ｍｍの正方形になっている。半導体チップ１は、これに限定されないが、図９に示すように、主に、半導体基板１ａと、この半導体基板１ａの主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層１ｂと、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）とを有する構成になっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。本実施形態の半導体チップ１は、例えば６層の金属配線構造になっている。
図１及び図２に示すように、半導体チップ１の主面（半導体基板１ａの主面上）の中央部には、内部回路形成部２が配置されている。この内部回路形成部２には、配線チャネル領域で区分けされた複数の回路ブロックが配置されている。回路ブロック２ａにはＣＰＵ（Ｃentral Ｐrocessing Ｕnit：中央処理装置）が配置され、回路ブロック２ｂにはＤＳＰ（Ｄigital Ｓignal Ｐrocessor）が配置され、回路ブロック２ｃにはメモリ回路としてＲＡＭ（Ｒandom Ａccess Ｍemory）が配置され、回路ブロック２ｄには周辺回路が配置され、回路ブロック２ｅには各種コントローラが配置されている。
半導体チップ１の主面（半導体基板１ａの主面上）であって内部回路形成部２の外側には、半導体チップ１の各辺（半導体基板１ａの各辺）に対応して４つの入出力セル形成部３が配置されている。半導体チップ１の主面であって入出力セル形成部３の外側には、半導体チップ１の各辺に沿って複数のボンディングパッド９が配置されている。４つの入出力セル形成部３には、図３に示すように、夫々が対応する半導体チップ１の辺に沿って複数の入出力セル４が配置されている。入出力セル４は、ボンディングパッド９と対応して配置されている。
内部回路形成部２の外側であって入出力セル４の内側には、内部回路形成部２に電位を供給する複数の内部回路用電源配線８ａが配置されている。この内部回路用電源配線８ａは、内部回路形成部２の周囲を連続的に延在するリング形状になっている。
入出力セル形成部３上には、入出力セル４に電位を供給する複数の入出力セル用電源配線８ｂが配置されている。この入出力セル用電源配線８ｂは、内部回路形成部２を囲むようにして複数の入出力セル４上を連続的に延在するリング形状になっている。
複数の入出力セル４は、信号用セル５と、内部回路用電源セル６ａと、入出力回路用電源セル６ｂとを含む。また、複数のボンディングパッド９は、信号用セル５に対応して配置され、かつ信号用セル５と電気的に接続された信号用パッド１０と、内部回路用電源セル６ａに対応して配置され、かつ内部回路用電源セル６ａ及び内部回路用電源配線８ａと電気的に接続された内部回路用電源パッド１１ａと、入出力回路用電源セル６ｂに対応して配置され、かつ入出力回路用電源セル６ｂ及び入出力セル用電源配線８ｂと電気的に接続された入出力セル用電源パッド１１ｂとを含む。
また、内部回路用電源パッド１１ａは、Ｖｓｓ電位（例えば０Ｖ）が印加される電源パッドと、Ｖｓｓ電位よりも高いＶｄｄ電位（例えば２．５Ｖ）が印加される電源パッドとを含む。また、入出力セル用電源パッド１１ｂは、Ｖｓｓｑ電位（例えば０Ｖ）が印加される電源パッドと、Ｖｓｓｑ電位よりも高いＶｄｄｑ電位（例えば３．３Ｖ）が印加される電源パッドと、Ｖｓｓ電位が印加される電源パッドと、Ｖｄｄ電位が印加される電源パッドとを含む。
また、複数の内部回路用電源配線８ａは、Ｖｓｓ電位に電位固定される配線と、Ｖｄｄ電位に電位固定される配線とを含む。また、入出力セル用電源配線８ｂは、Ｖｓｓｑ電位に電位固定される配線と、Ｖｄｄｑ電位（例えば３．３Ｖ）に電位固定される配線と、Ｖｓｓ電位に電位固定される配線と、Ｖｄｄ電位に電位固定される配線とを含む。
信号用セル５は、入出力信号を送受信する回路を含むセルであり、内部回路用電源セル６ａは、内部回路及び内部回路と同電位の電源を必要とする回路へ電位を供給するセルであり、入出力回路用電源セル６ｂは、外部負荷(ＬＳＩ外部)を駆動する出力回路の最終段トランジスタ、及び、この最終段トランジスタと同電位の電源を必要とする回路への電位を供給するセルである。
複数のボンディングパッド９と半導体チップ１の辺との間にはガードリング１２が配置されている。ガードリング１２は、半導体チップ１の各辺に沿って連続的に延在している。ボンディングパッド９は、例えば第６層目の金属配線層に形成され、内部回路用電源配線８ａ及び入出力セル用電源配線８ｂは例えば第５層目の金属配線層に形成されている。
信号用セル５は、図４に示すように、ロジック領域１５と最終段領域１６とを有する構成になっている。信号用セル５の最終段領域１６は、ロジック領域１５よりも半導体チップ１の辺側に配置されている。信号用セル５のロジック領域１５には、図５に示すように、例えば出力回路１５ａ及び入力回路１５ｂ等が配置されている。信号用セル５の最終段領域１６には、最終段出力回路１６ａ、保護抵抗素子１６ｂ及び保護回路１６ｃ等が配置されている。
出力回路１５ａ、入力回路１５ｂ及び最終段出力回路１６ａは、例えば図７に示すような、ｎチャネル導電型ＭＩＳＦＥＴ−Ｑｎ及びｐチャネル導電型ＭＩＳＦＥＴ−Ｑｐからなるインバータ回路で構成されている。出力回路１５ａ及び入力回路１５ｂにおいては単体のＭＩＳＦＥＴが使用され、最終段出力回路１６ａにおいては複数のＭＩＳＦＥＴを並列に接続して構成された出力ＭＩＳＦＥＴが使用されている。
保護回路１６ｃは、例えば図８に示すような、ゲート電極とソース電極とを接続したクランプ用ｎ型ＭＩＳＦＥＴ−Ｑｎ及びｐ型ＭＩＳＦＥＴ−Ｑｐで構成されている。保護抵抗素子１６ｂは、例えばポリシリコン抵抗で構成されている。
内部回路用電源セル６ａは、図６に示すように、ロジック領域１５と最終段領域１６とを有する構成になっている。内部回路用電源セル６ａのロジック領域１５には回路が構成されておらず、内部回路用電源セル６ａの最終段領域１６には２つの保護回路１６ｃ及び一つの保護抵抗素子１６ｂが配置されている。本実施形態において、内部回路用電源セル６ａの最終段領域１６は２つの保護回路１６ｃを有する構成になっているが、保護回路１６ｃとしては図６に向かって右の１つ（保護抵抗素子１６ｂと内部回路用電源パッド１１ａとの間に配置された保護回路１６ｃ）だけでも良い。
図３及び図４に示すように、信号用セル５と信号用パッド１０との電気的な接続は、信号用セル５の最終段領域１６側の先端部に設けられた接続部１３を介して行われている。内部回路用電源セル６ａと内部回路用電源パッド１１ａとの電気的な接続は、内部回路用電源セル６ａの最終段領域１６側の先端部に設けられた接続部１３を介して行われている。入出力回路用電源セル６ｂと入出力セル用電源パッド１１ｂとの電気的な接続は、入出力回路用電源セル６ｂの最終段領域１６側の先端部に設けられた接続部１３を介して行われている。
本実施形態において、半導体チップ１の辺から入出力セル４の外側の端部までの距離Ｌ１は、例えば約１５０μｍ程度になっており、入出力セル４の内側の端部から内部回路形成部２までの距離Ｌ２は、例えば約１２０μｍ程度になっている。また、信号用セル５及び内部回路用電源セル６ａは、例えば長さが約２４０μｍ、幅が約４０μｍになっている。また、入出力回路用電源セル６ｂは、例えば長さが約２００μｍ、幅が約５０μｍになっている。また、電極パッド９の配列ピッチ９ｐは例えば５０μｍになっている。
信号用パッド１０は、入出力セル４よりも外側に配置され、内部回路用電源配線８ａは、入出力セル４よりも内側に配置されている。内部回路用電源パッド１１ａは、入出力セル４よりも内側に配置され、内部回路用電源配線８ａと平面的に重なるように配置されている。即ち、内部回路用電源パッド１１ａは、信号用パッド１０よりも内部回路用電源配線８ａの近くに配置されている。また、図３、図４における内部回路用電源セル６ａは、内部回路用電源配線８ａのＶｄｄにも直接結線しており、Ｖｄｄ用電源セルを表しているが、内部回路用電源配線８ａのもう１つのＶｓｓ配線に直接結線し、Ｖｓｓ用電源セルとしての表現も含む。
内部回路用電源パッド１１ａと内部回路用電源配線８ａとの距離は、内部回路用電源パッド１１ａが内部回路用電源配線８ａに近づくに従って短くなり、内部回路用電源パッド１１ａと内部回路用電源配線８ａとを結線する結線配線の寄生抵抗も小さくなる。結線配線の寄生抵抗が小さくなれば、結線配線の幅を広くする必要が無くなるため、内部回路用電源セル６ａの幅を狭くすることができる。従って、内部回路用電源パッド１１ａを信号用パッド１０よりも内部回路用電源配線８ａの近くに配置することにより、内部回路用電源セル６ａの幅を狭くすることができるため、入出力セル４の配列ピッチを狭くすることができる。この結果、入出力セル４の配列ピッチで決定されるボンディングパッド９の配列ピッチ９ｐを狭くすることができるため、半導体チップ１の小型化、即ちマイクロコンピュータの小型化を図ることができる。
図１０は、本実施形態のマイクロコンピュータ（半導体チップ１）を組み込んだＢＧＡ型半導体装置の概略構成を示す模式的平面図であり、
図１１は、図１０のＢＧＡ型半導体装置の概略構成を示す模式的断面図であり、図１２は、図１１の一部を拡大した模式的断面図である。
図１０乃至図１２に示すように、ＢＧＡ型半導体装置２０は、インターポーザと呼ばれる配線基板２１の主面側に半導体チップ１が実装され、配線基板２１の主面と反対側の裏面側に外部接続用端子として複数の半田バンプ（半田ボール）２６が配置された構成になっている。
半導体チップ１の主面には、図９に示すように、突起状電極として例えばＡｕからなる複数のスタッドバンプ２４が配置されている。複数のスタッドバンプ２４は、半導体チップ１の主面に配置された複数のボンディングパッド９上に夫々配置され、電気的にかつ機械的に接続されている。スタッドバンプ２４は、例えば、Ａｕワイヤを使用し、熱圧着に超音波振動を併用したボールボンディング法によって形成されている。ボールボンディング法は、Ａｕワイヤの先端部にボールを形成し、その後、ボールの部分からＡｕワイヤを切断してバンプを形成する方法である。従って、突起状電極としてスタットバンプ２４を用いる半導体チップ１においては、スタッドバンプ形成時の圧着による衝撃が加わる。
図１１及び図１２に示すように、配線基板２１の主面には、半導体チップ１のボンディングパッド９と対応して複数のパッド２２が配置され、その裏面には複数のパッド２３が配置されている。複数のパッド２３のそれぞれには半田バンプ２６が固着され、電気的にかつ機械的に接続されている。
半導体チップ１は、その主面が配線基板２１と向かい合う状態で実装されている。半導体チップ１と配線基板２１との間には接着用樹脂として例えば異方導電性樹脂２５が介在され、この異方導電性樹脂２５によって半導体チップ１は配線基板２１に接着固定されている。異方導電性樹脂２５としては、例えばエポキシ系の熱硬化性樹脂の中に多数の導電粒子が混入されたものを用いている。
スタッドバンプ２４は、例えは、半導体ウエハをダイシングして個片の半導体チップ１を形成した後、半導体チップ１のボンディングパッド９上にボールボンディング法によって形成される。半導体チップ１の実装は、配線基板２１の主面のチップ実装領域にフィルム状の異方導電性樹脂２５を配置し、その後、配線基板２１と半導体チップ１との間に異方導電性樹脂２５を介在した状態で、熱を加えながら半導体チップ１をボンディングツールで圧着することによって行われる。なお、接着用樹脂としては、フィルム状の異方導電性樹脂（ＡＣＦ：Ａnisotropic Ｃonductive Ｆilm）の他に、ペースト状の異方導電性樹脂（ＡＣＰ：Ａnisotropic Ｃonductive Ｐeste ）や、シート状の非導電性樹脂（ＮＣＦ：Ｎon Ｃonductive Ｆilm）等を用いても良い。
スタッドバンプ２４は、半導体チップ１のボンディングパッド９と、配線基板の２１のパッド２２との間に介在され、パッド９とパッド２２とを電気的に接続している。スタッドバンプ２４は、配線基板２１と半導体チップ１との間に介在された異方導電性樹脂２５の熱収縮力（加熱状態から常温に戻った時に生じる収縮力）や熱硬化収縮力（熱硬化性樹脂の硬化時に生じる収縮力）等によって、配線基板２１のパッド２２に圧接される。この圧接時の応力やスタッドバンプ形成時の衝撃の為、通常、パッドの下には応力や衝撃による特性の劣化や破壊の恐れのある回路を配置することは無いが、内部回路用電源配線８ａ上にパッドを配置しても、応力や衝撃に敏感な微細加工トランジスタが配置されていない為、回路特性上の影響はほとんどない。
このように構成されたＢＧＡ型半導体装置２０では、半導体チップ１を小型化することによって配線基板２１の平面サイズを縮小することができるため、半導体チップ１の小型を図ることでＢＧＡ型半導体装置２０の小型化を図ることもできる。
（実施形態２）
本実施形態では、入出力セル上にボンディングパッドを配置した例について説明する。
図１３は、本実施形態２のマイクロコンピュータのレイアウトを示す模式的平面図であり、
図１４は、図１３の一部を拡大した模式的平面図である。
図１３及び図１４に示すように、複数のボンディングパッド９は、各々が対応する入出力セル４の外側の端部よりも内側に配置されている。本実施形態において、複数のボンディングパッド９は、各々が対応する入出力セル４と平面的に重なるように配置されている。このような構成にすることにより、半導体チップ１の辺から入出力セル４外側端部までの距離Ｌ１を短くすることができるので、半導体チップ１（マイクロコンピュータ）の小型化を図ることができる。
また、圧接時の応力やスタッドバンプ形成時の衝撃の為、通常、パッドの下には応力や衝撃による特性の劣化や破壊の恐れのある回路を配置することは無いが、入出力セル形成部３の最終段領域１６上にパッドを配置しても、応力や衝撃に敏感な微細加工トランジスタが配置されていない為、回路特性上の影響はほとんどない。
（実施形態３）
図１５は、本実施形態３であるマイクロコンピュータのレイアウトを示す模式的平面図であり、
図１６は、図１５の一部を拡大した模式的平面図である。
図１５及び図１６に示すように、内部回路用電源パッド１１ａは、入出力セル４よりも内側に配置され、内部回路用電源配線８ａと平面的に重なるように配置されている。信号用パッド１０及び入出力セル用電源パッド１１ｂは、各々が対応する入出力セル４と平面的に重なるように配置されている。この為、内部回路用電源セル６ａの幅を狭くすることができる。このような構成にすることにより、更に半導体チップ１（マイクロコンピュータ）の小型化を図ることができる。
（実施形態４）
図１７は、本実施形態４のマイクロコンピュータの一部のレイアウトを示す模式的平面図である。
図１７に示すように、内部回路用電源パッド１１ａは、入出力セル４よりも内側に配置され、内部回路用電源配線８ａと平面的に重なるように配置されている。信号用パッド１０及び入出力セル用電源パッド１１ｂは、各々が対応する入出力セル４と平面的に重なるように配置されている。複数のボンディングパッド９は、半導体チップ１の辺側に位置する第１のパッド９と、第１のパッド９よりも半導体チップ１の辺から離れて位置する第２のパッド９を半導体チップ１の辺に沿って交互に繰り返し配置した千鳥配列になっている。このような構成にすることにより、ボンディングパッド９の配列方向において、互いに隣り合うボンディングパッド９の間隔が広くなるので、スタッドバンプ形成工程やワイヤボンディング工程での生産性が向上する。また、インターポーザ２１の配線も容易になることも生産性向上に寄与する。
（実施形態５）
図１８は、本実施形態５のマイクロコンピュータのレイアウトを示す模式的平面図である。
図１８に示すように、内部回路形成部２には、配線チャネル形成領域で区分された複数の回路ブロック（２ａ，２ｂ，２ｃ，２ｄ，２ｅ）が配置されている。配線チャネル領域には、各回路ブロック間を結線する配線が形成されている。
内部回路形成部２には、内部回路用電源セル６ａ及び内部回路用電源パッド１１ａが配置されている。内部回路用電源セル６ａ及び内部回路用電源パッド１１ａは、回路ブロックと平面的に重ならない領域、即ち配線チャネル形成領域に配置されている。このような構成にすることにより、内部回路用の電源系の特性を高めることができる。また、配線チャネル形成領域には回路を構成するトランジスタ素子が形成されていないため、内部回路用電源パッド１１ａにスタッドバンプやボンディングワイヤを接続する時の衝撃に起因する不良を抑制することができる。
なお、内部回路形成部２における内部回路用電源セル６ａは省略することもできる。
（実施形態６）
図１９は、本実施形態６のマイクロコンピュータの一部のレイアウトを示す模式的平面図である。
前述の実施形態では、信号用パッド１０と信号用セル５との電気的な接続を、信号セル５の外側（半導体チップ１の辺側）で行っているが、本実施形態では、信号用パッド１０と信号用セル５との電気的な接続を、信号セル５の内側（内部回路形成部２側）で行っている。このような構成にすることにより、ボンディングパッド９と接続部１３との距離が短くなり回路特性が向上する。また、比較的応力や衝撃の影響を受け易い入出力セル４の中のロジック領域１５が半導体チップ１の周辺側（縁側）に配置されるため、ボンディングパッド９の配置が容易になる。本実施形態では、ボンディングパッド９の配置が４列になっている。
（実施形態７）
図２０は、本実施形態７のマイクロコンピュータの一部のレイアウトを示す模式的平面図であり、
図２１は、図２０と同一の領域におけるボンディングパッドの配列状態を示す模式的平面図であり、
図２２は、本実施形態７の半導体集積回路装置（半導体チップ）を組み込んだＢＧＡ型半導体装置の概略構成を示す模式的断面図であり、
図２３は、図２２の一部を拡大した模式的断面図である。
本実施形態では、図２０及び図２１に示すように、信号用セル５と信号用パッド１０との接続を信号用セル５の内側（半導体チップ１の辺側）で行う点は実施形態６と同じである。
図２２及び図２３に示すように、本実施形態のＢＧＡ型半導体装置３０は、半導体チップ（マイクロコンピュータ）１と配線基板２１との接続を半田バンプ３１で行っている。従って、図２１に示すボンディングパッド９は、半田バンプ接続用のバンプランドとしての形状（例えば平面形状が円形状）になっている。
図２２及び図２３に示すように、ＢＧＡ型半導体装置３０は、配線基板（インターポーザ）２１の主面側に半導体チップ１が実装され、配線基板２１の主面と反対側の裏面側に外部接続用端子として複数の半田バンプ（半田ボール）２６が配置された構成になっている。
半導体チップ１は、その主面が配線基板２１の主面と向かい合う状態で実装されている。半導体チップ１と配線基板２１との間には複数の半田バンプ３１が介在されている。複数の半田バンプ３１の夫々は、半導体チップ１の各ボンディングパッド（本実施形態ではバンプランド）９と配線基板２１の各パッド（配線の一部からなる接続部）２３との間に配置され、各ボンディングパッド９と各パッド２２とを夫々電気的にかつ機械的に接続している。
半導体チップ１と配線基板２１との間の間隙領域には、例えばエポキシ系の熱硬化型絶縁性樹脂からなるアンダーフィル樹脂３２が充填（注入）されている。このアンダーフィル樹脂３２は、配線基板２１に半導体チップ１を実装した後、配線基板２１と半導体チップ１との間に注入される。半田バンプ３１は、例えば半導体チップ１のボンディングパッド上に半田ボールを供給した後、熱処理を施して半田ボールを溶融することによって形成される。半導体チップ１の実装は、半田バンプ３１が形成された半導体チップ１を配線基板２１上に配置した後、半熱処理を施して半田バンプ３１を溶融することによって行われる。
半田バンプ３１による接続方式は、バンプ形成時や半導体チップ１と配線基板２１との接続時にも衝撃が加わることが無い為、半導体チップ１上のどの場所にもボンディングパッド９を配置できる。図２１では、４列のバッド配置を示しており、パッドピッチｐ１を大きくできる(例えば約２００μｍ)。
なお、ボンディングパッド９の配置は、２列、又は３列、若しくは５列以上にすることができる。
（実施形態８）
図２４は、本実施形態８のＢＧＡ型半導体装置において、半導体チップのボンディングパッドと配線基板の裏面側のパッドとの結線関係を示す模式図であり、
図２５は、図２４の一部を拡大した模式図である。
図２４及び図２５に示すように、半導体チップ１の複数のボンディングパッド９は、半導体チップ１の辺側に位置する第１のパッド９と、第１のパッド９よりも半導体チップ１の辺から離れて位置する第２のパッド９を半導体チップ１の辺（半導体チップ１の縁）に沿って交互に繰り返し配置した千鳥配列になっている。複数の第１のパッド９からなる第１のパッド群（半導体チップ１の辺から数えて１列目）は、信号用パッド１０及び入出力セル用電源パッド１１ｂを含み、複数の第２のパッド９からなる第２のパッド群（半導体チップ１の辺から数えて２列目）は、内部回路用電源パッド１１ａを含む。
図２５及び図２６には図示していないが、半導体チップ１のボンディングパッド９と電気的に接続される配線基板２１のパッド（図２３及び図２４参照）２２は、半導体チップ１のボンディングパッド９と対応して配置されている。即ち、配線基板２１のパッド２２は、配線基板２１のチップ搭載領域（半導体チップ１が搭載去れた領域）において、配線基板２１の辺側に位置する第１のパッド２２と、第１のパッド２２よりも配線基板２１の辺から離れて位置する第２のパッド２２を配線基板２１の辺（縁）に沿う方向に交互に繰り返し配置した千鳥配列になっている。
配線基板２１の裏面側の複数のパッド２３は、配線基板２１の周辺領域に複数列（本実施形態では４列）で配置されている。即ち、複数のパッド２３は半導体チップ１の直下を除く周囲に配置されている。
配線基板２１の主面には、配線基板の主面のパッド２２とその裏面のパッド２３とを電気的に接続するための配線２７が複数配置されている。この複数の配線２７は、配線基板２１のチップ搭載領域（半導体チップ１が搭載された領域）から配線基板２１の周辺に向かって引き出されている。複数の配線２７のうち、第２のパッド２２とパッド２３とを電気的に接続するための配線２７は、第１のパッド２２間を通って配線基板２１のチップ搭載領域からその周囲に引き出されている。このような構成にすることにより、半導体装置３０の電源強化及び小型化を図ることができる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１…半導体チップ、２…内部回路形成部、２ａ，２ｂ，２ｃ，２ｄ，２ｅ…回路ブロック、
３…入出力セル形成部、４…入出力セル、５…信号用セル、６ａ…内部回路用電源セル、６ｂ…入出力回路用電源セル、
８ａ…内部回路用電源配線、８ｂ…入出力セル用電源配線、
９…ボンディングパッド、１０…信号用パッド、１１ａ…内部回路用電源パッド、１１ｂ…入出力セル用電源パッド、
１２…ガードリング、１３…接続部、
１５…ロジック領域、１５ａ…出力回路、１５ｂ…入力回路、１６…最終段領域、１６ａ…最終段出力回路、１６ｂ…保護抵抗素子、１６ｃ…保護回路、
２０…半導体装置、２１…配線基板（インターポーザ）、２２，２３…パッド、２４…スタッドバンプ（突起状電極）、２５…異方導電性樹脂、２６…半田バンプ（外部接続用端子）、２７…配線。

Claims (7)

  1. 主面および前記主面とは反対側の裏面を有し、第１辺を含む平面形状が矩形状の半導体基板と、
    前記主面上に形成された複数のボンディングパッドと、
    前記主面上に形成された内部回路形成部と、
    前記第１辺と前記内部回路形成部との間に配置されており、前記内部回路形成部に電位を供給する内部回路用電源配線と、
    前記第１辺と前記内部回路用電源配線との間に配置されており、前記複数のボンディングパッドと電気的に接続され、トランジスタを備えた複数のセルと、
    前記複数のセル上に配置され、前記複数のセルに電位を供給するセル用電源配線と、を有し、
    前記複数のセルは、外部からの入出力信号を送受信する回路を含む入出力セルを有し、
    前記複数のボンディングパッドのそれぞれは、前記入出力セルと平面的に重なるように配置されていることを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記複数のボンディングパッドのそれぞれは、前記入出力セルが有する電界効果型トランジスタにより構成された最終段領域と平面的に重なるように配置されていることを特徴とする半導体集積回路装置。
  3. 請求項２に記載の半導体集積回路装置において、
    前記最終段領域は、電解効果型トランジスタにより構成された保護回路をさらに備えていることを特徴とする半導体集積回路装置。
  4. 請求項２に記載の半導体集積回路装置において、
    前記入出力用セルは、入出力信号を送受信する回路を含む信号用セルを有し、
    前記最終段領域は、前記信号用セル内にあることを特徴とする半導体集積回路装置。
  5. 請求項４に記載の半導体集積回路装置において、
    前記信号用セルは、出力回路および入力回路が配置されたロジック領域をさらに有し、
    前記最終段領域は、前記ロジック領域よりも前記第１辺に近いことを特徴とする半導体集積回路装置。
  6. 請求項１に記載の半導体集積回路装置において、
    前記複数のボンディングパッドは、第１パッドと第２パッドを含み、
    前記第２パッドは前記第１パッドよりも前記第１辺から離れて配置されていることを特徴とする半導体集積回路装置。
  7. 請求項６に記載の半導体集積回路装置において、
    前記第１および第２パッドは複数パッドであって、それぞれ前記第１辺に沿う方向に交互に繰り返し配置した千鳥配列になっていることを特徴とする半導体集積回路装置。
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