JP2002043428A

JP2002043428A - 半導体集積回路

Info

Publication number: JP2002043428A
Application number: JP2000221904A
Authority: JP
Inventors: Katsuto Tono; 勝人東野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-07-24
Filing date: 2000-07-24
Publication date: 2002-02-08

Abstract

(57)【要約】【課題】千鳥配置のパッドをもつ半導体集積回路で、千
鳥パッドの外周パッド間にスペースができ、またパッド
とＩＯ回路を接続している接続メタルが長くなり、チッ
プサイズが大きくなる。【解決手段】半導体集積回路１の外側にパッド１２を持
ちその内側の回路部１１を持つＩＯセル３と、半導体集
積回路１の内側にパッド１２を持ちその外側の回路部１
１を持つＩＯセル２とを交互に並べる。千鳥配置とした
場合に最外周のパッド１２とパッド１２間に生成される
スペースを有効に活用し、半導体集積回路のサイズを小
さくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＯセルを備えた
半導体集積回路およびパッド位置判別方法に関するもの
である。

【０００２】

【従来の技術】近年、半導体集積回路は、プロセスの微
細化にともないチップサイズが縮小化の方向に向かって
いるが、ワイヤーボンディング装置の制約により、半導
体集積回路周辺に配置されるパッドのピッチを小さくす
ることが困難であり、見かけ上パッドピッチを大きくす
る方法として、パッドを千鳥状に並べる方法が採られて
いる。

【０００３】以下、図10を参照しながら従来の半導体集
積回路の一例について説明する。図10は、従来の千鳥配
置のパッドを持つ半導体集積回路を示す構成図である。
図10において、501は半導体集積回路、502はIOセル、50
3はIOセル、511は回路部、512はパッド、513は接続メタ
ル、514はVDD(IO)、515はVDD(ESD)、516はGND、517はパ
ッド部引出しメタル、521は長パッド接続メタル、551は
IO回路、552はESD回路、553は開口部である。

【０００４】従来の半導体集積回路501は、パッド512を
千鳥配置とするため、パッド512と回路部511とを接続し
ている配線が、長パッド接続メタル521と比較して短い
接続メタル513を持つIOセル502と、パッド512と回路部5
11とを接続している配線が、接続メタル513と比較して
長い長パッド接続メタル521を持つIOセル503とを交互に
配置した構成を有している。

【０００５】

【発明が解決しようとする課題】しかし、このような従
来の千鳥配置のパッドを持つ半導体集積回路では、千鳥
パッドの半導体集積回路501に対して外側方向のパッド
と隣接する外側方向のパッド５１２間に余分なスペース
ができる。

【０００６】またパッド５１２と回路部５１１を接続し
ている接続メタル５２１が長くなり、半導体集積回路の
サイズが大きくなるという欠点を有していた。

【０００７】以下、図面を参照しながら上記した半導体
集積回路の課題を説明する。図１０は、上記したように
従来の半導体集積回路の構成を示した図である。図１０
において、半導体集積回路501は、パッド512が千鳥とな
るようにIOセル502とIOセル503を交互に配置した構成を
有している。この構成の時、IOセル503のパッド512と隣
のIOセル503のパッド512間にスペースがあり、またIOセ
ル503の長パッド接続メタル521は、IOセル502の接続メ
タル513に比べ長くなっている。

【０００８】このため、半導体集積回路501のサイズ
は、大きくなってしまうという課題を有している。

【０００９】本発明は、上記従来の問題点を解決するも
ので、前記半導体集積回路501において外側に位置する
パッド512間の余分なスペースを削減し、また長パッド
接続メタル521を短くし、半導体集積回路501のサイズを
小さくすることができる半導体集積回路を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】請求項１記載の半導体集
積回路は、周辺部分に複数のＩＯセルを隣接するように
並べた半導体集積回路であって、ＩＯセルは、並び方向
の一側に設けたパッドと他側に設けた回路部からなり、
ＩＯセルの隣接するもの同士でＩＯセルのパッドと回路
部の相対位置が異なることを特徴とするものである。

【００１１】請求項１記載の半導体集積回路によれば、
従来のような余分なスペースを作ることなく、半導体集
積回路のサイズを小さくすることができる。

【００１２】請求項２記載の半導体集積回路は、周辺部
分に複数のＩＯセルを隣接するように並べた半導体集積
回路であって、ＩＯセルは、並び方向の一側に設けたパ
ッドと他側に設けた回路部とパッドと回路部を接続する
メタルからなり、メタルの長さがほぼ等しく、パッドが
千鳥配置となるようにＩＯセルを並べたことを特徴とす
るものである。

【００１３】請求項２記載の半導体集積回路によれば、
請求項１と同様な効果のほか、パッドと回路部を接続す
るメタルの長さに長短をつけることなくパッドの千鳥配
置を実現することができる。

【００１４】請求項３記載の半導体集積回路は、周辺部
分に複数のＩＯセルを隣接するように並べた半導体集積
回路であって、ＩＯセルは、半導体集積回路の内側方向
にパッドを配置し外側方向に回路部を配置した第１のＩ
Ｏセルと、半導体集積回路の外側方向にパッドを配置し
内側方向に回路部を備えた第２のＩＯセルとを有し、第
１のＩＯセルと第２のＩＯセルを交互に配置したことを
特徴とするものである。

【００１５】請求項３記載の半導体集積回路によれば、
半導体集積回路に配置するパッドを千鳥配置とすること
ができ半導体集積回路に対して外側のパッドと隣接する
外側のパッド間に生成されるスペースを削減し、パッド
と回路部を接続している配線を長くすること必要がな
く、半導体集積回路のサイズを小さくすることを可能と
している。

【００１６】請求項４記載の半導体集積回路は、周辺部
分に複数のＩＯセルを隣接するように並べた半導体集積
回路であって、ＩＯセルは、並び方向の一側に設けたパ
ッドと他側に設けた回路部からなり、ＩＯセルの電源と
グランドをＩＯセルの半導体集積回路内側の辺とＩＯセ
ルの半導体集積回路外側の辺と平行でかつ等距離にある
中心線に対して対称に配置したことを特徴とするもので
ある。

【００１７】請求項４記載の半導体集積回路によれば、
請求項１と同様な効果のほか、半導体集積回路内側方向
にパッド、外側方向に回路部を備えたセルと半導体集積
回路外側方向にパッド、内側方向に回路部を備えたセル
を同一のセルで実現できる。

【００１８】請求項５記載の半導体集積回路のパッド位
置判別方法は、請求項１、請求項２、請求項３または請
求項４記載の半導体集積回路の開口部付きパッドの位置
を判別する方法であって、半導体集積回路のレイアウト
データの最上層レイヤから抽出されたパッドの開口部の
位置情報と隣のパッドの開口部の位置情報の隣接方向と
直角な方向yの値を比較することを特徴とするものであ
る。

【００１９】請求項５記載の半導体集積回路のパッド位
置判別方法によれば、請求項１、請求項２、請求項３ま
たは請求項４と同様な効果があるほか、yの値が異なっ
ているか否かを判定し異なっている場合に正しい配置と
判定することで確認が容易にできる。

【００２０】

【発明の実施の形態】以下、本発明の第１の実施の形態
について、図面を参照しながら説明する。図１は、本発
明の第１の実施の形態における半導体集積回路を示す構
成図である。図2(a)、(b)は、本発明の第１の実施の形
態を実施するためのIOセル構成図である。図３は、本発
明の第１の実施の形態を実現するためのレイアウトフロ
ー図である。図４は、本発明の第１の実施の形態を実現
するためのデータ処理部のフロー図である。

【００２１】図1、図2(a)、(b)おいて、1は半導体集積
回路、2はIOセル、3はIOセル、11は回路部、12はパッ
ド、13は接続メタル、14はVDD(IO)、15はVDD(ESD)、16
はGND、17はパッド部引出しメタル、18はパッド部引出
し長メタル、51はIO回路、52はESD回路、53は開口部で
ある。

【００２２】本実施の形態の半導体集積回路1は、半導
体集積回路1の周辺に半導体集積回路1と半導体集積回路
1外部との信号の授受を行うためのパッド12を含むIOセ
ル2とIOセル3とを交互に備えている。

【００２３】IOセル2は、セル並び方向の一側例えば半
導体集積回路1の内側方向に回路部11と他側である半導
体集積回路1の外側方向にパッド12と、接続メタル13と
電源VDD(IO)14と電源VDD(ESD)15とGND16と、パッド部引
出しメタル17とから構成されている。

【００２４】回路部11は、IO回路51とESD回路52とから
構成されている。パッド12は、開口部53を備えている。
VDD(ESD)15はESD回路52用の電源ライン、VDD(IO)14はIO
回路51 用の電源ライン、GND16は、ESD回路52とIO回路5
1用のグランドラインである。

【００２５】パッド部引出しメタル17は、IOセル2から
半導体集積回路1の内部へ伝達するためのメタル配線で
ある。

【００２６】また、IOセル3は、セル並び方向の一側例
えば半導体集積回路1の外側方向に回路部11と、他側で
ある半導体集積回路1の内側方向にパッド12と、接続メ
タル13と、IO回路51用の電源VDD(IO)14と、ESD回路52用
の電源VDD(ESD)15と、IO回路51とESD回路52用のグラン
ドGND16と、パッド部引出しメタル18から構成されてい
る。

【００２７】回路部11は、IO回路51とESD回路52から構
成されている。パッド12は、開口部53を備えている。VD
D(ESD)15はESD回路52用の電源ライン、VDD(IO)14はIO回
路51用の電源ライン、GND16はESD回路52とIO回路51用の
グランドラインである。

【００２８】パッド部引出しメタル18は、半導体集積回
路1の多層配線構造の1つの配線層を用いて、IOセル2と
同じ側から半導体集積回路1の内部へ伝達するためのメ
タル配線である。

【００２９】ここで、IO回路51とは電圧変換などを含ん
だ回路であり、ESD回路52とは、半導体集積回路1外部か
らのサージ電圧などの対策をするための回路である。

【００３０】開口部53を備えたパッド12は、半導体集積
回路1と半導体集積回路1外部と電気信号を授受するため
のインターフェースである。

【００３１】VDD(ESD)15とVDD(IO)14とGND16は、半導体
集積回路1の周辺にIOセル2とIOセル3を交互に配置した
際、隣接するIOセル同士で接続されるように配線されて
いる。

【００３２】次に図3を用いて半導体集積回路1のレイア
ウトデータ作成装置について説明する。半導体集積回路
1の内側方向に回路部11と半導体集積回路1の外側方向に
パッド12を備えるIOセル2と、半導体集積回路1の外側方
向に回路部11と半導体集積回路1の内側方向にパッド12
を備えるIOセル3のIOセルデータと、半導体集積回路1を
拡散するプロセスのためのデザインルールを用意する(S
TEP1) 。IOセルデータとデザインルールをデータ処理部
に投入し、デザインルールに従うように配置処理する(S
TEP2) 。STEP2 において配置処理されたデータをレイア
ウトデータとする(STEP3) 。

【００３３】図４を用いてIOセル2、IOセル3を配置する
処理フローを記す。パッドNo.の初期値をi=1とする(STE
P1)。次にパッドNo．が偶数(2n)であるか、奇数(2n-1)
であるか判別する(STEP2)。ここで、n = 1,2,3・・・の
自然数である。パッドNo.が偶数のときには、IOセルデ
ータとして、IOセル2のデータを選択し、パッドNo.が奇
数のときには、IOセルデータとして、IOセル3のデータ
を選択する(STEP3)。STEP3において選択されたIOセルデ
ータをパッド配置部において配置する(STEP4)。このと
きすでに配置されているデータが存在する場合には、す
でに配置されているデータに隣接するように配置する。

【００３４】パッドNo.を+1する(STEP5)。パッドNo.が
半導体集積回路1に配置するパッド数以下の場合には、S
TEP2より上記フローを繰り返す(STEP6)。パッドNo.が半
導体集積回路1に配置するパッド数より大きい場合に
は、レイアウトデータとして生成し本フローを終了する
(STEP7)。

【００３５】以上のように本実施の形態によれば、半導
体集積回路の４辺の周辺部分に一方にパッドと他方に回
路部からなるＩＯセルを備え、半導体集積回路の内側に
パッドと、外側に回路部を備えたＩＯセルと、半導体集
積回路の外側にパッドと、内側に回路部とを備えたＩＯ
セルとを交互に設け、それぞれの回路部分に電源と、グ
ランドが供給されるようにすることにより、パッド部が
千鳥配置となり、半導体集積回路外側のパッドと隣接す
る外側のパッド間に生成されるスペースを削減し、パッ
ドと回路部を接続するメタル長を短くでき、半導体集積
回路のサイズを小さくすることができる。

【００３６】以下、本発明の第２の実施の形態につい
て、図５から図７を参照しながら説明する。図５は、本
発明の第２の実施の形態における半導体集積回路を示す
構成図である。図６は、本発明の第２の実施の形態を実
施するためのIOセル構成図である。図７は、本発明の第
２の実施の形態を実現するためのデータ処理部のフロー
図である。

【００３７】図５、図６において、101は半導体集積回
路、102はIOセル、111は回路部、112はパッド、113は接
続メタル、114はVDD(IO)、115はVDD(ESD)、116はGND、1
17はパッド部引出しメタル、151はIO回路、152はESD回
路、153は開口部である。図1の構成と異なるのは、VDD
(IO)114とVDD(ESD)115の配置の方法と、パッド部引出し
メタル117である。

【００３８】上記のように構成された半導体集積回路10
1について、その構成を詳細に説明する。半導体集積回
路101は、半導体集積回路101と半導体集積回路101外部
との信号の授受を行うためのパッド112を含むIOセル102
を備えている。

【００３９】IOセル102は、回路部111とパッド112と接
続メタル113とIO回路151用の電源VDD(IO)114とESD回路1
52用の電源VDD(ESD)115とIO回路151とESD回路152用のグ
ランドGND116とパッド部引出しメタル117とから構成さ
れている。

【００４０】パッド112と回路部111は、接続メタル113
により接続されている。

【００４１】回路部111は、IO回路151とESD回路152から
構成されている。パッド112は、開口部153を備えてい
る。

【００４２】IOセル102は、IO回路151用の電源VDD(IO)1
14とESD回路152用の電源VDD(ESD)115とIO回路151とESD
回路152用のグランドGND116がＩＯセルの半導体集積回
路内側の辺とＩＯセルの半導体集積回路外側の辺と平行
でかつ等距離にある中心線に対して対称になるように配
置されている。

【００４３】半導体集積回路101には、半導体集積回路1
01に対して外側にパッド112、内側に回路111がくるよう
に配置したIOセル102と、半導体集積回路101に対して内
側にパッド112、外側に回路111がくるように配置したIO
セル102が交互に配置されている。

【００４４】半導体集積回路101に対して外側にパッド1
12、内側に回路部111がくるように配置したIOセル102の
VDD(IO)114とVDD(ESD)115とGND116と、半導体集積回路1
01の内側にパッド112、外側に回路111がくるように配置
したIOセル102のVDD(IO)114とVDD(ESD)115とGND116がそ
れぞれ接続される構成をとっている。

【００４５】また、パッド部引出しメタル117はIOセル1
02のパッド112側、回路部111側の両側から半導体集積回
路101に伝達できるように配置されている。

【００４６】図７を用いてIOセル102を配置する処理フ
ローを記す。図７において、図４と異なるのは、STEP3
の部分である。

【００４７】以下、STEP3のフローについて説明する。
パッドNo.が偶数のときには、IOセルデータとして、IO
セル102のデータを選択し、パッドNo.が奇数のときに
は、IOセルデータとして、IOセル102のデータを半導体
集積回路101の内側にパッド112がくるようにIOセルを反
転させたデータを選択する(STEP3) 。

【００４８】なお、図7では、パッドNo.が偶数のとき、
IOセルデータとしてIOセル102のデータ、パッドNo.が奇
数の時、IOセル102のデータを反転させたデータを選択
したが、パッドNo.が奇数のとき、IOセルデータとしてI
Oセル102のデータ、パッドNo.が偶数の時、IOセル102の
データを反転させたデータを選択するように構成しても
よいことは言うまでもない。

【００４９】以上のように本実施の形態では、半導体集
積回路の周辺部分に一方にパッドと他方に回路部からな
るＩＯセルを備え、ＩＯセルの電源とグランドをＩＯセ
ルの半導体集積回路内側の辺とＩＯセルの半導体集積回
路外側の辺と平行でかつ等距離にある中心線に対して対
称となるように配置することにより、同一のセルを用い
てパッドが千鳥配置を実現することができ、千鳥配置と
なったとき、半導体集積回路外側のパッドと隣接する外
側のパッド間に生成されるスペースを削減し、半導体集
積回路のサイズを小さくすることを可能としている。

【００５０】以下、本発明の第３の実施の形態につい
て、図８から図９を参照しながら説明する。図８、図９
において201は開口部である。図8は、本発明のパッド配
置確認フロー図である。

【００５１】IOセルの配置が完了したレイアウトデータ
を用意する(STEP1)。レイアウトデータの最上層のレイ
ヤーには、半導体集積回路と半導体集積回路外部とを接
続するための窓である開口部201を含んでいる。この開
口部201の位置情報を半導体集積回路のレイアウトデー
タから抽出する（STEP2）。STEP2において抽出された位
置情報から周辺のパッド部にある開口部201の位置情報
のみを選択し取り出す(STEP3)。周辺のパッド開口部201
の位置情報を用い隣接IOセル同士で開口部201の位置を
比較する。この比較結果より正しくIOセルが配置されて
いるかどうか判別する(STEP4)。

【００５２】正しくIOセルが配置されていないときは、
レイアウトデータを修正する(STEP5)。STEP4の判別にお
いて、正しくIOセルが配置されていた時、およびSTEP5
においてレイアウトデータが修正された時、IOセルが正
しく配置されレイアウトデータの完了とする(STEP6)。

【００５３】次に、図9を用いてSTEP4におけるIOセルの
配置を判別する方法を示す。図９は、レイアウトデータ
の最上層レイヤから抽出された開口部201である。

【００５４】開口部201の位置情報と隣の開口部201の位
置情報からＩＯセルの並び方向と直角な方向であるy方
向の位置を比較し、y方向の位置が異なる場合、正しくI
Oセルが配置されていると判別し、y位置が同一値である
場合、正しく配置できていないと判別する。

【００５５】以上のように本実施の形態によれば、レイ
アウトデータの最上層レイヤから抽出された開口部の位
置情報と隣の開口部の位置情報のyの値を比較すること
により、yの値が異なっているかどうかで、IOセルが正
しく配置されているかどうか確認できる。

【００５６】

【発明の効果】請求項１記載の半導体集積回路によれ
ば、従来のような余分なスペースを作ることなく、半導
体集積回路のサイズを小さくすることができる。

【００５７】請求項２記載の半導体集積回路によれば、
請求項１と同様な効果のほか、パッドと回路部を接続す
るメタルの長さに長短をつけることなくパッドの千鳥配
置を実現することができる。

【００５８】請求項３記載の半導体集積回路によれば、
半導体集積回路に配置するパッドを千鳥配置とすること
ができ半導体集積回路に対して外側のパッドと隣接する
外側のパッド間に生成されるスペースを削減し、パッド
と回路部を接続している配線を長くすること必要がな
く、半導体集積回路のサイズを小さくすることを可能と
している。

【００５９】請求項４記載の半導体集積回路によれば、
請求項１と同様な効果のほか、半導体集積回路内側方向
にパッド、外側方向に回路部を備えたセルと半導体集積
回路外側方向にパッド、内側方向に回路部を備えたセル
を同一のセルで実現できる。

【００６０】請求項５記載の半導体集積回路のパッド位
置判別方法によれば、請求項１、請求項２、請求項３ま
たは請求項４と同様な効果があるほか、yの値が異なっ
ているか否かを判定し異なっていない場合に正しい配置
と判定することで確認が容易にできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体集積
回路を示す構成図である。

【図２】本発明の第１の実施の形態を実施するためのIO
セルの構成図である。

【図３】本発明の第１の実施の形態を実現するためのレ
イアウトフロー図である。

【図４】本発明の第１の実施の形態を実現するためのデ
ータ処理部のフロー図である。

【図５】本発明の第２の実施の形態における半導体集積
回路を示す構成図である。

【図６】本発明の第２の実施の形態を実施するためのIO
セルの構成図である。

【図７】本発明の第２の実施の形態を実現するためのデ
ータ処理部のフロー図である。

【図８】本発明の第３の実施の形態のパッド配置確認の
ためのフロー図である。

【図９】本発明の第３の実施の形態の開口部の位置を示
す説明図である。

【図１０】従来の千鳥配置のパッドを持つ半導体集積回
路を示す構成図である。

【符号の説明】

1 半導体集積回路 2 IOセル 3 IOセル 11 回路部 12 パッド 13 接続メタル 14 VDD(IO) 15 VDD(ESD) 16 GND 17 パッド部引出しメタル 18 パッド部引出し長メタル 51 IO回路 52 ESD回路 53 開口部 101 半導体集積回路 102 IOセル 111 回路部 112 パッド 113 接続メタル 114 VDD(IO) 115 VDD(ESD) 116 GND 117 パッド部引出しメタル 151 IO回路 152 ESD回路 153 開口部 201 開口部 501 半導体集積回路 502 IOセル 503 IOセル 511 回路部 512 パッド 513 接続メタル 514 VDD(IO) 515 VDD(ESD) 516 GND 517 パッド部引出しメタル 521 長パッド接続メタル 551 IO回路 552 ESD回路 553 開口部

Claims

【特許請求の範囲】

【請求項１】周辺部分に複数のＩＯセルを隣接するよ
うに並べた半導体集積回路であって、前記ＩＯセルは、
並び方向の一側に設けたパッドと他側に設けた回路部か
らなり、前記ＩＯセルの隣接するもの同士で前記ＩＯセ
ルの前記パッドと前記回路部の相対位置が異なることを
特徴とする半導体集積回路。
【請求項２】周辺部分に複数のＩＯセルを隣接するよ
うに並べた半導体集積回路であって、前記ＩＯセルは、
並び方向の一側に設けたパッドと他側に設けた回路部と
前記パッドと前記回路部を接続するメタルからなり、前
記メタルの長さがほぼ等しく、前記パッドが千鳥配置と
なるように前記ＩＯセルを並べたことを特徴とする半導
体集積回路。
【請求項３】周辺部分に複数のＩＯセルを隣接するよ
うに並べた半導体集積回路であって、前記ＩＯセルは、
半導体集積回路の内側方向にパッドを配置し外側方向に
回路部を配置した第１のＩＯセルと、前記半導体集積回
路の外側方向にパッドを配置し内側方向に回路部を備え
た第２のＩＯセルとを有し、前記第１のＩＯセルと前記
第２のＩＯセルを交互に配置したことを特徴とする半導
体集積回路。
【請求項４】周辺部分に複数のＩＯセルを隣接するよ
うに並べた半導体集積回路であって、前記ＩＯセルは、
並び方向の一側に設けたパッドと他側に設けた回路部か
らなり、前記ＩＯセルの電源とグランドを前記ＩＯセル
の半導体集積回路内側の辺と前記ＩＯセルの半導体集積
回路外側の辺と平行でかつ等距離にある中心線に対して
対称に配置したことを特徴とする半導体集積回路。
【請求項５】請求項１、請求項２、請求項３または請
求項４記載の半導体集積回路の開口部付きパッドの位置
を判別する方法であって、前記半導体集積回路のレイア
ウトデータの最上層レイヤから抽出された前記パッドの
開口部の位置情報と隣のパッドの開口部の位置情報の隣
接方向と直角な方向yの値を比較することを特徴とする
半導体集積回路のパッド位置判別方法。